JPH02228061A - Soi基板の製造方法 - Google Patents
Soi基板の製造方法Info
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- JPH02228061A JPH02228061A JP4899789A JP4899789A JPH02228061A JP H02228061 A JPH02228061 A JP H02228061A JP 4899789 A JP4899789 A JP 4899789A JP 4899789 A JP4899789 A JP 4899789A JP H02228061 A JPH02228061 A JP H02228061A
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- 239000000758 substrate Substances 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 83
- 239000010703 silicon Substances 0.000 claims abstract description 83
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 81
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 239000012212 insulator Substances 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 15
- 239000013078 crystal Substances 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000001301 oxygen Substances 0.000 description 28
- 229910052760 oxygen Inorganic materials 0.000 description 28
- 238000005530 etching Methods 0.000 description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 20
- -1 Oxygen ions Chemical class 0.000 description 10
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン酸化膜等の絶縁膜上に単結晶シリコ
ン膜を形成するS OI (5ilicon On
In5ulaLor )基板の製造方法に関し、特に膜
厚の均−性及び結晶性が良好なSOI基板の製造方法に
関するものである。
ン膜を形成するS OI (5ilicon On
In5ulaLor )基板の製造方法に関し、特に膜
厚の均−性及び結晶性が良好なSOI基板の製造方法に
関するものである。
従来、酸素イオン注入法を用いたSOI基板の製造方法
として、S I M OX (Separation
by Implanted Oxygen)法が検討さ
れている。
として、S I M OX (Separation
by Implanted Oxygen)法が検討さ
れている。
第6図(a)、(b)株従来のSIMox法を用いたS
O■基板の製造方法を示した断面図である。
O■基板の製造方法を示した断面図である。
この方法は、同図(a)に示すようにシリコン基板61
に酸素イオン(0°)をイオン注入する。
に酸素イオン(0°)をイオン注入する。
そして、同図(b)に示すようにシリコン基板61表面
にシリコン層63を残して埋め込まれた酸化膜(SiO
2)62を形成することにより5017J板を実現する
ものである。
にシリコン層63を残して埋め込まれた酸化膜(SiO
2)62を形成することにより5017J板を実現する
ものである。
また、他のSOI基板の製造方法として、2つのシリコ
ン基板を絶縁物を介して接着し、一方のシリコン基板を
薄層化する方法が提案されている。
ン基板を絶縁物を介して接着し、一方のシリコン基板を
薄層化する方法が提案されている。
第7図(a)、 (b)は2つのシリコン基板を接着
してSOI基板を製造する方法を示した断面図である。
してSOI基板を製造する方法を示した断面図である。
この方法は、第1の基板となる高濃度不純物のシリコン
基板73上に低濃度不純物のシリコン膜74を結晶成長
させる。一方、第2の基板となるシリコン基板71上に
酸化膜72を形成する。そして、同図(a)に示すよう
に2つの基板を接着する。その後、同図(b)に示すよ
うに高濃度不純物のシリコン基Fi73のエツチング速
度が速い性質を利用して薄層化し、SOI基板を形成す
るものである。
基板73上に低濃度不純物のシリコン膜74を結晶成長
させる。一方、第2の基板となるシリコン基板71上に
酸化膜72を形成する。そして、同図(a)に示すよう
に2つの基板を接着する。その後、同図(b)に示すよ
うに高濃度不純物のシリコン基Fi73のエツチング速
度が速い性質を利用して薄層化し、SOI基板を形成す
るものである。
しかしながら従来のSOI基板の製造方法は、下記のよ
うな欠点があった。
うな欠点があった。
まず、第6図に示したSIMOX法の場合、シリコン基
板61の表面に残されたシリコン層63における膜厚の
均一性は良好であるが、酸化膜62を形成するために多
量の酸素(02)イオン(2xlQIll/ c m2
以上)を注入しているため、10’〜10”ケ/ c
m ”程度の結晶欠陥が生じるという欠点があった。周
知のように結晶欠陥は、素子の電気特性の不均一性や歩
留まりの劣化の原因となるため極力減少させる必要があ
る。
板61の表面に残されたシリコン層63における膜厚の
均一性は良好であるが、酸化膜62を形成するために多
量の酸素(02)イオン(2xlQIll/ c m2
以上)を注入しているため、10’〜10”ケ/ c
m ”程度の結晶欠陥が生じるという欠点があった。周
知のように結晶欠陥は、素子の電気特性の不均一性や歩
留まりの劣化の原因となるため極力減少させる必要があ
る。
次に、第7図に示した方法の場合、イオン注入を用いな
いため良好な結晶性を有するシリコン層を得ることがで
きるが、シリコン基板73のエツチング速度差を十分に
大きくとれないため、均一に薄層化することができない
という欠点があった。
いため良好な結晶性を有するシリコン層を得ることがで
きるが、シリコン基板73のエツチング速度差を十分に
大きくとれないため、均一に薄層化することができない
という欠点があった。
本発明は上記の欠点を解決するためになされたもので、
シリコンからなる第1の基板の第1の主面側にイオン注
入することにより、第1の主面における所定のシリコン
深さの下層に絶縁層を形成する工程と、第1の基板にお
ける第1の主面上に絶縁物を形成する工程と、シリコン
からなる第2の基板の第1の主面上に絶縁膜を形成する
工程と、第1の基板における第1の主面上に形成した絶
縁物と第2の基板における第1の主面上に形成した絶縁
物とを接合する工程と、第1の基板の第2の主面側のシ
リコンを除去する工程と、第1の基板の第2の主面上の
前記イオン注入により形成された絶縁膜を除去する工程
とを有している。
シリコンからなる第1の基板の第1の主面側にイオン注
入することにより、第1の主面における所定のシリコン
深さの下層に絶縁層を形成する工程と、第1の基板にお
ける第1の主面上に絶縁物を形成する工程と、シリコン
からなる第2の基板の第1の主面上に絶縁膜を形成する
工程と、第1の基板における第1の主面上に形成した絶
縁物と第2の基板における第1の主面上に形成した絶縁
物とを接合する工程と、第1の基板の第2の主面側のシ
リコンを除去する工程と、第1の基板の第2の主面上の
前記イオン注入により形成された絶縁膜を除去する工程
とを有している。
また、シリコンからなる基板の第1の主面側にイオン注
入することにより、第1の主面における所定のシリコン
深さの下層に絶縁層を形成する工程と、基板の第1の主
面上に絶縁物を形成した後前記基板と略同一の厚さに多
結晶シリコンを形成する工程と、基板の第2の主面側の
シリコンを除去する工程と、基板の第2の主面上のイオ
ン注入により形成された絶縁膜を除去する工程とを有し
ている。
入することにより、第1の主面における所定のシリコン
深さの下層に絶縁層を形成する工程と、基板の第1の主
面上に絶縁物を形成した後前記基板と略同一の厚さに多
結晶シリコンを形成する工程と、基板の第2の主面側の
シリコンを除去する工程と、基板の第2の主面上のイオ
ン注入により形成された絶縁膜を除去する工程とを有し
ている。
イオン注入量を少なくすることにより、シリコン膜の結
晶欠陥の発生を抑、制すると共に、シリコンエツチング
を停止させる絶縁層を形成する。
晶欠陥の発生を抑、制すると共に、シリコンエツチング
を停止させる絶縁層を形成する。
次に、本発明の詳細な説明する前に本発明を構成する主
要な2つの知見について述べる。
要な2つの知見について述べる。
まず、第3図は単結晶シリコン基板に酸素イオンを注入
した場合の表面シリコン層の結晶欠陥密度とイオン注入
量との関係を示した特性図である。
した場合の表面シリコン層の結晶欠陥密度とイオン注入
量との関係を示した特性図である。
ここで、酸素イオンの注入条件は、180keV。
注入時のウェハ温度は500℃である。そして、注入後
窒素(N2)雰囲気において温度1150℃で2時間の
熱処理を行なった。
窒素(N2)雰囲気において温度1150℃で2時間の
熱処理を行なった。
さて、第3図から明らかなように、欠陥密度は酸素イオ
ン注入量に強く依存しており、酸化膜(sioりが形成
される注入量(2X10”/cm”)では101′〜1
09ケ/ c m ”の欠陥が発生争ている。これに対
し酸素イオンの注入量を1/2とすると欠陥密度は約4
桁減少していることが判る(第1の知見)。
ン注入量に強く依存しており、酸化膜(sioりが形成
される注入量(2X10”/cm”)では101′〜1
09ケ/ c m ”の欠陥が発生争ている。これに対
し酸素イオンの注入量を1/2とすると欠陥密度は約4
桁減少していることが判る(第1の知見)。
次に、第4図はシリコンエツチング時間とエツチング量
の関係を示した特性図である。ここでは、第3図に示し
た酸素イオン注入(4X 10”/cm”)を行なった
シリコン基板にシリコン膜を約0.5μmエピタキシャ
ル成長させた試料用い、この試料を温度100℃のエツ
チング液(エチレンジアミン[17m1) 、ピロカテ
コール〔3g〕、水(8m7りの組成比の混合液)でシ
リコンをエツチングした場合を示している。
の関係を示した特性図である。ここでは、第3図に示し
た酸素イオン注入(4X 10”/cm”)を行なった
シリコン基板にシリコン膜を約0.5μmエピタキシャ
ル成長させた試料用い、この試料を温度100℃のエツ
チング液(エチレンジアミン[17m1) 、ピロカテ
コール〔3g〕、水(8m7りの組成比の混合液)でシ
リコンをエツチングした場合を示している。
さて、同図から明らかなように、エツチング時間が2分
程度までは略直線的にエツチング量が増加している。し
かし、その後はエツチング量0.8μmでエツチングが
停止していることが判る。
程度までは略直線的にエツチング量が増加している。し
かし、その後はエツチング量0.8μmでエツチングが
停止していることが判る。
これは、酸素イオン注入によって形成された層(Sin
g:以下、酸素イオン注入層という)が上記のエツチン
グ液において極めて高いシリコンエツチング停止層にな
っていることを示している(第2の知見)。
g:以下、酸素イオン注入層という)が上記のエツチン
グ液において極めて高いシリコンエツチング停止層にな
っていることを示している(第2の知見)。
また、エツチングが停止した厚さが0.8μmであるの
は、第5図に示す断面図のように、エピタキシャル成長
した膜厚(xo ) 0.5 μmに酸素イオン注入時
に表面に残されたシリコン膜厚(xl)0.3μmを加
えた値を示している。なお、同図において、51はシリ
コン基板、52は酸素イオン注入層、53は酸素イオン
注入時に表面に残されたシリコン膜、54はエピタキシ
ャル成長したシリコン層を示している。
は、第5図に示す断面図のように、エピタキシャル成長
した膜厚(xo ) 0.5 μmに酸素イオン注入時
に表面に残されたシリコン膜厚(xl)0.3μmを加
えた値を示している。なお、同図において、51はシリ
コン基板、52は酸素イオン注入層、53は酸素イオン
注入時に表面に残されたシリコン膜、54はエピタキシ
ャル成長したシリコン層を示している。
次に、上記で述べた酸素イオン注入量が少ないとシリコ
ン層における結晶欠陥が低減するという第1の知見、及
びこの少ない酸素注入量により形成した酸素イオン注入
層がシリコンのエツチング停止層となる第2の知見に基
づいて実施例を説明する。
ン層における結晶欠陥が低減するという第1の知見、及
びこの少ない酸素注入量により形成した酸素イオン注入
層がシリコンのエツチング停止層となる第2の知見に基
づいて実施例を説明する。
茅」!し1虹桝
第1図(a)〜(f)は本発明に係る第1の実施例を示
したSOI基板の製造方法の断面図である。以下、図に
従って説明する。
したSOI基板の製造方法の断面図である。以下、図に
従って説明する。
まず、半導体主面が(100)面であるシリコン基板1
1の第1の主面側に酸素(Oo)イオンを注入する(同
図(a))。
1の第1の主面側に酸素(Oo)イオンを注入する(同
図(a))。
このときのイオン注入条件は、エネルギー180k e
V、 4 xlO”/ c m” 、温度500℃
とする。
V、 4 xlO”/ c m” 、温度500℃
とする。
これにより、表面には約0.3μmのシリコン層13が
形成されると共に、その下層に酸素イオン注入層(Si
O,)12が形成される。そして、温度1150℃、窒
素(N2)雰囲気中で2時間アニールすることにより、
注入時の欠陥を回復する。
形成されると共に、その下層に酸素イオン注入層(Si
O,)12が形成される。そして、温度1150℃、窒
素(N2)雰囲気中で2時間アニールすることにより、
注入時の欠陥を回復する。
次に、シリコン層13上に酸化膜(S iOz )I4
及びBPSG膜(Baron−Phospho St目
cateGlass) 15を形成する(同図(b)
)。
及びBPSG膜(Baron−Phospho St目
cateGlass) 15を形成する(同図(b)
)。
一方、図示していないが第2の基板にあたるシリコン基
板21の表面に酸化膜(SiO□)22及びBPSG膜
15膜形5する。
板21の表面に酸化膜(SiO□)22及びBPSG膜
15膜形5する。
そして、同図(c)に示すように、第1の基板にあたる
各層を形成したシリコン基板(1層)と第2の基板にあ
たる各層を形成したシリコン基板(■層)とをそれぞれ
BPSG膜15膜形5て接着する(この部分をBPSG
膜16という)。なお、この接着方法は公知の技術を用
いることができる。
各層を形成したシリコン基板(1層)と第2の基板にあ
たる各層を形成したシリコン基板(■層)とをそれぞれ
BPSG膜15膜形5て接着する(この部分をBPSG
膜16という)。なお、この接着方法は公知の技術を用
いることができる。
次に、第2の主面上のシリコン基板11を10μm程度
の膜厚まで機械的な研磨により薄層化する(同図(d)
)。
の膜厚まで機械的な研磨により薄層化する(同図(d)
)。
そして、同図(e)に示すように、薄層化したシリコン
基板11を温度100°Cに加熱したエツチング液(エ
チレンジアミン(19mJ) 、ピロカテコール(3g
)、水(8ml)の組成比の混合液)により全面エツチ
ングを行なう。
基板11を温度100°Cに加熱したエツチング液(エ
チレンジアミン(19mJ) 、ピロカテコール(3g
)、水(8ml)の組成比の混合液)により全面エツチ
ングを行なう。
最後に、酸素イオン注入層12をドライエツチング、ウ
ェットエツチング又は酸化性雰囲気中で完全に酸化物(
S i Oz )に変質させた後、エツチングにより除
去して310基板を得る。
ェットエツチング又は酸化性雰囲気中で完全に酸化物(
S i Oz )に変質させた後、エツチングにより除
去して310基板を得る。
策主色大指斑
次に、第2図(a)〜(e)は本発明に係る第2の実施
例を示したSOI基板の製造方法の断面図である。
例を示したSOI基板の製造方法の断面図である。
まず、第1図と同様に、半導体主面が(100)面であ
るシリコン基板11の第1の主面上に酸素(O“)イオ
ンを注入する(同図(a))。このときのイオン注入条
件は、エネルギー180keV。
るシリコン基板11の第1の主面上に酸素(O“)イオ
ンを注入する(同図(a))。このときのイオン注入条
件は、エネルギー180keV。
4 X 10”/ c m” 、温度500℃とする。
これにより、表面には約0.3μmのシリコン層13が
形成され、その下層には酸素イオン注入層(S i O
,)12が形成される。そして、温度1150℃、窒素
(N2)雰囲気中で2時間アニールすることにより、注
入時の欠陥を回復する。
形成され、その下層には酸素イオン注入層(S i O
,)12が形成される。そして、温度1150℃、窒素
(N2)雰囲気中で2時間アニールすることにより、注
入時の欠陥を回復する。
次に、シリコン層13上に酸化膜(SiO□)14を形
成し、その上層にシリコン基板11の厚さと略同一の多
結晶シリコン層を堆積する(同図(b))。
成し、その上層にシリコン基板11の厚さと略同一の多
結晶シリコン層を堆積する(同図(b))。
そして、第2の主面上のシリコン基板11を10μm程
度の膜厚まで機械的な研磨により薄層化する(同図(C
))。
度の膜厚まで機械的な研磨により薄層化する(同図(C
))。
そして、同図(e)に示すように、薄層化したシリコン
基板11を温度100℃に加熱したエツチング液(エチ
レンジアミン(19mAり 、ピロカテコール(3g)
、水〔8ml〕の組成比の混合液)により全面エツチン
グを行なう。
基板11を温度100℃に加熱したエツチング液(エチ
レンジアミン(19mAり 、ピロカテコール(3g)
、水〔8ml〕の組成比の混合液)により全面エツチン
グを行なう。
最後に、酸素イオン注入層12をドライエツチング、ウ
ェットエツチング又は酸化性雰囲気中で完全に酸化物(
310z )に変質させた後、エツチングにより除去し
てSIO基板を得る′。
ェットエツチング又は酸化性雰囲気中で完全に酸化物(
310z )に変質させた後、エツチングにより除去し
てSIO基板を得る′。
このように上記2つの実施例におけるSOI基板の製造
方法は、酸素イオン注入量を従来のSIMOX法に比べ
て少なくできるため、シリコン層13の結晶欠陥を減少
させることができる。このため、このシリコン層13を
So1基板のシリコン層として使用できるので、SOI
基板に形成したLSI等の歩留まり及び特性の向上を図
ることができる。
方法は、酸素イオン注入量を従来のSIMOX法に比べ
て少なくできるため、シリコン層13の結晶欠陥を減少
させることができる。このため、このシリコン層13を
So1基板のシリコン層として使用できるので、SOI
基板に形成したLSI等の歩留まり及び特性の向上を図
ることができる。
また、シリコンエツチングの停止層として酸素イオン注
入層12を使用しているため、シリコンエツチングにお
いて高い選択性を得ることができ、シリコン層13の均
一性、再現性を向上させることができる。
入層12を使用しているため、シリコンエツチングにお
いて高い選択性を得ることができ、シリコン層13の均
一性、再現性を向上させることができる。
さらに、酸素イオン注入量がSIMOX法より少ないた
め、イオン注入時間が減少しLSI製造等におけるスル
ーブツトの向上を図ることができる。
め、イオン注入時間が減少しLSI製造等におけるスル
ーブツトの向上を図ることができる。
なお、上記実施例においては、酸素イオンの注入を説明
したが、酸素イオンに限定されるものではなく窒素イオ
ン等でもよい。また、2つの基板の接着にBPSG膜を
使用したが、他の絶縁物(例えば、PSG或いはSiO
□、5i3Na等)でもよい。
したが、酸素イオンに限定されるものではなく窒素イオ
ン等でもよい。また、2つの基板の接着にBPSG膜を
使用したが、他の絶縁物(例えば、PSG或いはSiO
□、5i3Na等)でもよい。
また、上記実施例では、シリコン層13の厚さを0.3
μmとして説明したが、これはイオン注入エネルギーを
変えることにより自由に設定できる。
μmとして説明したが、これはイオン注入エネルギーを
変えることにより自由に設定できる。
また、イオン注入後表面にシリコンのエピタキシャル成
長を行なうことにより、より厚いシリコン層を得ること
ができる。
長を行なうことにより、より厚いシリコン層を得ること
ができる。
また、本実施例では、酸素イオン注入後のアニールを直
ちに行なったが、このアニールはシリコン層13の結晶
性回復のために行なったものであるため、アニールを行
なう時期は上記実施例に限定されるものではない。
ちに行なったが、このアニールはシリコン層13の結晶
性回復のために行なったものであるため、アニールを行
なう時期は上記実施例に限定されるものではない。
また、本実施例では、シリコンのエツチング液としてエ
チレンジアミン・ピロカテコール・水の混合液について
説明したが、この組成液に限定されるわけではなく、例
えばアルカリ系のKOH水溶液等も使用可能である。
チレンジアミン・ピロカテコール・水の混合液について
説明したが、この組成液に限定されるわけではなく、例
えばアルカリ系のKOH水溶液等も使用可能である。
以上説明したように本発明は、イオン注入量を従来のS
IMOX法に比べて少なくできるため、シリコンの結晶
欠陥を減少することができる。このため、このシリコン
をSOI基板のシリコン層として使用できるので、SO
I基板に形成したLSI等の歩留まり及び特性の向上を
図ることができる。
IMOX法に比べて少なくできるため、シリコンの結晶
欠陥を減少することができる。このため、このシリコン
をSOI基板のシリコン層として使用できるので、SO
I基板に形成したLSI等の歩留まり及び特性の向上を
図ることができる。
また、シリコン除去の停止層としてイオン注入により形
成した絶縁層を用いているため、高い選択性を得ること
ができ、SOI基板の均一性、再現性を向上させること
ができる。
成した絶縁層を用いているため、高い選択性を得ること
ができ、SOI基板の均一性、再現性を向上させること
ができる。
さらに、イオン注入量がSIMOX法より少ないため、
イオン注入時間が減少しLSI製造等におけるスルーブ
ツトの向上を図ることができる。
イオン注入時間が減少しLSI製造等におけるスルーブ
ツトの向上を図ることができる。
第1図(a)〜(f)は本発明に係る第1の実施例を示
したSo1基板の製造方法の断面図、第2図(a)〜(
e)は本発明に係る第2の実施例を示したSOI基板の
製造方法の断面図、第3図はシリコン層の結晶欠陥密度
とイオン注入量との関係を示した特性図、第4図はシリ
コンエツチング時間とエツチング量の関係を示した特性
図、第5図はイオン注入したシリコン基板を示す断面図
、第6図(a)、 (b)は従来のSIMOX法を用
いたSOI基板の製造方法を示した断面図、第7図(a
)、 (b)は2つのシリコン基板を接着してSOI
基板を製造する方法を示した断面図であSG、17・・
・多結晶シリコン、2工・・・シリコン基板(第2の基
板)。 特許出願人 日本電信電話株式会社 代 理 人 山川政権 る。 11・・・シリコン基板(第1の基板)、12・・・酸
素イオン注入層、13・・・シリコン層、14.22・
・・酸化膜、15.16・・・BP第1図 第1図 第2図 O+ 第4図 ヱ・ノナ時間(分) 第5図 第3図 酸象 イオンのシ主人量 (Cm−勺 第60 0+ 第7図
したSo1基板の製造方法の断面図、第2図(a)〜(
e)は本発明に係る第2の実施例を示したSOI基板の
製造方法の断面図、第3図はシリコン層の結晶欠陥密度
とイオン注入量との関係を示した特性図、第4図はシリ
コンエツチング時間とエツチング量の関係を示した特性
図、第5図はイオン注入したシリコン基板を示す断面図
、第6図(a)、 (b)は従来のSIMOX法を用
いたSOI基板の製造方法を示した断面図、第7図(a
)、 (b)は2つのシリコン基板を接着してSOI
基板を製造する方法を示した断面図であSG、17・・
・多結晶シリコン、2工・・・シリコン基板(第2の基
板)。 特許出願人 日本電信電話株式会社 代 理 人 山川政権 る。 11・・・シリコン基板(第1の基板)、12・・・酸
素イオン注入層、13・・・シリコン層、14.22・
・・酸化膜、15.16・・・BP第1図 第1図 第2図 O+ 第4図 ヱ・ノナ時間(分) 第5図 第3図 酸象 イオンのシ主人量 (Cm−勺 第60 0+ 第7図
Claims (2)
- (1)シリコンからなる第1の基板の第1の主面側にイ
オン注入することにより、第1の主面における所定のシ
リコン深さ位置に絶縁層を形成する工程と、 前記第1の基板における第1の主面上に絶縁物を形成す
る工程と、 シリコンからなる第2の基板の第1の主面上に絶縁膜を
形成する工程と、 前記第1の基板における第1の主面上に形成した絶縁物
と前記第2の基板における第1の主面上に形成した絶縁
物とを接合する工程と、 前記第1の基板の第2の主面側のシリコンを除去する工
程と、 前記第1の基板の第2の主面側の前記イオン注入により
形成された絶縁膜を除去する工程とを有することを特徴
とするSOI基板の製造方法。 - (2)シリコンからなる基板の第1の主面側にイオン注
入することにより、第1の主面における所定のシリコン
深さ位置に絶縁層を形成する工程と、前記第1の主面上
に絶縁物を形成した後、前記基板と略同一の厚さに多結
晶シリコンを形成する工程と、 前記基板の第2の主面側のシリコンを除去する工程と、 前記基板の第2の主面側の前記イオン注入により形成さ
れた絶縁膜を除去する工程とを有することを特徴とする
SOI基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4899789A JPH02228061A (ja) | 1989-03-01 | 1989-03-01 | Soi基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4899789A JPH02228061A (ja) | 1989-03-01 | 1989-03-01 | Soi基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02228061A true JPH02228061A (ja) | 1990-09-11 |
Family
ID=12818845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4899789A Pending JPH02228061A (ja) | 1989-03-01 | 1989-03-01 | Soi基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02228061A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005074033A1 (ja) | 2004-01-30 | 2005-08-11 | Sumco Corporation | Soiウェーハの製造方法 |
EP1914799A1 (en) * | 2005-07-29 | 2008-04-23 | Shanghai Simgui Technology Co., Ltd | Method for manufacturing silicon on insulator |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5093569A (ja) * | 1973-12-19 | 1975-07-25 | ||
JPH021914A (ja) * | 1988-06-10 | 1990-01-08 | Sony Corp | 半導体基板の製法 |
-
1989
- 1989-03-01 JP JP4899789A patent/JPH02228061A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5093569A (ja) * | 1973-12-19 | 1975-07-25 | ||
JPH021914A (ja) * | 1988-06-10 | 1990-01-08 | Sony Corp | 半導体基板の製法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005074033A1 (ja) | 2004-01-30 | 2005-08-11 | Sumco Corporation | Soiウェーハの製造方法 |
EP1710836A1 (en) * | 2004-01-30 | 2006-10-11 | SUMCO Corporation | Method for manufacturing soi wafer |
JPWO2005074033A1 (ja) * | 2004-01-30 | 2007-09-13 | 株式会社Sumco | Soiウェーハの製造方法 |
EP1710836A4 (en) * | 2004-01-30 | 2010-08-18 | Sumco Corp | METHOD FOR PRODUCING AN SOI WATER |
US7867877B2 (en) | 2004-01-30 | 2011-01-11 | Sumco Corporation | Method for manufacturing SOI wafer |
JP4828230B2 (ja) * | 2004-01-30 | 2011-11-30 | 株式会社Sumco | Soiウェーハの製造方法 |
EP1914799A1 (en) * | 2005-07-29 | 2008-04-23 | Shanghai Simgui Technology Co., Ltd | Method for manufacturing silicon on insulator |
EP1914799A4 (en) * | 2005-07-29 | 2010-03-17 | Shanghai Simgui Technology Co | METHOD FOR PRODUCING SILICON ON ISOLATOR |
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