JP2684455B2 - 薄い絶縁体上シリコン層の製造方法 - Google Patents
薄い絶縁体上シリコン層の製造方法Info
- Publication number
- JP2684455B2 JP2684455B2 JP2513813A JP51381390A JP2684455B2 JP 2684455 B2 JP2684455 B2 JP 2684455B2 JP 2513813 A JP2513813 A JP 2513813A JP 51381390 A JP51381390 A JP 51381390A JP 2684455 B2 JP2684455 B2 JP 2684455B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- layer
- forming
- stop layer
- etch stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000012212 insulator Substances 0.000 title description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 156
- 229910052710 silicon Inorganic materials 0.000 claims description 156
- 239000010703 silicon Substances 0.000 claims description 156
- 239000000758 substrate Substances 0.000 claims description 100
- 238000005530 etching Methods 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 41
- 229910045601 alloy Inorganic materials 0.000 claims description 33
- 239000000956 alloy Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 23
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 229910000676 Si alloy Inorganic materials 0.000 claims description 11
- 239000010409 thin film Substances 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 10
- 229910021480 group 4 element Inorganic materials 0.000 claims description 10
- -1 germanium ions Chemical class 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 229910000978 Pb alloy Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910001128 Sn alloy Inorganic materials 0.000 claims description 3
- 229910000681 Silicon-tin Inorganic materials 0.000 claims description 2
- LQJIDIOGYJAQMF-UHFFFAOYSA-N lambda2-silanylidenetin Chemical compound [Si].[Sn] LQJIDIOGYJAQMF-UHFFFAOYSA-N 0.000 claims description 2
- ZGUQQOOKFJPJRS-UHFFFAOYSA-N lead silicon Chemical compound [Si].[Pb] ZGUQQOOKFJPJRS-UHFFFAOYSA-N 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 229910001432 tin ion Inorganic materials 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 48
- 229910052796 boron Inorganic materials 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910000861 Mg alloy Inorganic materials 0.000 description 1
- MKPXGEVFQSIKGE-UHFFFAOYSA-N [Mg].[Si] Chemical compound [Mg].[Si] MKPXGEVFQSIKGE-UHFFFAOYSA-N 0.000 description 1
- ADNDKZZPECQWEJ-UHFFFAOYSA-N acetic acid;nitric acid;hydrofluoride Chemical compound F.CC(O)=O.O[N+]([O-])=O ADNDKZZPECQWEJ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- BDERNNFJNOPAEC-UHFFFAOYSA-N propan-1-ol Chemical compound CCCO BDERNNFJNOPAEC-UHFFFAOYSA-N 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/22—Masks or mask blanks for imaging by radiation of 100nm or shorter wavelength, e.g. X-ray masks, extreme ultraviolet [EUV] masks; Preparation thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は、絶縁体上シリコン構造を製造する方法、お
よび特にシリコン−ゲルマニウム合金を含む新規なエッ
チングストップ(etch stop)を使用したそのような構
造の製造に関する。
よび特にシリコン−ゲルマニウム合金を含む新規なエッ
チングストップ(etch stop)を使用したそのような構
造の製造に関する。
背景の説明 超大規模集積回路(VLSI)の現段階において、トラン
ジスターおよび半導体素子の寸法は1マイクロメーター
以下に小さくなり、多くの新しい問題に取り組まなけれ
ばならない。一般に、より大きな分離がデバイス間に必
要とされる。相補型MOS(CMOS)を適用するため、この
分離によりラッチアップ(latch−up)を防止しなけれ
ばならない。同時に、この増加された分離は、可能なチ
ップ空間を犠牲にして提供されるべきではない。
ジスターおよび半導体素子の寸法は1マイクロメーター
以下に小さくなり、多くの新しい問題に取り組まなけれ
ばならない。一般に、より大きな分離がデバイス間に必
要とされる。相補型MOS(CMOS)を適用するため、この
分離によりラッチアップ(latch−up)を防止しなけれ
ばならない。同時に、この増加された分離は、可能なチ
ップ空間を犠牲にして提供されるべきではない。
絶縁性基板上への半導体結晶形成(SOI)技術は、こ
の問題に取り組んだうちの特に見込みがある方法である
ことは明らかである。絶縁性基板上への半導体結晶形成
基板は、高速度、耐ラッチアップ性であり、放射透過能
が大きいデバイスの製造に使用される。単結晶シリコン
中に酸素をイオン注入して内部に絶縁層を形成する方法
(SIMOX)は、現在のところ、シリコンをサファイアに
置き換えるために最も十分に研究されたSOIシステムで
ある。この技術の一般的実施例は、R.J.Line back,“SO
Iチップへの埋設酸化物の標準経路(Buried Oxide Mark
s Route to SOI Chips)",Blectornics Week,Oct.1,198
4,pp.11−12による論文に示されている。
の問題に取り組んだうちの特に見込みがある方法である
ことは明らかである。絶縁性基板上への半導体結晶形成
基板は、高速度、耐ラッチアップ性であり、放射透過能
が大きいデバイスの製造に使用される。単結晶シリコン
中に酸素をイオン注入して内部に絶縁層を形成する方法
(SIMOX)は、現在のところ、シリコンをサファイアに
置き換えるために最も十分に研究されたSOIシステムで
ある。この技術の一般的実施例は、R.J.Line back,“SO
Iチップへの埋設酸化物の標準経路(Buried Oxide Mark
s Route to SOI Chips)",Blectornics Week,Oct.1,198
4,pp.11−12による論文に示されている。
この論文に示されているように、酸素イオンは基板シ
リコン中に埋設酸化物層を形成するため、基板シリコン
中に注入される。その後、注入物は2時間アニール化さ
れ、そのため、埋設酸化物上に横たわるシリコン部分は
単結晶シリコンとなる。その後、種々の半導体デバイス
は単結晶層上に形成される。下張りされた埋設酸化物
は、隣接するデバイスおよび基板部分の間に分離を提供
する。
リコン中に埋設酸化物層を形成するため、基板シリコン
中に注入される。その後、注入物は2時間アニール化さ
れ、そのため、埋設酸化物上に横たわるシリコン部分は
単結晶シリコンとなる。その後、種々の半導体デバイス
は単結晶層上に形成される。下張りされた埋設酸化物
は、隣接するデバイスおよび基板部分の間に分離を提供
する。
SIMOXが見込みのある技術であるにもかかわらず、活
性デバイス領域中への注入により発生した連続転位は、
材料の性能を制限する。さらに、粗悪な品質の埋設酸化
物は裏側のチャネル漏電をもたらす。
性デバイス領域中への注入により発生した連続転位は、
材料の性能を制限する。さらに、粗悪な品質の埋設酸化
物は裏側のチャネル漏電をもたらす。
SIMOXの代わりとして、絶縁体上シリコンの結合およ
びエッチバック[Bond and etch back silicon−on−in
sulator(BESOI)]は、埋設酸化物における欠陥および
電荷トラッピング状態の少ない、よりきれいな酸化物/
シリコンインターフェースの利点を有する。
びエッチバック[Bond and etch back silicon−on−in
sulator(BESOI)]は、埋設酸化物における欠陥および
電荷トラッピング状態の少ない、よりきれいな酸化物/
シリコンインターフェースの利点を有する。
この材料はシードおよび/またはハンドルウエーハを
酸化することにより発生し、2個のウエーハを結合する
ことが引続き行われる。活性デバイス領域は、望ましい
フィルム厚さに折り重ね、およびエッチングによりシー
ドウエーハ上に発生する。この技術は600nmのSOIの製造
に適当であるにもかかわらず、エッチングストップの存
在は500nmまたはそれ以下の予備厚みを持つSOIウエーハ
を達成するために必須である。
酸化することにより発生し、2個のウエーハを結合する
ことが引続き行われる。活性デバイス領域は、望ましい
フィルム厚さに折り重ね、およびエッチングによりシー
ドウエーハ上に発生する。この技術は600nmのSOIの製造
に適当であるにもかかわらず、エッチングストップの存
在は500nmまたはそれ以下の予備厚みを持つSOIウエーハ
を達成するために必須である。
シリコン中へ拡散または注入により大量にドープされ
たホウ素領域は、有効なエッチングストップを作ると報
告されており、またこれらの材料から製造された相補型
MOSデバイスも報告されいる。シリコン膜技術はこれら
の材料を製造するため同種の技術を使用する。ホウ素の
利用が本質的に限定されるのは、ホウ素がシリコン中で
p型ドーパントであるからである。ホウ素の注入および
拡散の双方はシリコンフィルムの残余のp−ドーピング
を生じる。また、イオン注入およびアニール化によるホ
ウ素導入は、デバイス領域中、連続転位の発生を結果と
して生じる。これは、これらの材料から製造されたデバ
イスの性能を制限する。
たホウ素領域は、有効なエッチングストップを作ると報
告されており、またこれらの材料から製造された相補型
MOSデバイスも報告されいる。シリコン膜技術はこれら
の材料を製造するため同種の技術を使用する。ホウ素の
利用が本質的に限定されるのは、ホウ素がシリコン中で
p型ドーパントであるからである。ホウ素の注入および
拡散の双方はシリコンフィルムの残余のp−ドーピング
を生じる。また、イオン注入およびアニール化によるホ
ウ素導入は、デバイス領域中、連続転位の発生を結果と
して生じる。これは、これらの材料から製造されたデバ
イスの性能を制限する。
発明の要約 従って、本発明の目的は改善された絶縁体上シリコン
(SOI)の製造方法である。
(SOI)の製造方法である。
本発明のその他の目的は、最終シリコン層が実質的に
均一で欠陥がない絶縁体上シリコン方法を提供すること
である。
均一で欠陥がない絶縁体上シリコン方法を提供すること
である。
さらに本発明のその他の目的は、改善された絶縁体上
シリコンの製造方法を提供することであり、該方法に於
ては最終シリコン層のエッチングは最終シリコン層中の
残存のドーパントおよび欠陥を残すことなく、より正確
に調節することができる。
シリコンの製造方法を提供することであり、該方法に於
ては最終シリコン層のエッチングは最終シリコン層中の
残存のドーパントおよび欠陥を残すことなく、より正確
に調節することができる。
本発明の他の目的は、500nmまたはそれ以下の予備厚
みを有するSOIウエーハを生じることである。
みを有するSOIウエーハを生じることである。
これら、および本発明の他の目的は、欠陥のないデバ
イス領域を持つ薄い絶縁体上シリコン構造を形成する方
法で実現される。歪んだエッチングストップ層はシリコ
ン基板上に形成され、該エッチングストップ層はシリコ
ン−ゲルマニウム合金もしくはシリコンと少なくとも1
つのIV族元素の合金からなる。シリコンキャップ層が歪
んだエッチングストップ層上に形成された後、シリコン
キャップ層は絶縁層を有する機械的基板に該絶縁層が双
方の間に絶縁層を介在するように結合される。最終的
に、シリコンキャップ層の基礎となる部分を除去するこ
となく、シリコン基板および歪んだエッチングストップ
層は除去され、該シリコンキャップ層の下の部分は薄い
半導体層を形成するため機械的基板上に残る。
イス領域を持つ薄い絶縁体上シリコン構造を形成する方
法で実現される。歪んだエッチングストップ層はシリコ
ン基板上に形成され、該エッチングストップ層はシリコ
ン−ゲルマニウム合金もしくはシリコンと少なくとも1
つのIV族元素の合金からなる。シリコンキャップ層が歪
んだエッチングストップ層上に形成された後、シリコン
キャップ層は絶縁層を有する機械的基板に該絶縁層が双
方の間に絶縁層を介在するように結合される。最終的
に、シリコンキャップ層の基礎となる部分を除去するこ
となく、シリコン基板および歪んだエッチングストップ
層は除去され、該シリコンキャップ層の下の部分は薄い
半導体層を形成するため機械的基板上に残る。
古い方法に対する本発明の利点は、分子線エピタキシ
ーまたは化学気相成長法(CVD)のような技術を使用
し、それによって欠陥の混入を最小限にして、エッチン
グストップがウエーハ中で成長することである。
ーまたは化学気相成長法(CVD)のような技術を使用
し、それによって欠陥の混入を最小限にして、エッチン
グストップがウエーハ中で成長することである。
エッチングストップ層を生じる代替方法がゲルマニウ
ムのイオン注入によるにもかかわらず、注入段階は必要
ではない。さらに、ゲルマニウムがシリコン中で電気的
に活性なドーパントでないので、残存p′またはn′ド
ーピングが引き続く工程の後に残らない。
ムのイオン注入によるにもかかわらず、注入段階は必要
ではない。さらに、ゲルマニウムがシリコン中で電気的
に活性なドーパントでないので、残存p′またはn′ド
ーピングが引き続く工程の後に残らない。
本発明によるSOIの製造方法は、 1つまたはそれ以上のシリコン基板を選択する段階
と、 該1つまたはそれ以上のシリコン基板のうちの少なく
とも1つの上にエッチングストップ層を形成する段階
と、 該エッチングストップ層は唯一のドーパントとしてシ
リコンと少なくとも1つの別のIV族元素との合金(例え
ば、シリコンとスズの合金、シリコンと鉛の合金、シリ
コンとゲルマニウムの合金等)とからなり、 該エッチングストップ層の上にシリコンキャップ層を
形成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板
に双方の間に該絶縁層を介在するように結合する段階
と、そして 前記1つまたはそれ以上のシリコン基板のうちの少な
くとも1つおよび前記エッチングストップ層を除去し、
それにより前記シリコンキャップ層を前記機械的基板上
に残し、半導体薄膜を形成する段階とからなるものであ
る。
と、 該1つまたはそれ以上のシリコン基板のうちの少なく
とも1つの上にエッチングストップ層を形成する段階
と、 該エッチングストップ層は唯一のドーパントとしてシ
リコンと少なくとも1つの別のIV族元素との合金(例え
ば、シリコンとスズの合金、シリコンと鉛の合金、シリ
コンとゲルマニウムの合金等)とからなり、 該エッチングストップ層の上にシリコンキャップ層を
形成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板
に双方の間に該絶縁層を介在するように結合する段階
と、そして 前記1つまたはそれ以上のシリコン基板のうちの少な
くとも1つおよび前記エッチングストップ層を除去し、
それにより前記シリコンキャップ層を前記機械的基板上
に残し、半導体薄膜を形成する段階とからなるものであ
る。
ここでのエッチングストップ層はシリコンともう1つ
別のIV族元素との合金の層を付着させることから形成さ
れる。
別のIV族元素との合金の層を付着させることから形成さ
れる。
本発明による方法は、好ましい態様として、シリコン
キャップ層を機械的基板に結合する前記段階が、 前記シリコンキャップ層の露出面に二酸化ケイ素の層
を形成する段階と、 前記機械的基板の露出面に二酸化ケイ素の層を形成す
る段階と、上記二酸化ケイ素の両層を接触させる段階
と、そして上記二酸化ケイ素の両層間に結合を形成する
ためにそれらの両層を加熱する段階をさらに含んでなる
ものである。
キャップ層を機械的基板に結合する前記段階が、 前記シリコンキャップ層の露出面に二酸化ケイ素の層
を形成する段階と、 前記機械的基板の露出面に二酸化ケイ素の層を形成す
る段階と、上記二酸化ケイ素の両層を接触させる段階
と、そして上記二酸化ケイ素の両層間に結合を形成する
ためにそれらの両層を加熱する段階をさらに含んでなる
ものである。
さらに、本発明による方法は、興味のある態様とし
て、 少なくとも第1および第2シリコン基板を選択する段
階と、 該第1シリコン基板の上に第1エッチングストップ層
を形成する段階と、該第1エッチングストップ層は、シ
リコンと別のIV族元素の合金からなり、 該第1エッチングストップ層の上に第1シリコンキャ
ップ層を形成する段階と、 該第1シリコンキャップ層を、絶縁層を有する機械的
基板に該絶縁層が双方の間に介在するように結合する段
階と、 付加的なエッチングストップ層を前記第2シリコン基
板上に形成する段階と、該付加的なエッチングストップ
層はシリコン−ゲルマニウム合金からなり、 該付加的なエッチングストップ層の上に付加的なシリ
コンキャップ層を形成し、 該第2シリコン基板を、該機械的基板の前記第1シリ
コン基板に対向する表面に結合する段階と、そして 前記第1および第2シリコン基板と歪んだ前記第1お
よび第2エッチングストップ層とを除去し、それにより
前記第1および第2シリコンキャップ層を前記機械的基
板の両面上に残し、半導体薄膜を形成する段階とからな
るものである。
て、 少なくとも第1および第2シリコン基板を選択する段
階と、 該第1シリコン基板の上に第1エッチングストップ層
を形成する段階と、該第1エッチングストップ層は、シ
リコンと別のIV族元素の合金からなり、 該第1エッチングストップ層の上に第1シリコンキャ
ップ層を形成する段階と、 該第1シリコンキャップ層を、絶縁層を有する機械的
基板に該絶縁層が双方の間に介在するように結合する段
階と、 付加的なエッチングストップ層を前記第2シリコン基
板上に形成する段階と、該付加的なエッチングストップ
層はシリコン−ゲルマニウム合金からなり、 該付加的なエッチングストップ層の上に付加的なシリ
コンキャップ層を形成し、 該第2シリコン基板を、該機械的基板の前記第1シリ
コン基板に対向する表面に結合する段階と、そして 前記第1および第2シリコン基板と歪んだ前記第1お
よび第2エッチングストップ層とを除去し、それにより
前記第1および第2シリコンキャップ層を前記機械的基
板の両面上に残し、半導体薄膜を形成する段階とからな
るものである。
また、本発明による方法は、別の興味ある態様とし
て、 1つまたはそれ以上のシリコン基板を選択する段階
と、 該1つまたはそれ以上のシリコン基板のうちの少なく
とも1つの上に第1エッチングストップ層を形成する段
階と、該エッチングストップ層はドープされたシリコン
からなり、 該第1エッチングストップ層の上に間隙層を形成する
段階と、 該間隙層の上に第2エッチングストップ層を形成する
段階と、該第2エッチングストップ層はシリコン−ゲル
マニウム合金からなり、 該第2エッチングストップ層の上にシリコンキャップ
層を形成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板
に該絶縁層が双方の間に介在するように結合する段階
と、そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記第1および第2エッチングストップ
層を除去し、それにより前記シリコンキャップ層を前記
機械的基板上に残し、半導体薄膜を形成する段階とから
なるものである。
て、 1つまたはそれ以上のシリコン基板を選択する段階
と、 該1つまたはそれ以上のシリコン基板のうちの少なく
とも1つの上に第1エッチングストップ層を形成する段
階と、該エッチングストップ層はドープされたシリコン
からなり、 該第1エッチングストップ層の上に間隙層を形成する
段階と、 該間隙層の上に第2エッチングストップ層を形成する
段階と、該第2エッチングストップ層はシリコン−ゲル
マニウム合金からなり、 該第2エッチングストップ層の上にシリコンキャップ
層を形成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板
に該絶縁層が双方の間に介在するように結合する段階
と、そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記第1および第2エッチングストップ
層を除去し、それにより前記シリコンキャップ層を前記
機械的基板上に残し、半導体薄膜を形成する段階とから
なるものである。
本発明の他の目的、特徴および利点は以下に記載さ
れ、請求項に列挙された好ましい実施例の詳細から当業
者に明らかであろう。
れ、請求項に列挙された好ましい実施例の詳細から当業
者に明らかであろう。
図面の簡単な説明 添付の図面に関して考慮するとき以下の詳細を参照す
ることにより、より良く理解されるのと同様に本発明の
より完全な評価、およびその付随する利点の多くは容易
に得られるだろう。
ることにより、より良く理解されるのと同様に本発明の
より完全な評価、およびその付随する利点の多くは容易
に得られるだろう。
図1はシードウエーハ(seed wafer)の説明図であ
る。
る。
図2はハンドルウエーハ(handle wafer)の説明図で
ある。
ある。
図3は一緒に結合されたシードおよびハンドルウエー
ハの説明図である。
ハの説明図である。
図4は、ラップ仕上げおよび磨きの後の図3の構造の
説明図である。
説明図である。
図5は、シリコン−ゲルマニウム合金層に選択的にエ
ッチングした後の図4の構造の説明図である。
ッチングした後の図4の構造の説明図である。
図6は好ましい具体例のSOI構造の説明図である。
図7は本発明の第二の具体例の説明図である。
図8は本発明の第二の具体例の結果として得られたSO
I構造の説明図である。
I構造の説明図である。
図9および10は本発明の第三の具体例のシードおよび
ハンドルウエーハの説明図である。
ハンドルウエーハの説明図である。
図11は、一緒に結合した後の第三の具体例のシードお
よびハンドルウエーハの説明図である。
よびハンドルウエーハの説明図である。
図12は、第三の具体例の結果として得られたSOI構造
の説明図である。
の説明図である。
図13は、本発明の第四の具体例のシードウエーハの説
明図である。
明図である。
好ましい具体例の説明 発明の背景で述べた諸問題への解決は、“絶縁体上シ
リコンの結合およびエッチバック(BESOI)技術”を使
用する薄いフィルムシリコンの組立品中のエッチングス
トップとして、成長様の歪んだSi1-xGex合金層(anas−
grown Si1-xGex alloy strained layer)を使用するこ
とである。
リコンの結合およびエッチバック(BESOI)技術”を使
用する薄いフィルムシリコンの組立品中のエッチングス
トップとして、成長様の歪んだSi1-xGex合金層(anas−
grown Si1-xGex alloy strained layer)を使用するこ
とである。
このプロセスにおいて、シリコン基板上にストレイン
ド層シリコン−マグネシウム合金が、続いて厚さ可変の
シリコンキャップが成長する。このキャップはデバイス
が組立てられ、続いて結合され、薄くされ、そしてエッ
チバックされる領域であるので、キャップは欠陥を持た
ず不純でないことが重要である。
ド層シリコン−マグネシウム合金が、続いて厚さ可変の
シリコンキャップが成長する。このキャップはデバイス
が組立てられ、続いて結合され、薄くされ、そしてエッ
チバックされる領域であるので、キャップは欠陥を持た
ず不純でないことが重要である。
次に図面について特に図1について説明すると、組み
込まれた(incorporated)エッチングストップを備える
シリコンシードウエーハは次のように製造される。ま
ず、pまたはnドープ化シリコンウエーハ20が標準的な
クリーニング操作を用いて清掃される。清掃されたウエ
ーハ20は、次いでエピタキシャルシリコンまたはゲルマ
ニウムを成長させ得る系に入れられる。分子線エピタキ
シー(MBE)および化学気相成長法(CVD)の双方は、目
下のところなし得るエピタキシャル成長手段である。簡
単に脱ガスし、ウエーハを成長チャンバに入れ、続いて
700ないし1100℃、より好ましくは750ないし950℃、そ
して最も好ましくは800ないし900℃に加熱することによ
り、そのシリコン酸化物はその場で除去される。酸化物
除去はシリコンフラックス中の加熱、または希ガスイオ
ンの衝撃(ボンバード)によっても可能である。
込まれた(incorporated)エッチングストップを備える
シリコンシードウエーハは次のように製造される。ま
ず、pまたはnドープ化シリコンウエーハ20が標準的な
クリーニング操作を用いて清掃される。清掃されたウエ
ーハ20は、次いでエピタキシャルシリコンまたはゲルマ
ニウムを成長させ得る系に入れられる。分子線エピタキ
シー(MBE)および化学気相成長法(CVD)の双方は、目
下のところなし得るエピタキシャル成長手段である。簡
単に脱ガスし、ウエーハを成長チャンバに入れ、続いて
700ないし1100℃、より好ましくは750ないし950℃、そ
して最も好ましくは800ないし900℃に加熱することによ
り、そのシリコン酸化物はその場で除去される。酸化物
除去はシリコンフラックス中の加熱、または希ガスイオ
ンの衝撃(ボンバード)によっても可能である。
シリコン緩衝層22は次いでウエーハ20上で成長する。
本発明にとって必要ではないけれども、緩衝層22はピッ
チングまたはホールの無い平滑シリコン表面を得ること
を助ける。この緩衝層22は650℃の温度で、100Åないし
1μm厚の厚さに成長する。緩衝層22にとって好ましい
厚さは300ないし500Åである。エッチングストップ層24
は次いで緩衝層22上で成長する。エッチングストップ層
24は分子線エピタキシーまたは化学気相成長法のような
技術によりシードウエーハ中に成長させることができ
る。これらの成長技術は良く開発されており、シャープ
のシリコン/合金インターフェースを発生させる。エッ
チングストップ層24はSi1-xGex合金(x=0.1ないし0.
5)であってよい。より好ましくはx=0.2ないしないし
0.4である。好ましい具体例においてエッチングストッ
プ層24はSi0.7Ge0.3合金であり、緩衝層22上に400ない
し900℃より好ましくは500ないし800℃で成長させられ
る。エッチングストップ層24の厚さは100ないし5000Å
の間である。より好ましい厚さは200ないし700℃であ
る。エッチングストップ層24はシリコンとスズおよび鉛
のような他の第IV族元素からなる合金で構成されていて
もよい。
本発明にとって必要ではないけれども、緩衝層22はピッ
チングまたはホールの無い平滑シリコン表面を得ること
を助ける。この緩衝層22は650℃の温度で、100Åないし
1μm厚の厚さに成長する。緩衝層22にとって好ましい
厚さは300ないし500Åである。エッチングストップ層24
は次いで緩衝層22上で成長する。エッチングストップ層
24は分子線エピタキシーまたは化学気相成長法のような
技術によりシードウエーハ中に成長させることができ
る。これらの成長技術は良く開発されており、シャープ
のシリコン/合金インターフェースを発生させる。エッ
チングストップ層24はSi1-xGex合金(x=0.1ないし0.
5)であってよい。より好ましくはx=0.2ないしないし
0.4である。好ましい具体例においてエッチングストッ
プ層24はSi0.7Ge0.3合金であり、緩衝層22上に400ない
し900℃より好ましくは500ないし800℃で成長させられ
る。エッチングストップ層24の厚さは100ないし5000Å
の間である。より好ましい厚さは200ないし700℃であ
る。エッチングストップ層24はシリコンとスズおよび鉛
のような他の第IV族元素からなる合金で構成されていて
もよい。
シリコンキャップ層26は次いで厚さ200Åないし1μ
m厚さのシリコンゲルマニウム合金上で成長する。シリ
コンキャップ層は、より好ましくは500ないし800℃で成
長する。このエピタキシャルキャップ層26のドーピング
タイプおよびドーピング濃度は、組立てられるデバイス
により決定される。この発明でシリコンキャップ層26は
10Åの小ささまで成長させ得る。しかしながら、最近の
技術で、1/4ないし1/2μmが実際の限度である。沈着に
続いて図1のシードウエーハは室温まで冷却され、成長
系から除去される。
m厚さのシリコンゲルマニウム合金上で成長する。シリ
コンキャップ層は、より好ましくは500ないし800℃で成
長する。このエピタキシャルキャップ層26のドーピング
タイプおよびドーピング濃度は、組立てられるデバイス
により決定される。この発明でシリコンキャップ層26は
10Åの小ささまで成長させ得る。しかしながら、最近の
技術で、1/4ないし1/2μmが実際の限度である。沈着に
続いて図1のシードウエーハは室温まで冷却され、成長
系から除去される。
図2に示されているハンドルウエーハは、シリコンウ
エーハ20の表面を熱酸化してSiO2のSOI絶縁層32を生じ
させることにより作られる。ウエーハ30上のA(100)
面はSiO2に良好なインターフェースを、そして良好なア
ニソトロピックエッチ性質を提供する。ここで、「アニ
ソトロピックエッチ」とは、エッチングされる材料にお
いて、異なる方向について異なる速度で進行するエッチ
ング(異方性エッチング)を意味する。アニソトロピッ
クエッチの例は、例えば米国特許明細書第4606113号第
1欄第54ないし56行目、および米国特許明細書第458849
0号第9欄第11行目ないし第10欄第44行目において見い
だされ得る。シードウエーハのエピタキシャル層26もま
た酸化されてその上に絶縁層を生じる。シードウエーハ
およびハンドルウエーハは次いで図3に示すように互い
に表面を重ねられ、そのため絶縁層28および32が接触し
て絶縁層29を生じる。一方、図1のシードウエーハまた
は図2のハンドルウエーハのどちらかのみが酸化されて
も図3の絶縁層29が生じる。絶縁層(SiO2層)28および
32の厚さは、ハンドルウエーハとシリコンキャップ層26
間の分離を達成するのに必要とされる厚さに依存して変
わり得る。これはSOI素子から組立てられる最終デバイ
スに依存するであろう。
エーハ20の表面を熱酸化してSiO2のSOI絶縁層32を生じ
させることにより作られる。ウエーハ30上のA(100)
面はSiO2に良好なインターフェースを、そして良好なア
ニソトロピックエッチ性質を提供する。ここで、「アニ
ソトロピックエッチ」とは、エッチングされる材料にお
いて、異なる方向について異なる速度で進行するエッチ
ング(異方性エッチング)を意味する。アニソトロピッ
クエッチの例は、例えば米国特許明細書第4606113号第
1欄第54ないし56行目、および米国特許明細書第458849
0号第9欄第11行目ないし第10欄第44行目において見い
だされ得る。シードウエーハのエピタキシャル層26もま
た酸化されてその上に絶縁層を生じる。シードウエーハ
およびハンドルウエーハは次いで図3に示すように互い
に表面を重ねられ、そのため絶縁層28および32が接触し
て絶縁層29を生じる。一方、図1のシードウエーハまた
は図2のハンドルウエーハのどちらかのみが酸化されて
も図3の絶縁層29が生じる。絶縁層(SiO2層)28および
32の厚さは、ハンドルウエーハとシリコンキャップ層26
間の分離を達成するのに必要とされる厚さに依存して変
わり得る。これはSOI素子から組立てられる最終デバイ
スに依存するであろう。
表面のシードおよびハンドルウェーハのいずれかは無
形である。シードウエーハおよび基板ウエーハは次い
で、湿気または乾燥酸素のどちらかの酸化雰囲気中約70
0℃よりも高い温度で、接触しているウエーハをアニー
ル化することにより結合される。スチーム中700ないし1
000℃での結合は強い結合対を生じるであろう。代わり
の結合技術はケニー(Kenny)への米国特許第3,332,137
号およびアンティパス(Antypas)への米国特許第3,95
9,045に記載されている。
形である。シードウエーハおよび基板ウエーハは次い
で、湿気または乾燥酸素のどちらかの酸化雰囲気中約70
0℃よりも高い温度で、接触しているウエーハをアニー
ル化することにより結合される。スチーム中700ないし1
000℃での結合は強い結合対を生じるであろう。代わり
の結合技術はケニー(Kenny)への米国特許第3,332,137
号およびアンティパス(Antypas)への米国特許第3,95
9,045に記載されている。
結合対(bonded pair)のSi領域20は今となっては不
必要である。その最初の用途はエピタキシャル層26の形
成および維持のためであった。余分なSi領域20は様々な
方法の一つにより除去される。例えばそれは摩擦により
機械的におよび/または化学研磨に続くフッ化水素−硝
酸−酢酸(HNA)溶液中でのエッチングにより除去され
る。HNAの使用は、書籍「セミンコンダクター シリコ
ン(Semiconductor Silicon)1973」(エレクトロケミ
カル ソサイエティ(Electrochemical Society),プ
リンストン(Princeton),ニュージャージィ(NJ),
ハフ(Huff)およびバージェス(Burgess)編〕に著し
てある“コントロールド プリファレンシャル エッチ
ング テクノロジー(Controlled Preferential Etchin
g Technolo−gy)”という表題中、第326頁にムラオカ
ら(Muraokaet al.)により討論されている。このよう
に大部分の余分なSi領域20は、シリコン−ゲルマニウム
合金エッチングストップ層24上に約1ないし2μmのシ
リコンを残して除去され、図4に示されているようにキ
ャップ層26およびバルク領域30は絶縁層29により分離さ
れる。緩衝層22が使用されない場合、エッチングおよび
研磨後に1ないし2μmのSi層20が残るであろう。研磨
後、図4のウエーハは清掃され、そして選択性エッチン
グ液中に置かれる。図4に示されているように緩衝層22
を含む残留シリコン(1ないし2μm)は、選択性エッ
チング液、例えば水酸化カリウム100g、K2Cr2O7 4gおよ
び水400ml中のプロパノール100mlからなるものを用い
て、温度制御ロータリエッチングシステム中25℃でエッ
チングすることにより除去される。
必要である。その最初の用途はエピタキシャル層26の形
成および維持のためであった。余分なSi領域20は様々な
方法の一つにより除去される。例えばそれは摩擦により
機械的におよび/または化学研磨に続くフッ化水素−硝
酸−酢酸(HNA)溶液中でのエッチングにより除去され
る。HNAの使用は、書籍「セミンコンダクター シリコ
ン(Semiconductor Silicon)1973」(エレクトロケミ
カル ソサイエティ(Electrochemical Society),プ
リンストン(Princeton),ニュージャージィ(NJ),
ハフ(Huff)およびバージェス(Burgess)編〕に著し
てある“コントロールド プリファレンシャル エッチ
ング テクノロジー(Controlled Preferential Etchin
g Technolo−gy)”という表題中、第326頁にムラオカ
ら(Muraokaet al.)により討論されている。このよう
に大部分の余分なSi領域20は、シリコン−ゲルマニウム
合金エッチングストップ層24上に約1ないし2μmのシ
リコンを残して除去され、図4に示されているようにキ
ャップ層26およびバルク領域30は絶縁層29により分離さ
れる。緩衝層22が使用されない場合、エッチングおよび
研磨後に1ないし2μmのSi層20が残るであろう。研磨
後、図4のウエーハは清掃され、そして選択性エッチン
グ液中に置かれる。図4に示されているように緩衝層22
を含む残留シリコン(1ないし2μm)は、選択性エッ
チング液、例えば水酸化カリウム100g、K2Cr2O7 4gおよ
び水400ml中のプロパノール100mlからなるものを用い
て、温度制御ロータリエッチングシステム中25℃でエッ
チングすることにより除去される。
例えばノンドープ化シリコン層20と緩衝層22は17ない
し20nm/分の速度でエッチングすることを示していた。
成長様Si0.7Ge0.3合金は、17:1よりも良い選択性で1nm/
分の速度でエッチングすることを示していた。従って、
エッチングが歪んだ合金層24の表面に到達した時、かな
りのエッチング速度を示す。それは60nm歪んだ合金層24
でエッチングストップ領域24の突破のために約1時間を
要する。従って、その時間間隔中、ウエーハはそれがキ
ャップ層26にまでエッチングされる前に選択的エッチン
グから外されなければならない。
し20nm/分の速度でエッチングすることを示していた。
成長様Si0.7Ge0.3合金は、17:1よりも良い選択性で1nm/
分の速度でエッチングすることを示していた。従って、
エッチングが歪んだ合金層24の表面に到達した時、かな
りのエッチング速度を示す。それは60nm歪んだ合金層24
でエッチングストップ領域24の突破のために約1時間を
要する。従って、その時間間隔中、ウエーハはそれがキ
ャップ層26にまでエッチングされる前に選択的エッチン
グから外されなければならない。
次に図5の構造は、シリコン−ゲルマニウム合金層24
を攻撃し選択的に除去する第二エッチングを被る。例え
ば第二エッチングは、比率1:1:4のアンモニア、過酸化
水素および水からなっていてよい。
を攻撃し選択的に除去する第二エッチングを被る。例え
ば第二エッチングは、比率1:1:4のアンモニア、過酸化
水素および水からなっていてよい。
その後、図6のSOI構造が様々な半導体素子を形成す
べく更に加工されるために残る。
べく更に加工されるために残る。
示されたエッチング速度およびこのエッチングストッ
プ/エッチング液系の選択性は、2μmシリコンの除去
と20nmの均一厚さを要請される薄化プロセスのために効
果的である。本発明で使用され得る種々のエッチングに
ついてもっと詳述するために、その他の結合方法および
その他の機械的基板の代わりに、アバーナゼイ(Aberna
they et al.)に発行された米国特許第4,601,779号(19
86年7月22日)が参考文献として本明細書に組み入れら
れる。
プ/エッチング液系の選択性は、2μmシリコンの除去
と20nmの均一厚さを要請される薄化プロセスのために効
果的である。本発明で使用され得る種々のエッチングに
ついてもっと詳述するために、その他の結合方法および
その他の機械的基板の代わりに、アバーナゼイ(Aberna
they et al.)に発行された米国特許第4,601,779号(19
86年7月22日)が参考文献として本明細書に組み入れら
れる。
図7に示した第2の実施態様では、SOI・ウエーハ
は、増加した密度を持つ3次元集積回路を製造するため
に積み重ねることができる。第1のシードウエーハは、
その上に緩衝層42、シリコン−ゲルマニウム・エッチン
グストップ層44、次いでシリコンキャップ層46を成長さ
せたSi領域40を包含する。第2のシードウエーハはその
上に緩衝層52、シリコン−ゲルマニウム・エッチングス
トップ層54、次いでシリコンキャップ層56を成長させた
Si領域50を包含する。基板ウエーハは、シリコンウエー
ハ60を包含しそれは酸化されてその両側の表面上にSiO2
の絶縁領域61と63を形成する。第1のシードウエーハは
基板ウエーハの絶縁領域61に結合しておりそして第2の
シードウエーハは基板ウエーハの絶縁領域63に結合して
いる。その素子を製造するのに使用される工程は、好ま
しい実施態様で使用されたものと同じものである。異な
るのは、第2のシードウエーハの形成とその次の、基板
ウエーハの第2の酸化された領域への結合のみである。
上述の結合工程が終了した後、図7の構造は、次に、好
ましい実施態様の図1ないし6に関して上述のようにエ
ッチングされて層40、42、44、50、52、54が除去されそ
してさらに加工するための図8の構造を残す。
は、増加した密度を持つ3次元集積回路を製造するため
に積み重ねることができる。第1のシードウエーハは、
その上に緩衝層42、シリコン−ゲルマニウム・エッチン
グストップ層44、次いでシリコンキャップ層46を成長さ
せたSi領域40を包含する。第2のシードウエーハはその
上に緩衝層52、シリコン−ゲルマニウム・エッチングス
トップ層54、次いでシリコンキャップ層56を成長させた
Si領域50を包含する。基板ウエーハは、シリコンウエー
ハ60を包含しそれは酸化されてその両側の表面上にSiO2
の絶縁領域61と63を形成する。第1のシードウエーハは
基板ウエーハの絶縁領域61に結合しておりそして第2の
シードウエーハは基板ウエーハの絶縁領域63に結合して
いる。その素子を製造するのに使用される工程は、好ま
しい実施態様で使用されたものと同じものである。異な
るのは、第2のシードウエーハの形成とその次の、基板
ウエーハの第2の酸化された領域への結合のみである。
上述の結合工程が終了した後、図7の構造は、次に、好
ましい実施態様の図1ないし6に関して上述のようにエ
ッチングされて層40、42、44、50、52、54が除去されそ
してさらに加工するための図8の構造を残す。
図9ないし図12は、第3の実施態様を示す。これら図
中、70はpまたはnドープされたシリコン基板であり、
72はシリコン−ゲルマニウム合金エッチングストップ層
であり、74はシリコンキャップ層であり、76は絶縁層で
あり、そして、80はシリコン基板であり、81、82は絶縁
層である。この実施態様では、シリコン基板70中へゲル
マニウムイオンを埋没することにより、シリコン−ゲル
マニウム・エッチングストップ層72が形成される。埋没
したイオンは、シリコン−スズまたはシリコン−鉛合金
を形成するためにスズまたは鉛であってもよい。ゲルマ
ニウムイオンの使用量は、第1の実施態様で記載したよ
うな割合の合金が得られるのに充分な量であるべきであ
り、そしてゲルマニウムイオン−エネルギーは、所望の
エピタキシャル層の厚みを得るのに必要な適当な浸透厚
みのために選択されるべきである。図10ないし12で示し
た加工工程は、図1ないし6で示しそして説明したよう
な第1の実施態様のそれらと同様である。すなわち、シ
ードウエーハ(図9)およびハンドルウエーハ(図10)
は図11に示すように互いに重ねられ、それら表面の絶縁
層76および82が接触して絶縁層81を生じる。その後、エ
ッチング等により余分なSi領域70が除去され、さらに研
磨および選択的エッチングを経て、最終的に、図12に示
されるSOI基板が作られる。これらの加工工程の詳細な
説明は、第1の実施態様(図1ないし図6)の場合と同
様であるので、ここではこれ以上詳述しない。
中、70はpまたはnドープされたシリコン基板であり、
72はシリコン−ゲルマニウム合金エッチングストップ層
であり、74はシリコンキャップ層であり、76は絶縁層で
あり、そして、80はシリコン基板であり、81、82は絶縁
層である。この実施態様では、シリコン基板70中へゲル
マニウムイオンを埋没することにより、シリコン−ゲル
マニウム・エッチングストップ層72が形成される。埋没
したイオンは、シリコン−スズまたはシリコン−鉛合金
を形成するためにスズまたは鉛であってもよい。ゲルマ
ニウムイオンの使用量は、第1の実施態様で記載したよ
うな割合の合金が得られるのに充分な量であるべきであ
り、そしてゲルマニウムイオン−エネルギーは、所望の
エピタキシャル層の厚みを得るのに必要な適当な浸透厚
みのために選択されるべきである。図10ないし12で示し
た加工工程は、図1ないし6で示しそして説明したよう
な第1の実施態様のそれらと同様である。すなわち、シ
ードウエーハ(図9)およびハンドルウエーハ(図10)
は図11に示すように互いに重ねられ、それら表面の絶縁
層76および82が接触して絶縁層81を生じる。その後、エ
ッチング等により余分なSi領域70が除去され、さらに研
磨および選択的エッチングを経て、最終的に、図12に示
されるSOI基板が作られる。これらの加工工程の詳細な
説明は、第1の実施態様(図1ないし図6)の場合と同
様であるので、ここではこれ以上詳述しない。
図13は第4の実施態様を示す。同図中、90はシリコン
基板であり、92は第1エッチングストップ層であり、93
は間隙層であり、94は第2エッチングストップ層であ
り、95はシリコンキャップ層であり、そして、96は絶縁
層(酸化物層)である。この図に示されるシードウェー
ハは、シリコン基板90の上に、ホウ素ドープシリコン層
の第1エッチングストップ層92を形成し、そしてその上
に、間隙層93を介して、シリコン−ゲルマニウム合金の
第2エッチングストップ層94を形成し、さらにシリコン
キャップ層95を形成する構造であるが、上述した他の実
施態様の場合に準じて加工されてなる。この第4の実施
態様では、2個の分離しているエッチングストップ層の
組み合わせをシリコン基板中に成長せしめることができ
るだろう。例えば、ホウ素はシリコン基板90中に埋没で
き第1のエッチングストップ層92を形成し、次にゲルマ
ニウムイオンの埋没により限定されたシリコン−ゲルマ
ニウム合金の第2のエッチングストップ層94を形成でき
るだろう。ホウ素イオンは、シリコン−ゲルマニウムエ
ッチングストップ層94の下側に第1のエッチングストッ
プ層92を形成するのに充分なエネルギーで埋没されるで
あろう。ホウ素とゲルマニウムイオンは酸化物層96の形
成の前後に埋没してよい。別の方法としては、分離して
いるエッチングストップ層92と94は、二つのエッチング
ストップ層を分離している間隙93と共に、分子線エピタ
キシー(MBE)または化学気相成長法(CVD)により配向
成長的(epitaxially)に成長させてもよい。
基板であり、92は第1エッチングストップ層であり、93
は間隙層であり、94は第2エッチングストップ層であ
り、95はシリコンキャップ層であり、そして、96は絶縁
層(酸化物層)である。この図に示されるシードウェー
ハは、シリコン基板90の上に、ホウ素ドープシリコン層
の第1エッチングストップ層92を形成し、そしてその上
に、間隙層93を介して、シリコン−ゲルマニウム合金の
第2エッチングストップ層94を形成し、さらにシリコン
キャップ層95を形成する構造であるが、上述した他の実
施態様の場合に準じて加工されてなる。この第4の実施
態様では、2個の分離しているエッチングストップ層の
組み合わせをシリコン基板中に成長せしめることができ
るだろう。例えば、ホウ素はシリコン基板90中に埋没で
き第1のエッチングストップ層92を形成し、次にゲルマ
ニウムイオンの埋没により限定されたシリコン−ゲルマ
ニウム合金の第2のエッチングストップ層94を形成でき
るだろう。ホウ素イオンは、シリコン−ゲルマニウムエ
ッチングストップ層94の下側に第1のエッチングストッ
プ層92を形成するのに充分なエネルギーで埋没されるで
あろう。ホウ素とゲルマニウムイオンは酸化物層96の形
成の前後に埋没してよい。別の方法としては、分離して
いるエッチングストップ層92と94は、二つのエッチング
ストップ層を分離している間隙93と共に、分子線エピタ
キシー(MBE)または化学気相成長法(CVD)により配向
成長的(epitaxially)に成長させてもよい。
別の方法としては、一つのエッチングストップ層は配
向成長的(epitaxially)に成長させそして他のエッチ
ングストップ層を埋没してもよく、またはその逆にして
もよい。
向成長的(epitaxially)に成長させそして他のエッチ
ングストップ層を埋没してもよく、またはその逆にして
もよい。
二つのエッチングストップ層の使用は、そのホウ素エ
ッチングストップ層92により、換言すればシリコン層90
とエッチングストップ層92のエッチング速度の比率によ
り、驚く程の高い選択性をもたらす。また、間隙層93と
シリコン−ゲルマニウムエッチングストップ層94を使用
することにより、いかなるホウ素のテール(tail)も最
少になるであろう。図13の構造を加工した後、シリコン
層90とエッチングストップ層92は、アバーナセイ(Aber
nathey)の米国特許第4,601,779号中に示される手順に
従って除去され、そして最終的にSOI基板に仕上げられ
る。層93と94は、本発明の第1の実施態様中に示しそし
て記述してあるようにして除去されるであろう。
ッチングストップ層92により、換言すればシリコン層90
とエッチングストップ層92のエッチング速度の比率によ
り、驚く程の高い選択性をもたらす。また、間隙層93と
シリコン−ゲルマニウムエッチングストップ層94を使用
することにより、いかなるホウ素のテール(tail)も最
少になるであろう。図13の構造を加工した後、シリコン
層90とエッチングストップ層92は、アバーナセイ(Aber
nathey)の米国特許第4,601,779号中に示される手順に
従って除去され、そして最終的にSOI基板に仕上げられ
る。層93と94は、本発明の第1の実施態様中に示しそし
て記述してあるようにして除去されるであろう。
ここまで述べたのは、シリコン−ゲルマニウム合金
を、絶縁体上シリコンの結合およびエッチバック(bond
−and−etchback silicon−on−insulator)技術におけ
るエッチングストップとして使用することによる薄層絶
縁体上シリコンウエーハ(silicon−on−insulator waf
ers)の作製方法である。
を、絶縁体上シリコンの結合およびエッチバック(bond
−and−etchback silicon−on−insulator)技術におけ
るエッチングストップとして使用することによる薄層絶
縁体上シリコンウエーハ(silicon−on−insulator waf
ers)の作製方法である。
好ましい実施態様で記述したこの工程により、シリコ
ーンフィルムは、エッチングストップSi1-xGexを利用す
ることにより所望する程度に薄く成長させることができ
る。エッチングストップは、その材料中に成長し、それ
によって、エッチングストップの埋没が不要なので、欠
陥のないデバイス領域の成長が可能になる。
ーンフィルムは、エッチングストップSi1-xGexを利用す
ることにより所望する程度に薄く成長させることができ
る。エッチングストップは、その材料中に成長し、それ
によって、エッチングストップの埋没が不要なので、欠
陥のないデバイス領域の成長が可能になる。
ゲルマニウムはシリコン中では電気的に活性なドーパ
ント(dopant)ではないので、デバイスの性能はイオン
化したドーパントからのキャリヤー分散中心の存在によ
り制限されるものではない。従って。相補デバイスは補
償なしに組み立てられる。その上、バックチャネル(ba
ck channel)は、宇宙および防衛技術の現存技術により
簡単な方法で放射硬化できる。
ント(dopant)ではないので、デバイスの性能はイオン
化したドーパントからのキャリヤー分散中心の存在によ
り制限されるものではない。従って。相補デバイスは補
償なしに組み立てられる。その上、バックチャネル(ba
ck channel)は、宇宙および防衛技術の現存技術により
簡単な方法で放射硬化できる。
この技術の別の用途は、X線マスクとして使用するた
めのシリコン膜の作製も包含する。
めのシリコン膜の作製も包含する。
本発明の多数の変更と変形は、上記の教示を考慮に入
れれば可能である。従って、添付の請求の範囲内で、本
発明はここに特定的な記述がなくとも実施できるものと
して理解できる。
れれば可能である。従って、添付の請求の範囲内で、本
発明はここに特定的な記述がなくとも実施できるものと
して理解できる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クブ,フランシス ジェー アメリカ合衆国,ワシントン,ディー. シー.20375―5000,ネイバル リサー チ ラボラトリー,コード 6813 (56)参考文献 特開 昭58−200525(JP,A) 特開 平1−136328(JP,A)
Claims (19)
- 【請求項1】1つまたはそれ以上のシリコン基板を選択
する段階と、 該1つまたはそれ以上のシリコン基板のうちの少なくと
も1つの上にエッチングストップ層を形成する段階と、 該エッチングストップ層はシリコンと少なくとも1つの
別のIV族元素との合金からなり、 該エッチングストップ層の上にシリコンキャップ層を形
成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板に
該絶縁層が双方の間に介在するように結合する段階と、
そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記エッチングストップ層を除去し、そ
れにより前記シリコンキャップ層を前記機械的基板上に
残し、半導体薄膜を形成する段階とからなる、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。 - 【請求項2】1つまたはそれ以上のシリコン基板を選択
する段階と、 該1つまたはそれ以上のシリコン基板のうちの少なくと
も1つの上にエッチングストップ層を形成する段階と、
該エッチングストップ層はシリコンとスズの合金からな
り、 該エッチングストップ層の上にシリコンキャップ層を形
成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板に
該絶縁層が双方の間に介在するように結合する段階と、
そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記エッチングストップ層を除去し、そ
れにより前記シリコンキャップ層を前記機械的基板上に
残し、半導体薄膜を形成する段階とからなる、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。 - 【請求項3】1つまたはそれ以上のシリコン基板を選択
する段階と、 該1つまたはそれ以上のシリコン基板のうちの少なくと
も1つの上にエッチングストップ層を形成する段階と、
該エッチングストップ層は、シリコンと鉛の合金からな
り、 該エッチングストップ層の上にシリコンキャップ層を形
成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板に
該絶縁層が双方の間に介在するように結合する段階と、
そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記エッチングストップ層を除去し、そ
れにより前記シリコンキャップ層を前記機械的基板上に
残し、半導体薄膜を形成する段階とからなる、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。 - 【請求項4】前記エッチングストップ層がシリコン−ゲ
ルマニウム合金からなる請求項1記載の方法。 - 【請求項5】前記シリコン−ゲルマニウム合金が次式: Si1-xGex(x=0.1−0.5)の組成を有する請求項4記載
の方法。 - 【請求項6】前記エッチングストップ層を形成する段階
がシリコンともう1つ別のIV族元素との合金の層を付着
させることからなる請求項1記載の方法。 - 【請求項7】前記合金がシリコン−ゲルマニウム合金か
らなる請求項6記載の方法。 - 【請求項8】1つまたはそれ以上のシリコン基板を選択
する段階と、該1つまたはそれ以上のシリコン基板のう
ちの少なくとも1つの上にエッチングストップ層を形成
する段階と、該エッチングストップ層は、シリコンとス
ズからなる合金の層を前記一つまたはそれ以上のシリコ
ン基板の上に付着することにより形成されており、 該エッチングストップ層の上にシリコンキャップ層を形
成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板に
該絶縁層が双方の間に介在するように結合する段階と、
そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記エッチングストップ層を除去し、そ
れにより前記シリコンキャップ層を前記機械的基板上に
残し、半導体薄膜を形成する段階とからなる、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。 - 【請求項9】1つまたはそれ以上のシリコン基板を選択
する段階と、 該1つまたはそれ以上のシリコン基板のうちの少なくと
も1つの上にエッチングストップ層を形成する段階と、
該エッチングストップ層は、シリコンと鉛からなる合金
の層を前記一つまたはそれ以上のシリコン基板の上に付
着することにより形成されており、 該エッチングストップ層の上にシリコンキャップ層を形
成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板に
該絶縁層が双方の間に介在するように結合する段階と、
そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記エッチングストップ層を除去し、そ
れにより前記シリコンキャップ層を前記機械的基板上に
残し、半導体薄膜を形成する段階とからなる、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。 - 【請求項10】シリコンキャップ層を機械的基板に結合
する前記段階が、 前記シリコンキャップ層の露出面に二酸化ケイ素の層を
形成する段階と、 前記機械的基板の露出面に二酸化ケイ素の層を形成する
段階と、 上記二酸化ケイ素の両層を接触させる段階と、そして 上記二酸化ケイ素の両層間に結合を形成するためにそれ
らの両層を加熱する段階をさらに含んでなる請求項1記
載の方法。 - 【請求項11】シリコンキャップ層を機械的基板に結合
する前記段階が、 前記シリコンキャップ層の露出面に二酸化ケイ素の層を
形成する段階と、 二酸化ケイ素の前記層と前記機械的基板を接触させる段
階と、そして 二酸化ケイ素の前記層と前記機械的基板とをそれらの間
に結合を形成するために加熱する段階とからなる請求項
1記載の方法。 - 【請求項12】シリコンキャップ層を機械的基板に結合
する前記段階が、 前記機械的基板の露出面に二酸化ケイ素の層を形成する
段階と、 二酸化ケイ素の前記層と前記シリコンキャップ層を接触
させる段階と、 二酸化ケイ素の前記層と前記シリコンキャップ層とをそ
れらの間に結合を形成するために加熱する段階とからな
る請求項1記載の方法。 - 【請求項13】1つまたはそれ以上のシリコン基板のう
ちの少なくとも1つおよびエッチングストップ層を除去
する前記段階が、 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つの一部を機械的に除去する段階と、 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つの残部および前記エッチングストップ層の一部
を選択的エッチング剤で選択的にエッチングする段階
と、そして 前記エッチングストップ層の残部を、該エッチングスト
ップ層を選択的に除去する第2のエッチング剤でエッチ
ングする段階とからなる請求項1記載の方法。 - 【請求項14】少なくとも第1および第2シリコン基板
を選択する段階と、 第1エッチングストップ層を形成する段階と、該第1エ
ッチングストップ層は該第1シリコン基板の上に、シリ
コンと別のIV族元素の合金からなり、 該第1エッチングストップ層の上に第1シリコンキャッ
プ層を形成する段階と、 該第1シリコンキャップ層を、絶縁層を有する機械的基
板に該絶縁層が双方の間に介在するように結合する段階
と、そして 付加的なエッチングストップ層を前記第2シリコン基板
上に形成する段階と、該付加的なエッチングストップ層
はシリコン−ゲルマニウム合金からなり、 該付加的なエッチングストップ層の上に第2シリコンキ
ャップ層を形成し、該第2シリコン基板のシリコンキャ
ップ層と、絶縁層を有する該機械的基板の間に該絶縁層
が介在するように、該第2シリコン基板のシリコンキャ
ップ層を、該機械的基板の前記第1シリコン基板に対向
する表面に結合する段階と、そして 前記第1および第2のシリコン基板と歪んだ前記第1お
よび第2エッチングストップ層とを除去し、それにより
前記第1および第2シリコンキャップ層を前記機械的基
板の両面上に残し、半導体薄膜を形成する段階とからな
る、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。 - 【請求項15】前記エッチングストップ層を形成する段
階が、埋設されたシリコン−IV族元素合金層を形成する
ために、前記シリコン層の中にシリコン以外のIV族元素
イオンを注入することからなる請求項1記載の方法。 - 【請求項16】前記埋設層がシリコン−スズ合金から構
成されるように、前記イオンがスズイオンからなる請求
項15記載の方法。 - 【請求項17】前記埋設層がシリコン−鉛合金から構成
されるように、前記イオンが鉛イオンからなる請求項15
記載の方法。 - 【請求項18】前記埋設層がシリコン−ゲルマニウム合
金から構成されるように、前記イオンがゲルマニウムイ
オンからなる請求項15記載の方法。 - 【請求項19】1つまたはそれ以上のシリコン基板を選
択する段階と、 該1つまたはそれ以上のシリコン基板のうちの少なくと
も1つの上に、第1エッチングストップ層を形成する段
階と、該エッチングストップ層はドープされたシリコン
からなり、 該第1エッチングストップ層の上に間隙層を形成する段
階と、 該間隙層の上に第2エッチングストップ層を形成する段
階と、該第2エッチングストップ層はシリコン−ゲルマ
ニウム合金からなり、 該第2エッチングストップ層の上にシリコンキャップ層
を形成する段階と、 該シリコンキャップ層を、絶縁層を有する機械的基板に
該絶縁層が双方の間に介在するように結合する段階と、
そして 前記1つまたはそれ以上のシリコン基板のうちの少なく
とも1つおよび前記第1および第2エッチングストップ
層を除去し、それにより前記シリコンキャップ層を前記
機械的基板上に残し、半導体薄膜を形成する段階とから
なる、 半導体素子が引き続き形成され得る半導体薄層を形成す
る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US414,225 | 1989-09-29 | ||
US07/414,225 US5013681A (en) | 1989-09-29 | 1989-09-29 | Method of producing a thin silicon-on-insulator layer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04506587A JPH04506587A (ja) | 1992-11-12 |
JP2684455B2 true JP2684455B2 (ja) | 1997-12-03 |
Family
ID=23640518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2513813A Expired - Lifetime JP2684455B2 (ja) | 1989-09-29 | 1990-09-28 | 薄い絶縁体上シリコン層の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5013681A (ja) |
EP (1) | EP0493503A1 (ja) |
JP (1) | JP2684455B2 (ja) |
KR (1) | KR950006967B1 (ja) |
CA (1) | CA2066193C (ja) |
WO (1) | WO1991005366A1 (ja) |
Families Citing this family (211)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2640428B1 (fr) * | 1988-12-09 | 1992-10-30 | Thomson Csf | Procede de durcissement vis-a-vis des rayonnements ionisants de composants electroniques actifs, et composants durcis de grandes dimensions |
US5213993A (en) * | 1989-09-13 | 1993-05-25 | Kabushiki Kaisha Tobisha | Method of manufacturing semiconductor substrate dielectric isolating structure |
US5141887A (en) * | 1990-07-02 | 1992-08-25 | Motorola, Inc. | Low voltage, deep junction device and method |
US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
US5248621A (en) * | 1990-10-23 | 1993-09-28 | Canon Kabushiki Kaisha | Method for producing solar cell devices of crystalline material |
US5240876A (en) * | 1991-02-22 | 1993-08-31 | Harris Corporation | Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process |
US5218213A (en) * | 1991-02-22 | 1993-06-08 | Harris Corporation | SOI wafer with sige |
US5110748A (en) * | 1991-03-28 | 1992-05-05 | Honeywell Inc. | Method for fabricating high mobility thin film transistors as integrated drivers for active matrix display |
US5261999A (en) * | 1991-05-08 | 1993-11-16 | North American Philips Corporation | Process for making strain-compensated bonded silicon-on-insulator material free of dislocations |
JPH07187892A (ja) * | 1991-06-28 | 1995-07-25 | Internatl Business Mach Corp <Ibm> | シリコン及びその形成方法 |
TW211621B (ja) * | 1991-07-31 | 1993-08-21 | Canon Kk | |
FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
DE69233314T2 (de) * | 1991-10-11 | 2005-03-24 | Canon K.K. | Verfahren zur Herstellung von Halbleiter-Produkten |
EP0537677B1 (en) * | 1991-10-16 | 1998-08-19 | Sony Corporation | Method of forming an SOI structure with a DRAM |
JP2602597B2 (ja) * | 1991-12-27 | 1997-04-23 | 信越半導体株式会社 | 薄膜soi基板の製造方法 |
JP3250673B2 (ja) * | 1992-01-31 | 2002-01-28 | キヤノン株式会社 | 半導体素子基体とその作製方法 |
JP3416163B2 (ja) * | 1992-01-31 | 2003-06-16 | キヤノン株式会社 | 半導体基板及びその作製方法 |
EP0553856B1 (en) * | 1992-01-31 | 2002-04-17 | Canon Kabushiki Kaisha | Method of preparing a semiconductor substrate |
JPH05217824A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体ウエハ及びその製造方法 |
JP3261685B2 (ja) | 1992-01-31 | 2002-03-04 | キヤノン株式会社 | 半導体素子基体及びその作製方法 |
US5478782A (en) * | 1992-05-25 | 1995-12-26 | Sony Corporation | Method bonding for production of SOI transistor device |
US5227313A (en) * | 1992-07-24 | 1993-07-13 | Eastman Kodak Company | Process for making backside illuminated image sensors |
US5244817A (en) * | 1992-08-03 | 1993-09-14 | Eastman Kodak Company | Method of making backside illuminated image sensors |
US5268326A (en) * | 1992-09-28 | 1993-12-07 | Motorola, Inc. | Method of making dielectric and conductive isolated island |
US5270221A (en) * | 1992-11-05 | 1993-12-14 | Hughes Aircraft Company | Method of fabricating high quantum efficiency solid state sensors |
JP2908150B2 (ja) * | 1992-11-27 | 1999-06-21 | 日本電気株式会社 | Soi基板構造及びその製造方法 |
US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
US5264395A (en) * | 1992-12-16 | 1993-11-23 | International Business Machines Corporation | Thin SOI layer for fully depleted field effect transistors |
US5258323A (en) * | 1992-12-29 | 1993-11-02 | Honeywell Inc. | Single crystal silicon on quartz |
US5455202A (en) * | 1993-01-19 | 1995-10-03 | Hughes Aircraft Company | Method of making a microelectric device using an alternate substrate |
US5380669A (en) * | 1993-02-08 | 1995-01-10 | Santa Barbara Research Center | Method of fabricating a two-color detector using LPE crystal growth |
GB9305448D0 (en) * | 1993-03-17 | 1993-05-05 | British Tech Group | Semiconductor structure and method of manufacturing same |
US5344524A (en) * | 1993-06-30 | 1994-09-06 | Honeywell Inc. | SOI substrate fabrication |
US5413679A (en) * | 1993-06-30 | 1995-05-09 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a silicon membrane using a silicon alloy etch stop layer |
US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
US5395481A (en) * | 1993-10-18 | 1995-03-07 | Regents Of The University Of California | Method for forming silicon on a glass substrate |
US5414276A (en) * | 1993-10-18 | 1995-05-09 | The Regents Of The University Of California | Transistors using crystalline silicon devices on glass |
US5488012A (en) * | 1993-10-18 | 1996-01-30 | The Regents Of The University Of California | Silicon on insulator with active buried regions |
US5399231A (en) * | 1993-10-18 | 1995-03-21 | Regents Of The University Of California | Method of forming crystalline silicon devices on glass |
US5360752A (en) * | 1993-10-28 | 1994-11-01 | Loral Federal Systems Company | Method to radiation harden the buried oxide in silicon-on-insulator structures |
JPH1027893A (ja) * | 1993-10-29 | 1998-01-27 | Amer Fib Inc | 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するsoiウエーハ上に設けられた集積回路(ic)装置 |
US5461243A (en) * | 1993-10-29 | 1995-10-24 | International Business Machines Corporation | Substrate for tensilely strained semiconductor |
JP2980497B2 (ja) * | 1993-11-15 | 1999-11-22 | 株式会社東芝 | 誘電体分離型バイポーラトランジスタの製造方法 |
US5391257A (en) * | 1993-12-10 | 1995-02-21 | Rockwell International Corporation | Method of transferring a thin film to an alternate substrate |
US5468674A (en) * | 1994-06-08 | 1995-11-21 | The United States Of America As Represented By The Secretary Of The Navy | Method for forming low and high minority carrier lifetime layers in a single semiconductor structure |
JPH0831791A (ja) * | 1994-07-11 | 1996-02-02 | Mitsubishi Electric Corp | 半導体層の製造方法 |
US5455193A (en) * | 1994-11-17 | 1995-10-03 | Philips Electronics North America Corporation | Method of forming a silicon-on-insulator (SOI) material having a high degree of thickness uniformity |
JP3265493B2 (ja) * | 1994-11-24 | 2002-03-11 | ソニー株式会社 | Soi基板の製造方法 |
US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
US6277696B1 (en) * | 1995-06-27 | 2001-08-21 | Hewlett-Packard Company | Surface emitting laser using two wafer bonded mirrors |
US5985728A (en) * | 1995-09-01 | 1999-11-16 | Elantec Semiconductor, Inc. | Silicon on insulator process with recovery of a device layer from an etch stop layer |
US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
FR2748851B1 (fr) | 1996-05-15 | 1998-08-07 | Commissariat Energie Atomique | Procede de realisation d'une couche mince de materiau semiconducteur |
US5793913A (en) * | 1996-07-10 | 1998-08-11 | Northern Telecom Limited | Method for the hybrid integration of discrete elements on a semiconductor substrate |
US5773326A (en) * | 1996-09-19 | 1998-06-30 | Motorola, Inc. | Method of making an SOI integrated circuit with ESD protection |
WO1998042010A1 (en) * | 1997-03-17 | 1998-09-24 | Genus, Inc. | Bonded soi wafers using high energy implant |
US6391744B1 (en) | 1997-03-19 | 2002-05-21 | The United States Of America As Represented By The National Security Agency | Method of fabricating a non-SOI device on an SOI starting wafer and thinning the same |
US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
KR100400808B1 (ko) * | 1997-06-24 | 2003-10-08 | 매사츄세츠 인스티튜트 오브 테크놀러지 | 그레이드된 GeSi층 및 평탄화를 사용한 Si상의 Ge의 쓰레딩 전위 밀도 제어 |
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
FR2773261B1 (fr) * | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
US6027956A (en) * | 1998-02-05 | 2000-02-22 | Integration Associates, Inc. | Process for producing planar dielectrically isolated high speed pin photodiode |
US6548878B1 (en) | 1998-02-05 | 2003-04-15 | Integration Associates, Inc. | Method for producing a thin distributed photodiode structure |
US6303967B1 (en) | 1998-02-05 | 2001-10-16 | Integration Associates, Inc. | Process for producing an isolated planar high speed pin photodiode |
US6458619B1 (en) | 1998-02-05 | 2002-10-01 | Integration Associates, Inc. | Process for producing an isolated planar high speed pin photodiode with improved capacitance |
US6753586B1 (en) | 1998-03-09 | 2004-06-22 | Integration Associates Inc. | Distributed photodiode structure having majority dopant gradient and method for making same |
US6689211B1 (en) | 1999-04-09 | 2004-02-10 | Massachusetts Institute Of Technology | Etch stop layer system |
US7227176B2 (en) * | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
EP1070341A1 (en) | 1998-04-10 | 2001-01-24 | Massachusetts Institute Of Technology | Silicon-germanium etch stop layer system |
US6207530B1 (en) | 1998-06-19 | 2001-03-27 | International Business Machines Corporation | Dual gate FET and process |
JP2000173976A (ja) * | 1998-12-02 | 2000-06-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6890827B1 (en) * | 1999-01-13 | 2005-05-10 | Agere Systems Inc. | Method of fabricating a silicon on insulator transistor structure for imbedded DRAM |
US20040175901A1 (en) * | 1999-02-10 | 2004-09-09 | Commissariat A L'energie Atomique | Method for forming an optical silicon layer on a support and use of said method in the production of optical components |
JP4521542B2 (ja) * | 1999-03-30 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体基板 |
US6277666B1 (en) | 1999-06-24 | 2001-08-21 | Honeywell Inc. | Precisely defined microelectromechanical structures and associated fabrication methods |
JP2001036054A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | Soi基板の製造方法 |
US6323108B1 (en) * | 1999-07-27 | 2001-11-27 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication ultra-thin bonded semiconductor layers |
US6690078B1 (en) | 1999-08-05 | 2004-02-10 | Integration Associates, Inc. | Shielded planar dielectrically isolated high speed pin photodiode and method for producing same |
US6242324B1 (en) * | 1999-08-10 | 2001-06-05 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating singe crystal materials over CMOS devices |
US6750130B1 (en) | 2000-01-20 | 2004-06-15 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
US6602613B1 (en) | 2000-01-20 | 2003-08-05 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
WO2001054175A1 (en) * | 2000-01-20 | 2001-07-26 | Amberwave Systems Corporation | Low threading dislocation density relaxed mismatched epilayers without high temperature growth |
JP3975634B2 (ja) * | 2000-01-25 | 2007-09-12 | 信越半導体株式会社 | 半導体ウェハの製作法 |
WO2001099169A2 (en) * | 2000-06-22 | 2001-12-27 | Massachusetts Institute Of Technology | Etch stop layer system for sige devices |
US20020066899A1 (en) | 2000-08-04 | 2002-06-06 | Fitzergald Eugene A. | Silicon wafer with embedded optoelectronic material for monolithic OEIC |
US6573126B2 (en) | 2000-08-16 | 2003-06-03 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
US6890835B1 (en) * | 2000-10-19 | 2005-05-10 | International Business Machines Corporation | Layer transfer of low defect SiGe using an etch-back process |
US6649480B2 (en) | 2000-12-04 | 2003-11-18 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
US20020100942A1 (en) * | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
US6808956B2 (en) | 2000-12-27 | 2004-10-26 | Honeywell International Inc. | Thin micromachined structures |
US6582985B2 (en) * | 2000-12-27 | 2003-06-24 | Honeywell International Inc. | SOI/glass process for forming thin silicon micromachined structures |
US6497763B2 (en) * | 2001-01-19 | 2002-12-24 | The United States Of America As Represented By The Secretary Of The Navy | Electronic device with composite substrate |
US6703688B1 (en) | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
US6724008B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
US6723661B2 (en) * | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
WO2002082514A1 (en) | 2001-04-04 | 2002-10-17 | Massachusetts Institute Of Technology | A method for semiconductor device fabrication |
FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
FR2823599B1 (fr) | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
US7238622B2 (en) * | 2001-04-17 | 2007-07-03 | California Institute Of Technology | Wafer bonded virtual substrate and method for forming the same |
CA2482258A1 (en) | 2001-04-17 | 2002-10-24 | California Institute Of Technology | A method of using a germanium layer transfer to si for photovoltaic applications and heterostructure made thereby |
US20050026432A1 (en) * | 2001-04-17 | 2005-02-03 | Atwater Harry A. | Wafer bonded epitaxial templates for silicon heterostructures |
KR100456526B1 (ko) * | 2001-05-22 | 2004-11-09 | 삼성전자주식회사 | 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 |
US6717213B2 (en) * | 2001-06-29 | 2004-04-06 | Intel Corporation | Creation of high mobility channels in thin-body SOI devices |
JP2005504436A (ja) * | 2001-09-21 | 2005-02-10 | アンバーウェーブ システムズ コーポレイション | 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。 |
AU2002341803A1 (en) * | 2001-09-24 | 2003-04-07 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
JP2003168789A (ja) * | 2001-11-29 | 2003-06-13 | Shin Etsu Handotai Co Ltd | Soiウェーハの製造方法 |
KR20030058571A (ko) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US6559058B1 (en) * | 2002-01-31 | 2003-05-06 | The Regents Of The University Of California | Method of fabricating three-dimensional components using endpoint detection |
US7202139B2 (en) * | 2002-02-07 | 2007-04-10 | Taiwan Semiconductor Manufacturing Company , Ltd. | MOSFET device with a strained channel |
JP2003249641A (ja) * | 2002-02-22 | 2003-09-05 | Sharp Corp | 半導体基板、その製造方法及び半導体装置 |
WO2003079415A2 (en) | 2002-03-14 | 2003-09-25 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
US7335545B2 (en) * | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
US7307273B2 (en) * | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
US7074623B2 (en) | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
WO2003105189A2 (en) * | 2002-06-07 | 2003-12-18 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
WO2003105206A1 (en) * | 2002-06-10 | 2003-12-18 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
US6953736B2 (en) * | 2002-07-09 | 2005-10-11 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Process for transferring a layer of strained semiconductor material |
EP1530800B1 (en) | 2002-08-23 | 2016-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
US7594967B2 (en) * | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
US7067015B2 (en) * | 2002-10-31 | 2006-06-27 | Texas Instruments Incorporated | Modified clean chemistry and megasonic nozzle for removing backside CMP slurries |
FR2848336B1 (fr) * | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
FR2848725B1 (fr) * | 2002-12-17 | 2005-02-11 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
EP1588406B1 (en) * | 2003-01-27 | 2019-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures with structural homogeneity |
US6911379B2 (en) * | 2003-03-05 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming strained silicon on insulator substrate |
JP4585510B2 (ja) | 2003-03-07 | 2010-11-24 | 台湾積體電路製造股▲ふん▼有限公司 | シャロートレンチアイソレーションプロセス |
US6949451B2 (en) * | 2003-03-10 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI chip with recess-resistant buried insulator and method of manufacturing the same |
US6902962B2 (en) * | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
US6864149B2 (en) * | 2003-05-09 | 2005-03-08 | Taiwan Semiconductor Manufacturing Company | SOI chip with mesa isolation and recess resistant regions |
FR2856844B1 (fr) * | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
US7538010B2 (en) * | 2003-07-24 | 2009-05-26 | S.O.I.Tec Silicon On Insulator Technologies | Method of fabricating an epitaxially grown layer |
FR2861497B1 (fr) * | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
US6902965B2 (en) * | 2003-10-31 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon structure |
WO2005104192A2 (en) * | 2004-04-21 | 2005-11-03 | California Institute Of Technology | A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES |
WO2006015185A2 (en) * | 2004-07-30 | 2006-02-09 | Aonex Technologies, Inc. | GaInP/GaAs/Si TRIPLE JUNCTION SOLAR CELL ENABLED BY WAFER BONDING AND LAYER TRANSFER |
US7560361B2 (en) * | 2004-08-12 | 2009-07-14 | International Business Machines Corporation | Method of forming gate stack for semiconductor electronic device |
JP4617820B2 (ja) * | 2004-10-20 | 2011-01-26 | 信越半導体株式会社 | 半導体ウェーハの製造方法 |
US7846759B2 (en) * | 2004-10-21 | 2010-12-07 | Aonex Technologies, Inc. | Multi-junction solar cells and methods of making same using layer transfer and bonding techniques |
US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
KR100601976B1 (ko) * | 2004-12-08 | 2006-07-18 | 삼성전자주식회사 | 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법 |
US7262087B2 (en) * | 2004-12-14 | 2007-08-28 | International Business Machines Corporation | Dual stressed SOI substrates |
DE102004060364A1 (de) * | 2004-12-15 | 2006-06-29 | Austriamicrosystems Ag | Halbleitersubstrat mit Mehrschichtaufbau und Verfahren zur Herstellung |
US10374120B2 (en) * | 2005-02-18 | 2019-08-06 | Koninklijke Philips N.V. | High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials |
US8101498B2 (en) * | 2005-04-21 | 2012-01-24 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
FR2889887B1 (fr) * | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
FR2891281B1 (fr) * | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
US7544964B2 (en) * | 2005-12-01 | 2009-06-09 | National Institute Of Information And Communications Technology, Incorporated Administrative Agency | Method for fabricating thin layer device |
KR101319468B1 (ko) * | 2005-12-02 | 2013-10-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
JP5064695B2 (ja) * | 2006-02-16 | 2012-10-31 | 信越化学工業株式会社 | Soi基板の製造方法 |
US20070243703A1 (en) * | 2006-04-14 | 2007-10-18 | Aonex Technololgies, Inc. | Processes and structures for epitaxial growth on laminate substrates |
JP2008034411A (ja) * | 2006-07-26 | 2008-02-14 | Toshiba Corp | 窒化物半導体素子 |
US7361574B1 (en) * | 2006-11-17 | 2008-04-22 | Sharp Laboratories Of America, Inc | Single-crystal silicon-on-glass from film transfer |
FR2910179B1 (fr) * | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
DE102007010913A1 (de) * | 2007-03-05 | 2008-09-11 | Endress + Hauser Gmbh + Co. Kg | Drucksensor |
US7732301B1 (en) | 2007-04-20 | 2010-06-08 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
US9034637B2 (en) * | 2007-04-25 | 2015-05-19 | Nxp, B.V. | Apparatus and method for molecule detection using nanopores |
CN101681807B (zh) * | 2007-06-01 | 2012-03-14 | 株式会社半导体能源研究所 | 半导体器件的制造方法 |
EP2174343A1 (en) * | 2007-06-28 | 2010-04-14 | Semiconductor Energy Laboratory Co, Ltd. | Manufacturing method of semiconductor device |
US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
FR2922359B1 (fr) * | 2007-10-12 | 2009-12-18 | Commissariat Energie Atomique | Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire |
FR2925221B1 (fr) * | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
FR2947098A1 (fr) * | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
EP2333824B1 (en) * | 2009-12-11 | 2014-04-16 | Soitec | Manufacture of thin SOI devices |
RU2461090C1 (ru) * | 2010-12-23 | 2012-09-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводниковой структуры |
US8486814B2 (en) | 2011-07-21 | 2013-07-16 | International Business Machines Corporation | Wafer backside defectivity clean-up utilizing selective removal of substrate material |
KR102124176B1 (ko) * | 2012-03-23 | 2020-06-17 | 호야 가부시키가이샤 | 다층 반사막 부착 기판, euv 리소그래피용 반사형 마스크 블랭크, euv 리소그래피용 반사형 마스크의 제조 방법 및 반도체 장치의 제조 방법 |
US9082684B2 (en) | 2012-04-02 | 2015-07-14 | Applied Materials, Inc. | Method of epitaxial doped germanium tin alloy formation |
FR2993703A1 (fr) * | 2012-07-23 | 2014-01-24 | Soitec Silicon On Insulator | Procede de transfert d'une couche de semi-conducteur |
US8686571B2 (en) * | 2012-08-09 | 2014-04-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding layer structure and method for wafer to wafer bonding |
KR101659829B1 (ko) * | 2013-05-02 | 2016-10-10 | 후지필름 가부시키가이샤 | 에칭액 및 에칭액의 키트, 이를 이용한 에칭 방법 및 반도체 기판 제품의 제조 방법 |
JP6223756B2 (ja) * | 2013-09-10 | 2017-11-01 | Hoya株式会社 | 多層反射膜付き基板、euvリソグラフィー用反射型マスクブランク、euvリソグラフィー用反射型マスク及びその製造方法、並びに半導体装置の製造方法 |
US10085352B2 (en) | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
US11049797B2 (en) * | 2016-04-15 | 2021-06-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for manufacturing a semiconductor structure comprising a semiconductor device layer formed on a tem, porary substrate having a graded SiGe etch stop layer therebetween |
US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
US10773952B2 (en) | 2016-05-20 | 2020-09-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
US10079196B2 (en) | 2016-07-18 | 2018-09-18 | Qorvo Us, Inc. | Thermally enhanced semiconductor package having field effect transistors with back-gate feature |
JP7035014B2 (ja) | 2016-08-12 | 2022-03-14 | コーボ ユーエス,インコーポレイティド | 性能が強化されたウェハレベルパッケージ |
US10486965B2 (en) | 2016-08-12 | 2019-11-26 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
CN109844938B (zh) | 2016-08-12 | 2023-07-18 | Qorvo美国公司 | 具有增强性能的晶片级封装 |
US10109502B2 (en) | 2016-09-12 | 2018-10-23 | Qorvo Us, Inc. | Semiconductor package with reduced parasitic coupling effects and process for making the same |
US10749518B2 (en) | 2016-11-18 | 2020-08-18 | Qorvo Us, Inc. | Stacked field-effect transistor switch |
US10068831B2 (en) | 2016-12-09 | 2018-09-04 | Qorvo Us, Inc. | Thermally enhanced semiconductor package and process for making the same |
US10755992B2 (en) | 2017-07-06 | 2020-08-25 | Qorvo Us, Inc. | Wafer-level packaging for enhanced performance |
US10784233B2 (en) | 2017-09-05 | 2020-09-22 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US10840080B2 (en) * | 2017-09-20 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming SOI substrates |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
US10395974B1 (en) * | 2018-04-25 | 2019-08-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a thin semiconductor-on-insulator (SOI) substrate |
US10804246B2 (en) | 2018-06-11 | 2020-10-13 | Qorvo Us, Inc. | Microelectronics package with vertically stacked dies |
EP3818558A1 (en) * | 2018-07-02 | 2021-05-12 | Qorvo US, Inc. | Rf semiconductor device and manufacturing method thereof |
US10658474B2 (en) | 2018-08-14 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming thin semiconductor-on-insulator (SOI) substrates |
US10553474B1 (en) | 2018-08-29 | 2020-02-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a semiconductor-on-insulator (SOI) substrate |
US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US20200235040A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11387157B2 (en) * | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923313B2 (en) | 2019-01-23 | 2024-03-05 | Qorvo Us, Inc. | RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same |
EP3915135A1 (en) * | 2019-01-23 | 2021-12-01 | Qorvo US, Inc. | Rf semiconductor device and manufacturing method thereof |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
US11456204B1 (en) * | 2021-04-04 | 2022-09-27 | Alexander Yuri Usenko | Silicon-on-insulator wafer and low temperature method to make thereof |
US20230026052A1 (en) * | 2021-07-22 | 2023-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Atomic layer deposition bonding layer for joining two semiconductor devices |
FR3125631A1 (fr) | 2021-07-23 | 2023-01-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d’un substrat semi-conducteur sur isolant de type soi ou sigeoi par besoi et structure pour fabriquer un tel substrat |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3721588A (en) * | 1971-08-13 | 1973-03-20 | Motorola Inc | Thin single crystal silicon on an insulating substrate and improved dielectric isolation processing method |
US3959045A (en) * | 1974-11-18 | 1976-05-25 | Varian Associates | Process for making III-V devices |
US3997381A (en) * | 1975-01-10 | 1976-12-14 | Intel Corporation | Method of manufacture of an epitaxial semiconductor layer on an insulating substrate |
US3976511A (en) * | 1975-06-30 | 1976-08-24 | Ibm Corporation | Method for fabricating integrated circuit structures with full dielectric isolation by ion bombardment |
US4116751A (en) * | 1975-10-08 | 1978-09-26 | Solomon Zaromb | Methods and apparatus for producing unsupported monocrystalline films of silicon and of other materials |
US4142925A (en) * | 1978-04-13 | 1979-03-06 | The United States Of America As Represented By The Secretary Of The Army | Method of making silicon-insulator-polysilicon infrared image device utilizing epitaxial deposition and selective etching |
GB1602498A (en) * | 1978-05-31 | 1981-11-11 | Secr Defence | Fet devices and their fabrication |
US4255208A (en) * | 1979-05-25 | 1981-03-10 | Ramot University Authority For Applied Research And Industrial Development Ltd. | Method of producing monocrystalline semiconductor films utilizing an intermediate water dissolvable salt layer |
US4226649A (en) * | 1979-09-11 | 1980-10-07 | The United States Of America As Represented By The Secretary Of The Navy | Method for epitaxial growth of GaAs films and devices configuration independent of GaAs substrate utilizing molecular beam epitaxy and substrate removal techniques |
US4230505A (en) * | 1979-10-09 | 1980-10-28 | Rca Corporation | Method of making an impatt diode utilizing a combination of epitaxial deposition, ion implantation and substrate removal |
US4292730A (en) * | 1980-03-12 | 1981-10-06 | Harris Corporation | Method of fabricating mesa bipolar memory cell utilizing epitaxial deposition, substrate removal and special metallization |
JPS58200525A (ja) * | 1982-05-18 | 1983-11-22 | Nec Corp | 半導体装置用基板の製造方法 |
US4599792A (en) * | 1984-06-15 | 1986-07-15 | International Business Machines Corporation | Buried field shield for an integrated circuit |
US4649627A (en) * | 1984-06-28 | 1987-03-17 | International Business Machines Corporation | Method of fabricating silicon-on-insulator transistors with a shared element |
DE3425063A1 (de) * | 1984-07-07 | 1986-02-06 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Maske fuer die roentgenlithographie |
US4601779A (en) * | 1985-06-24 | 1986-07-22 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
JPH0669085B2 (ja) * | 1986-09-05 | 1994-08-31 | 富士通株式会社 | 半導体基板の製造方法 |
US4875086A (en) * | 1987-05-22 | 1989-10-17 | Texas Instruments Incorporated | Silicon-on-insulator integrated circuits and method |
DE3718683A1 (de) * | 1987-06-04 | 1988-12-22 | Licentia Gmbh | Verfahren zum herstellen eines beidseitig kontaktierbaren halbleiterbauelements |
US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
JP2699359B2 (ja) * | 1987-11-20 | 1998-01-19 | ソニー株式会社 | 半導体基板の製造方法 |
JPH01226167A (ja) * | 1988-03-07 | 1989-09-08 | Seiko Epson Corp | 半導体装置基板の製造方法 |
US4855075A (en) * | 1988-03-14 | 1989-08-08 | Sandoz Ltd. | Ethoxylates of alkyl and alkenyl catechols |
US4891329A (en) * | 1988-11-29 | 1990-01-02 | University Of North Carolina | Method of forming a nonsilicon semiconductor on insulator structure |
-
1989
- 1989-09-29 US US07/414,225 patent/US5013681A/en not_active Expired - Fee Related
-
1990
- 1990-09-28 WO PCT/US1990/005432 patent/WO1991005366A1/en not_active Application Discontinuation
- 1990-09-28 EP EP90914833A patent/EP0493503A1/en not_active Withdrawn
- 1990-09-28 JP JP2513813A patent/JP2684455B2/ja not_active Expired - Lifetime
- 1990-09-28 KR KR1019920700715A patent/KR950006967B1/ko not_active IP Right Cessation
- 1990-09-28 CA CA002066193A patent/CA2066193C/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR950006967B1 (ko) | 1995-06-26 |
EP0493503A1 (en) | 1992-07-08 |
EP0493503A4 (ja) | 1994-01-19 |
JPH04506587A (ja) | 1992-11-12 |
US5013681A (en) | 1991-05-07 |
CA2066193C (en) | 1993-10-12 |
CA2066193A1 (en) | 1991-03-30 |
KR920704334A (ko) | 1992-12-19 |
WO1991005366A1 (en) | 1991-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2684455B2 (ja) | 薄い絶縁体上シリコン層の製造方法 | |
US5882987A (en) | Smart-cut process for the production of thin semiconductor material films | |
US5310451A (en) | Method of forming an ultra-uniform silicon-on-insulator layer | |
JP4258034B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
US6991998B2 (en) | Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer | |
US7148119B1 (en) | Process for production of semiconductor substrate | |
EP0553861B1 (en) | Semiconductor wafer with low surface roughness and semiconductor device | |
US7629666B2 (en) | Method and structure for implanting bonded substrates for electrical conductivity | |
JPH05175469A (ja) | 半導体基材の作製方法 | |
JP2004507084A (ja) | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス | |
JPH07142502A (ja) | 接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法 | |
JPH0719839B2 (ja) | 半導体基板の製造方法 | |
JPH01503026A (ja) | 絶縁体上に薄い単結晶シリコン島状部を製造する方法 | |
JP2994837B2 (ja) | 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板 | |
EP0449589A1 (en) | Method of producing a SOI structure | |
USRE41841E1 (en) | Method for making a silicon substrate comprising a buried thin silicon oxide film | |
JP2003078116A (ja) | 半導体部材の製造方法及び半導体装置の製造方法 | |
JPH04264724A (ja) | 半導体基板の製造方法 | |
JPH07162002A (ja) | 半導体膜の製造方法及び薄膜トランジスタの製造方法 | |
JPS5860556A (ja) | 半導体装置の製法 | |
JPH02228061A (ja) | Soi基板の製造方法 | |
JPH07183372A (ja) | 半導体基板の作成方法 | |
JP3088033B2 (ja) | 半導体装置 | |
KR100312981B1 (ko) | 본딩형실리콘이중막웨이퍼제조방법 | |
US20040029325A1 (en) | Method for making a soi semiconductor substrate with thin active semiconductor layer |