KR950006967B1 - 박막 실리콘-위-절연체 층의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

박막 실리콘-위-절연체 층의 제조방법
제1도는 시드 웨이퍼(seed wafer)의 예시도.
제2도는 핸들 웨이퍼(handle wafer)의 예시도.
제3도는 함께 결합된 시드 및 핸들 웨이퍼의 예시도.
제4도는 래핑 및 폴리싱 과정이 끝난 이후의 제3도의 구조 예시도.
제5도는 실리콘-게르마늄 합금층에 선택적으로 에칭이 된 후에 제4도의 구조 예시도.
제6도는 바람직한 실시예의 SOI 구조 예시도.
제7도는 본 발명의 두번째 실시예의 예시도.
제8도는 본 발명의 두번째 실시예로서 얻어진 SOI 구조 예시도.
제9도 및 10도는 본 발명의 세번째 실시예로서 시드 및 핸들 웨이퍼의 예시도.
제11도는 함께 부착된 후의 세번째 실시예로서 시드 및 핸들 웨이퍼의 예시도.
제12도는 세번째 실시예로서 얻어진 SOI 구조의 예시도.
제13도는 본 발명의 네번째 실시예로서 시드 웨이퍼의 예시도이다.
* 도면의 주요부분에 대한 부호의 설명
20,30,40,50,60,70,80,90 : 실리콘층(실리콘 웨이퍼, 실리콘 기판)
22,42,52 : 실리콘 버퍼층 22,44,54,72,92,94 : 부식-중지층
24,46,56,74 : 실리콘 캡층 28,29,32,61,63,76,81,82,96 : 절연층
93 : 공간층
본 발명은 실리콘-위-절연체(SOI) 구조를 형성하는 방법에 관한 것으로, 특히 실리콘-게르마늄 합금으로 이루어진 신규한 부식 중지(etch stop)기법에 의해 그러한 구조를 제조하는 방법에 관한 것이다.
오늘날의 초고밀도 집적회로(VLS)에 있어서 트랜지스터 및 다른 반도체 구조의 크기가 1마이크로미터내로 줄어들었는데 이에 따라 해결해야할 다수의 새로운 문제점들이 대두되었다.
일반적으로, 소자(device) 사이에 보다 더 큰 절연이 필요하다. CMOS 응용에서는, 이러한 절연으로 래치-업(latch-up)을 방지해야 한다. 동시에, 이러한 증가된 절연이 유효칩 공간(chip space)의 손실시 제공되어서는 안된다.
실리콘-위-절연체(SOI) 기술은 이러한 문제점을 해결하기 위한 특히 유망한 방법인 것이다. 실리콘-위-절연체(substrate)은 고속이며, 래치-업 하기에 저항이 있고, 방사가 어려운 소자의 제조에 사용되고 있다.
주입 산소(implanted oxygen)에 의한 분리(SIMOX)가 사파이어 위에 실리콘을 대치하기 위해서 비롯한 가장 철저히 연구된 SOI 시스템이다. 이러한 기술의 일반적인 예는 1984년 10월 1일자판 전자주간(electroics week) 잡지의 11-12Page에 보면 “SOI 칩에서 매입 산화물이 경로를 표시함”이란 알.제이.라인백(R.J. Lineback)이 쓴 기사에 나와있다. 이 기사에서 나타난 바와같이 산소이온은 그 속에 매입 산소층을 형성하기 위해서 덩어리 실리콘속에 주입된다. 이때 다양한 반도체 소자가 단 결정층 위에 형성된다. 밑에 매입된 산소가 기판 영역(substrate region)과 인접한 소자사이의 절연을 제공한다.
비록 SIMOX가 유망한 기술이지만, 활성소자 영역에서 주입에 의해서 발생된 쓰레딩 디스로케이션(threading dislocations)이 재료의 성능을 제한한다. 또한, 매입 산화물은 질이 좋지않아서 백 채널(back channel)누설을 생기게 한다.
결합후 부식 실리콘-위-절연체(BESOI) 기술은 SIMOX에 대한 대안으로서, 매입 산화물에서 적은 결합 및 적은 전하 트래핑 상태(charge trapping states)로 클리너 산화물/실리콘 인터페이스(cleaner oxide/silicon interface)란 장점이 있다. 이러한 물질은 시드(seed) 및/또는 핸들 웨이퍼(handle wafer)를 산화시키고 두 웨이퍼를 결합하므로 생성된다. 활성소자 영역은 원하는 필름 두께로 래핑하고 부식시키므로, 시드 웨이퍼(seed wafer) 위에서 생성된다. 비록 이 기술이 600nm SOI의 제조에 적합하지만, 부식 중지(each stop)란 기법이 500nm 또는 그 이하의 공칭두께를 가진 SOI 웨이퍼(wafer)를 실현함에 불가결한 것이다.
실리콘으로 주입 또는 확산에 의해서 위치된 중도프 붕소영역(heavily doped boron regions)이 효과적으로 부식 중지시킨다고 보고되었다. 그리고 이러한 재료로부터 제조된 CMOS 소자도 보고되었다. 실리콘 막기술(silicon membrance technology)은 이러한 물질을 제조하기 위해서 유사한 기술을 사용한다. 붕소의 사용에 있어서 내재한 한계란 붕소가 실리콘에서 P형 도펀트라는 점이다. 붕소의 주입 및 확산은 결과적으로 실리콘 필름에서 잔류 P도핑(dopping)을 초래한다. 또한, 이온 주입과 어닐링(annealing)은 소자영역에서 쓰레딩 디스로케이션을 발생시킨다. 이것이 이러한 재료로 만들어진 소자의 성능을 제한한다.
따라서, 개선된 절연체-위-실리콘(SOI) 제조공정을 제시하는 것이 본 발명의 목적이다. 본 발명의 다른 목적은 최종 실리콘층의 두께를 상당히 균일하게 하고, 결함이 없는 실리콘-위-절연체 제조과정을 제시하는 것이다. 또한 본 발명의 다른 목적은 최종 실리콘층의 부식이 잔여 도펀트 및 결함을 최종 실리콘층에 남기지 않고, 더 정확히 제어될 수 있는 개선된 실리콘-위-절연체 제조과정을 제공하고자 하는 것이다.
본 발명의 또다른 목적은 500nm 또는 그 이하의 공칭 두께를 가진 실리콘-위-절연체 웨이퍼를 생성하는 것이다.
본 발명의 이들 및 다른 목적은 결함이 없는 소자영역을 갖는 박막 실리콘-위-절연체 구조를 형성하는 방법으로 실현된다. 변형부식-중시(strained etch stop)층이 실리콘 기판위에 형성되고, 그안에 부식-중지(etch stop)층이 실리콘-게르마늄 합금으로 구성되어 있다. 실리콘 캡층이 변형 부식-중지층 위에 형성된 후에 실리콘 캡층이 기계적 기판과 연결된다. 결국 실리콘 캡층의 하부를 제거하지 않고, 실리콘 기판 및 변형 부식중지층이 제거된다. 여기서 실리콘 캡층의 하부는 기계적 기판위에 남아서 박막 반도체층을 형성한다.
종래방법에 대해서 본 발명의 장점은 분자 빔 에피택시(epitaxy) 또는 화학적 증착(chemical vapor deposition)과 같은 기술을 사용해서 부식 중지층이 웨이퍼 안으로 성장해서 결함의 도입이 최소화된다는 것이다. 비록 부식중지층을 생성하는 대안이 게르마늄의 이온주입에 의한 것일지라도 어떠한 주입단계가 필요하지 않다.
이에 대하여 게르마늄은 실리콘에서 전기적으로 활성 도펀트(dopant)가 아니므로 어떠한 잔여 P 또는 n 도핑이 다음의 공정뒤에 남지 않는다.
본 발명의 목적, 특징 그리고 장점은 다음에 기재되고 청구범위에서 또한 인용된 바람직한 실시예의 설명으로부터, 본 기술에 속련된 자들에게 명백할 것이다.
첨부도면과 관련하여 다음의 상세한 설명을 참조함으로써, 본 발명 및 그에 수반된다는 많은 장점들이 보다 완벽하게 이해될 것이다. 이에 첨부도면에 관해 보다 상세히 설명하면 다음과 같다.
본 발명의 배경에서 상술된 문제의 해결은 결합-및-후부식 실리콘-위-절연체(BESOI) 기술을 이용해서 박막 필름 실리콘 제조에 있어서 부식중지층으로서 이미 성장된 Si1-xGex합금 변형층을 사용하는 것이다.
이러한 과정에서 변형층 실리콘-게르마늄 합금은 실리콘 기판위에서 성장하고, 다양한 두께의 실리콘 캡에 이어진다. 이 캡은 소자가 결합(bonding), 박판화(thinning), 그리고나서 후부식(etch back)에 따라 만들어지는 영역이며, 그래서 그 캡이 결함과 불순물이 없다는 것이 중요하다.
도면들 특히 제1도를 언급하면 혼합된 부식중지층이 있는 실리콘 시드 웨이퍼가 다음과 같이 제조된다. 우선 P 또는 n으로 도우프된 실리콘 웨이퍼(20)는 표준 세척 절차를 사용해서 화학적으로 세척된다. 세척된 웨이퍼(20)은 그후 에피택시 실리콘 또는 게르마늄을 성장시킬 수 있는 시스템으로 적하(積荷)된다. 분자빔 에피택시(MBE) 및 화학적 증착(CVD)은 현재까지 존속하는 에피택시 성장수단이다. 웨이퍼의 간단한 탈가스 및 성장로(growth chamber)로 적하에 이어서, 700-1100℃로 더 바람직한 것은 750-950℃, 가장 바람직한 것은 800-900℃고 가열하므로서 산화실리콘은 그 자리에서 제거된다. 산화물 제거가 또한 실리콘 플럭스를 가열함으로서 또는 불활성 가스이온에 의한 충격(bombardment)에 의해서도 가능하다.
실리콘 버퍼층(22)은 그때 웨이퍼(20)에서 성장한다. 비록 본 발명에서는 요구되지는 않았지만 버퍼층(22)은 홈(pitting)이나 구멍이 없는 매끄러운 실리콘 표면을 얻도록 도와준다. 이 버퍼층(22)은 약 650℃에서 100A-1㎛ 두께로 성장한다. 버퍼층(22)를 위해서 바람직한 두께는 300-500A이다. 부식중지층(etch stop layer)(24)은 그때 버퍼층(22)에서 성장한다. 부식중지층(24)은 분자빔 에피택시 또는 화학증착과 같은 기술에 의하여 시드 웨이퍼로 성장된다. 이러한 성장기술이 잘 개발되었고, 예리한 실리콘/합금 인터페이스를 생성한다. 부식중지층(24)은 Si1-xGex(여기서 X=0.1-0.5) 합금이다. 더 바람직한 값은 X=0.2-0.4이다. 바람직한 실시예에서 부식 중지층(24)은 Si0.7Ge0.3합금이고, 400-900℃에서 더 바람직하게는 500-800℃에서 버퍼층(22)위에서 성장한다. 부식 중지층(24)의 두께는 100-5000A 사이이며 더 바람직한 두께는 200-7000A 이다. 부식중지층(24)은 실리콘, 그리고 주석 및 납과 같은 IV족의 다른 원소로 구성된 합금을 포함한다. 실리콘 캡층(26)은 실리콘-게르마늄 합금층(24)위에 200A-1㎛ 의 두께로 성장한다. 실리콘 캡층(26)은 400-900℃에서 더 바람직한 것을 500-800℃에서 성장한다. 이러한 에피택시 캡층(26)의 도핑형과 도핑농도가 제조되는 소자에 의해서 결정된다. 본 발명으로서 실리콘 캡층(26)이 10A 만큼 적게 성장할 수 있다. 그러나 현재의 기술로 1/4-1/2㎛가 실제의 한계이다. 증착에 이어서, 제1도의 시드 웨이퍼(seed wafer)는 실온으로 냉각되고, 성장 시스템으로부터 제거된다.
핸들 웨이퍼는 제2도에서 예시된 것처럼, SiO2의 SOI 절연층(32)을 형성하기 위해서 실리콘 웨이퍼(20)의 표면을 열적으로 산화시키므로 만들어진다. 웨이퍼(30)위에 (100)면은 SiO2에 좋은 인터페이스를 제공하고 보다 나은 비등방성 부식 특성(anisotropic etch characteristics)을 제공한다. 시드 웨이퍼(seed wafer)의 에피택시얼층(26)은 또한 그 위에 절연층(28)을 형성하도록 산화된다. 시드 웨이퍼와 핸들 웨이퍼는 그때 제3도에서 예시한 것처럼, 서로 상부에 위치하고 그래서 절연층(28)과 (32)는 접촉하면서 절연층(29)을 형성한다.
대안으로 제1도의 시드 웨이퍼 또는 제2도의 핸들 웨이퍼가 제3도의 절연층(29)을 형성하기 위해서 산화될 수 있다. 산화물층(28) 및 (32)의 두께는 핸들 웨이퍼와 실리콘 캡층(26)사이의 절연을 달성하기 위해서 요구되는 두께에 따라 변한다. 이것은 SOI 물질로부터 제조된 최종소자에 의존한다.
시드와 핸들 웨이퍼주에 어떤것이 꼭대기에 있는 것인가 하는 것은 중요하지 않다. 시드 웨이퍼와 기판웨이퍼는 약 700℃ 보다 더 높은 온도에서 습식 또는 건식 산소의 산화대기에서 접촉 웨이퍼를 서서히 식히므로 부착된다. 스팁속에서 700-1000℃로 결합하면 단단하게 결합된 상을 제공할 것이다. 또다른 부착 기술이 케니(Kenney)의 미합중국 특허 제3,333,137호 앤티파스(Antypass)의 미합중국 특허 제3,959,045호에 서술되어 있다.
결합쌍의 Si 영역(20)은 이제 불필요하다. 그것의 주된 사용은 에피택셜층(26)의 형성과 지지를 위해서 사용된다. 초과 실리콘 영역(20)은 다양한 방법중 하나에 의해서 제거된다. 가령, 그것은 그라인딩(grinding)에 의해 기계적으로 제거될 수 있고 하이드로플루오릭-니트릭-아세틱(HNA) 용액에 부식함으로 수반된 화학적 폴리싱(polishing)에 의해서 제거된다. HNA의 사용이 “실리콘 반도체 1973”(전기화학회, 프린스톤, NJ. eds. 후프와 버게스)지 326페이지에 “제어딘 바람직한 부식기술”이라는 제목의 장에서 무리-오까(muraok et al.) 등에 의해 토론되었다. 그리하여, 초가 Si영역(20)의 다수는, 그림 4에서 보여준 것처럼 절연층(29)에 의해서 분리된 벌크(bulk)영역(30), 캡층(26), 그리고 실리콘-게르마늄 합금 부식-중지층(24)위에 대략 1-2㎛의 실리콘을 남겨놓고 제거된다. 버퍼(buffer)층(22)이 사용되지 않는다면 1-2㎛의 Si층(20)이 부식과 폴리싱(polishing)후에 남겨진다. 폴리싱(polishing)후에 제4도의 웨이퍼는 세척되고, 변형 과민 부식 전해조에 놓여진다. 제4도에서 예시된 것처럼 버퍼(buffer)층(22)를 포함한 잔여 실리콘(1-2㎛)은 물 400ml에 100g KOH, 4g, K2Cr2O7, 10mL 프로파놀(propanol)로 구성된 변형과민 또는 선택적인 부식액(etchant)를 사용해서 예를들어 온도제어 회전 부식시스템에서 25℃에 부식됨으로서 제거된다.
가령, 도우프되지 않은 실리콘층(20)과 버퍼층(22)은 17-20nm/min의 비율로 부식된다고 알려져 있다. 이미 성장한 Si0.7Ge0.3합금은 17 : 1 이상의 선택성으로서 1nm/min의 비율로 부식된다고 알려져 있다. 그래서 부식이 변형 합금층(24)의 표면에 도달하면 부식율은 상당히 느려진다. 60nm로 변형 합금층(24)에 대해서 부식 중지영역(24)를 파괴하는데 한시간 정도 걸린다. 그래서 그 시간 간격에 웨이퍼가 캡층(26)까지 완전히 부식하기전에 선택적 부식으로부터 제거되어야 한다.
다음에 제5도의 구조를 실리콘-게르마늄 합금층(24)을 침입하고 선택적으로 제거하는 두번째 부식에 수행한다. 가령, 두번째 부식은 암모니아(ammonia), 과산화수소(hydrogen peroxide) 그리고 물을 1 : 1 : 4의 비율로 포함한다.
그후, 제6도의 SOI 구조는 추가 공정에 보존되어 다양한 반도체 구조를 형성한다.
이러한 부식중지/부식액 시스템의 제시된 부식율과 선택성은 nm의 균일 두께로 된 실리콘의 2㎛의 제거를 필요로하는 박막화 과정에도 유효하다. 별도 결합방법 및 별도 기계적 기판에 더하여, 본 발명과 함께 사용될 수 있는 다양한 부식에 대한 더 자세한 점을 위해서 애버네씨(Abernathey)의 미합중국 특허 제4,601,779호가 참고로 본 발명에 속한다.
제7도에서 예시된 두번째 실시예에서는 SOI 웨이퍼가 적층되어 증가된 밀도를 갖는 삼차원적 집적회로를 제조할 수 있다. 첫번째 시드 웨이퍼는 그 위에 성장된 Si 영역(40), 버퍼층(42), 실리콘-게르마늄 부식-중지층(44), 그리고 그 다음에 실리콘 캡층(46)을 포함한다. 두번째 시드 웨이퍼는 그 위에 성장된 Si 영역(50), 버퍼층(52), 실리콘-게르마늄 부식-중지층(54), 그리고 그 다음에 실리콘 캡층(56)을 포함한다. 산화되어 양면에 SiO2의 절연층(61) 및 (63)을 형성하는 실리콘 웨이퍼(60)가 기판 웨이퍼에 포함된다. 첫번째 시드 웨이퍼는 기판 웨이퍼의 절연영역(61)에 부착되어 있고, 두번째 시드 웨이퍼는 기판 에이퍼의 절연영역(63)에 부착되어 있다. 그 구조를 형성하기 위해서 사용된 방법은 바람직한 실시예에서 사용된 것과 같다. 유일한 차이는 두번째 시드 웨이퍼를 형성하고, 그후에 기판 웨이퍼의 두번째 산화된 영역과 결합한다는 것이다. 위에 기재된 결합공정 이후에는 제7도의 구조는 바람직한 실시예의 제1도에서 6도까지 고려해서 위에 기재된 것처럼 부식되어서 층(40,42,44,50,52,54)를 제거하고 다른 공정을 위해서 제8도의 구조로 놓아둔다.
제9도에서 예시된 것처럼, 세번째 실시예에서는 실리콘-게르마늄 부식중지층(72)가 실리콘 기판(70)에 게르마늄 이온을 주입시키므로 형성된다. 실리콘-주석 또는 실리콘-납 합금을 형성하기 위해서 주입된 이온이 주석 또는 납일 수 있다. 처음 실시예에서 묘사된 것처럼 그러한 비율의 합금을 산출하기 위해서 게르마늄 이온량이 충분해야 한다. 그리고 원하는 에피층(epilayer) 두께에 대하여 적당한 침투 깊이를 위한 게르마늄 이온 에너지가 선택되어야만 한다. 제10도-12도에서 예시된 공정과정이 제1도-6도에서 그리고 위에서 서술된 것과 같이 첫번째 실시예의 것들과 동일하다. 그래서 이러한 공정과정의 묘사가 여기서는 반복되지 않을 것이다.
제13도에서 예시된 4번째 실시예에서는 두개의 분리 부식 중지층의 결합이 실리콘 기판으로 성장될 수 있다. 예를들면, 실리콘 기판(90)으로 붕소가 주입되어, 첫번째 부식 중지층(92)를 형성하며 그 뒤를 이어서 게르마늄 이온의 주입에 의하여 변형 실리콘-게르마늄 합금의 두번째 부식 중지층(94)을 형성한다. 실리콘-게르마늄 부식 중지층(94) 아래의 첫번째 부식 중지층(92)를 형성하기에 충분한 에너지로 붕소이온이 주입된다. 산화층(96)의 형성 전 또는 후에 붕소 및 게르마늄 이온이 주입된다.
대안으로 분리 부식 중지층(92) 및 (94)는 두 부식 중지층을 분리하는 공간층(Spacer layer)(93)과 함께 MBE 또는 CVD에 의해 에피텍셜하게 성장될 수 있다. 대안으로 한 부식 중지층이 에피텍셜하게 성장될 수 있고 다른 부식 중지층이 주입되거나 또는 그 반대의 경우도 가능하다.
두개의 부식 중지층의 사용이 예를들면 실리콘층(90)과 부식중지층(92)의 부식 비율과 같은 붕소 부식 중지층(92)에 기인한 특별히 높은 선택성을 제공한다. 또한, 공간층(93)과 실리콘-게르마늄 부식 중지층(94)을 사용하므로 어떠한 붕소 꼬리도 최소화될 것이다. 제13도의 구조가 진행된 후에 애버네씨(Abernathey) 미합중국특허 제4,601,779호에서 보여준 것처럼 실리콘층(90)과 부식 중지층(92)이 제거될 것이다. 발명의 처음 실시예에서 보여주고 기재된 것처럼 층(93) 및 (94)가 제거될 것이다.
부착-및-후부식 절연체-위-실리콘 기술에서 부식 중지로서 실리콘 게르마늄 합금을 사용한 박막 필름 절연체-위-실리콘의 제조방법이 기재되었다.
바람직한 실시예에서 기술된 것처럼 이러한 방법으로 부식중지 Si1-xGex합금을 이용해서 원하는 만큼 얇게 실리콘 필름이 성장될 수 있다. 부식 중지가 재료 안으로 성장되어서 부식 중지 주입이 불필요하기 때문에 결함이 없는 소자영역을 성장시켜 주었다.
게르마늄은 실리콘에서 전기적으로 활성 도판트(dopant)가 아니다. 그러므로 이온화된 도판트(dopant)로 부터 캐리어 산란 중심(carrier scattering center)의 존재여부로 소자품질이 제약받는 것은 아니다. 그러므로 보상없이 상보 소자가 구축될 수 있다. 게다가 항공 우주 방위 기술분야에서 현존하는 기술로 직접적으로 백 채널(back channel)이 방사가 어려워질 수 있다.
이러한 기술의 대안적인 사용은 X-선 마스크 사용처럼 실리콘막의 제조를 포함한다.
분명하게 현 발명의 수많은 변형과 변화가 위의 교시에 비추어 가능하다. 그래서 첨가된 청구범위내에서 여기서 특별히 기재된 것 이외에 본 발명이 다른 형식으로 실시될 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 연속적으로 형성된 반도체 구조상에 박막 반도체층을 형성하는 방법에 있어서, 하나 또는 그 이상의 실리콘 기판을 선택하고, 상기 하나 또는 그 이상의 실리콘 기판중 적어도 하나의 위에 실리콘과 4족원소의 합금으로 된 부식-중지층을 형성하며, 그 부식-중지층 위에 실리콘 캡층을 형성하고, 그 실리콘 캡층을 기계적 기판위에 부착하며, 상기 실리콘 캡층의 하부를 제외한 상기 하나 또는 그 이상의 실리콘 기판중 적어도 하나 및 상기 부식-중지층을 제거하며, 상기 실리콘 캡층의 하부부분이 그 기계적 기판위에 남아 있음으로서 박막 실리콘층을 형성하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  2. 제1항에 있어서, 상기 부식-중지층이, 실리콘-주석 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  3. 제1항에 있어서, 상기 부식-중지층이, 실리콘-납 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  4. 제1항에 있어서, 상기 부식-중지층이, 실리콘-게르마늄 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  5. 제4항에 있어서, 상기 실리콘-게르마늄 합금이, Si1-xGex의 조성(여기서, x=0.1-0.5)인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  6. 제1항에 있어서, 상기 부식-중지층을 형성하는 단계가 실리콘과 다른 4족원소로 이루어진 합금층을 증착하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  7. 제6항에 있어서, 상기 합금이 실리콘-게르마늄 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  8. 제6항에 있어서, 합금이 실리콘-주석 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  9. 제6항에 있어서, 상기 합금이 실리콘-납 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  10. 제1항에 있어서, 상기 실리콘 캡층을 기계적 기판위에 부착하는 단계는, 상기 실리콘 캡층의 노출된 표면에 이산화 실리콘층을 형성하고, 상기 기계적 기판의 노출된 표면에 이산화 실리콘층을 형성하며, 상기 이산화 실리콘층을 서로 접촉시킨 다음, 상기 이산화 실리콘 층을 가열하여 서로 결합되도록 하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  11. 제1항에 있어서, 상기 실리콘 캡층을 기계적 기판위에 부착하는 단계는, 상기 실리콘 캡층의 노출된 표면에 이산화 실리콘층을 형성하고, 그 이산화 실리콘층과 상기 기계적 기판을 접촉시킨 다음 상기 이산화 실리콘층과 기계적 기판을 가열하여 서로 결합되도록 하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  12. 제1항에 있어서, 상기 실리콘 캡층을 기계적 기판위에 부착하는 단계는, 상기 기계적 기판의 노출된 표면에 이산화 실리콘층을 형성하고, 그 이산화 실리콘층과 상기 실리콘 캡층을 접촉시킨 다음, 상기 이산화 실리콘층과 상기 실리콘 캡층을 가열하여 서로 결합되도록 하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  13. 제1항에 있어서, 상기 하나 또는 그이상의 실리콘 기판중 적어도 하나와 상기 부식-중지층을 제거하는 단계는, 상기 하나 또는 그 이상의 실리콘 기판중 적어도 하나를 기계적으로 제거하고, 선택적 부식액에 의해 상기 부식-중지층의 일부분 및 상기 하나 또는 그 이상의 실리콘 기판중 적어도 하나의 남아있는 부분을 선택적으로 부식시키며, 상기 부식-중지층을 선택적으로 제거하는 제2부식액에 의해 상기 부식 중지층의 남아있는 부분을 부식시키는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  14. 제1항에 있어서, 상기 하나 또는 그이상의 기판이 적어도 첫번째와 두번째 기판이고, 그 첫번째 기판은 적어도 상기 하나 또는 그 이상의 실리콘 기판중의 하나이고, 상기 부식-중지층이 첫번째 부식-중지층이고, 상기 실리콘 캡층이 첫번째 실리콘 캡층이고, 박막 반도체층의 형성방법이, 상기 두번째 실리콘 기판위에 실리콘-게르마늄 합금으로 된 추가의 부식-중지층을 형성하고, 그 추가 부식-중지층 위에 추가의 실리콘 캡층을 형성하며, 상기 첫번째 실리콘 기판에서 상기 기계적 기판의 반대면에 상기 두번째 실리콘 기판을 결합하고, 상기 첫번째 및 두번째 실리콘 캡층이 하부를 제거하지 않고 상기 첫번째 및 두번째 기판과 상기 변형된 첫번째 및 두번째 부식-중지층을 제거하고 상기 기계적 기판의 양표면에 남아있는 상기 실리콘 캡층의 하부 부분이 남아 있음으로서 박막 반도체층을 형성하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  15. 제1항에 있어서, 상기 부식-중지층을 형성하는 단계는, 상기 실리콘층에 실리콘 이외의 4족이온을 주입하여 실리콘-4족 합금 매입층을 형성하도록 하는 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  16. 제15항에 있어서, 상기 이온은, 주석이온으로서, 그 매입층이 실리콘-주석 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  17. 제15항에 있어서, 상기 이온은, 납이온으로서, 그 매입층이 실리콘-납 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  18. 제15항에 있어서, 상기 이온은, 게르마늄 이온으로서 그 매입층이 실리콘-게르마늄 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  19. 제1항에 있어서, 상기 부식-중지층이 첫번째 부식-중지층이고, 그 부식-중지층의 형성단계는, 상기 첫번째 부식-중지층에 공간층(Spacer Layer)을 형성하고, 그 공간층위에 실리콘-게르마늄 합금으로 된 두번째 부식-중지층을 형성하며, 그 두번째 부식-중지층 위에 실리콘 캡층을 형성하는 단계이고, 상기 제거단계는, 상기 실리콘 캡층의 하부부분을 제거하지 않고 상기 첫번째 및 두번째 부식-중지층과 상기 실리콘 기판을 제거하는 단계인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
  20. 제19항에 있어서, 상기 이온은, 게르마늄 이온으로 매입층이 실리콘-게르마늄 합금인 것을 특징으로 하는 박막 실리콘-위-절연체층의 형성방법.
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