JPH0831791A - 半導体層の製造方法 - Google Patents

半導体層の製造方法

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JPH0831791A
JPH0831791A JP6158465A JP15846594A JPH0831791A JP H0831791 A JPH0831791 A JP H0831791A JP 6158465 A JP6158465 A JP 6158465A JP 15846594 A JP15846594 A JP 15846594A JP H0831791 A JPH0831791 A JP H0831791A
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layer
substrate
semiconductor
active layer
etching
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Moichi Izumi
茂一 和泉
Akio Hayafuji
紀生 早藤
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 半導体層の放熱性を改善する。 【構成】 ＧａＡｓ基板１上にＩｎ0.49Ｇａ0.51Ｐから
なるエッチング停止層２、ＧａＡｓ系半導体素子能動層
３、ＧａＡｓからなる結晶欠陥緩和層４を成長させた
後、結晶欠陥緩和層４の表面とＧａＰ基板を直接接着さ
せ、さらにＧａＡｓ基板１とエッチング停止層２をそれ
ぞれ選択エッチングによって除去する。 【効果】 ＧａＡｓより熱伝導率の高いＧａＰを基板と
すると同時に、上記選択エッチングを用いることにより
素子能動層３と結晶欠陥緩和層４を薄層化でき、放熱性
が改善される。また、素子能動層の良好な結晶性、基板
の充分な機械的強度が確保される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ヘテロ接合バイポー
ラトランジスタ、電界効果トランジスタ、レーザダイオ
ード、集積回路等の半導体素子能動層と放熱のための基
板を備えた放熱性の良好な半導体層の製造方法に関する
ものである。
【０００２】
【従来の技術】ＧａＡｓ系及びＩｎＰ系化合物半導体素
子は、Ｓｉ系半導体素子に比較して電子の移動度が高
く、また光学的電子遷移に関しては直接遷移型であるた
め、従来から高周波素子としてヘテロ接合バイポーラト
ランジスタ、電界効果トランジスタ等に、光素子として
レーザダイオード等に多く用いられている。
【０００３】しかし、ＧａＡｓ系（ＩｎＰ系）化合物半
導体素子における問題点の一つに、ＧａＡｓ（ＩｎＰ）
の熱伝導率が他の半導体と比較して低いという問題が挙
げられる。代表的な半導体の基本物性について表１に示
す。この表からわかるように、ＧａＡｓ，ＩｎＰはＧａ
Ｐ，Ｓｉと比較して熱伝導率が小さい。素子の熱放散
は、その熱抵抗に依存する。ある物体の熱抵抗とは熱流
（単位Joule/sec=Watt）当たりの上昇温度（単位Ｋ）を
示し、熱抵抗＝熱抵抗率×物体の長さ／物体の断面積、
と表される。ただし、熱抵抗率は熱伝導率の逆数であ
る。ヘテロ接合バイポーラトランジスタ、電界効果トラ
ンジスタ、レーザダイオード等のＧａＡｓ系（ＩｎＰ
系）素子が高出力素子として用いられる場合、大きな直
流電流を流さねばならないが、これらの素子の電力効率
が１００％ではないので、投入された電力の内の一定の
割合のものが熱となって消費される。この際、素子本体
から素子外部に熱が伝わっていく経路の熱抵抗が大きい
程、この経路の両端の温度差が大きくなる。これは、素
子自身の温度が上昇することを意味し、素子特性の劣化
を招くことになると同時に、素子の信頼性の低下にもつ
ながる。
【０００４】
【表１】
【０００５】このような温度上昇の問題を回避するため
には、電力効率を一定とすると、熱抵抗を下げなければ
ならないが、そのためには上記の熱が伝わっていく経路
の長さを短くするか、またはこの経路にある物質の熱伝
導率を高くする（即ち熱抵抗率を低くする）かのいずれ
かの方法を用いなくてはならない。具体的には以下のよ
うな手法が用いられている。
【０００６】(1) ＧａＡｓ（ＩｎＰ）基板を薄膜化して
熱伝導率の高い金属等からなるPlated Heat Sink（以下
ＰＨＳと略記する）と呼ばれる熱を吸収し外部に放散す
るための板を基板の裏面に設ける。
【０００７】(2) 熱伝導率の高いＧａＰ，Ｓｉ等の結晶
を基板として用い、その基板上に素子を形成するための
ＧａＡｓ系（ＩｎＰ系）結晶層を成長する。
【０００８】基本的に(1) は熱が伝わっていく経路を短
縮する方法であり、(2) はその経路にある物質の熱伝導
率を高くする方法である。
【０００９】上記(1) の熱伝導率の低いＧａＡｓを研削
薄膜化し、熱伝導率の高い金属等をメッキしＰＨＳを形
成する方法の一例について詳しく説明する。この例の一
連の工程を図７に示す。まずヘテロ接合バイポーラトラ
ンジスタ等の高出力素子となる層厚２μｍ程度の半導体
層４３を厚さ６００μｍ程度のＧａＡｓ基板１上に成長
する。この半導体層は素子能動層と緩衝層からなる。次
に、基板をワックス８でガラス板６に張り付ける（図７
(a) ）。この際、上記半導体層４３の側がガラス板６と
接するようにする。その後、ＧａＡｓ基板１を厚さが３
０μｍ程度以下になるまで研削して薄膜化し、さらに放
熱用にＰＨＳ９をメッキする（図７(b)）。最後に、Ｇ
ａＡｓ基板１をガラス板６から分離する（図７(c) ）。
この方法の問題点は研削された基板厚の良好な均一性を
確保することが難しく、また基板の機械的強度も低下す
るので、この研削工程以降の素子形成工程が不安定にな
ることである。
【００１０】また、図８に示す上記(2) の熱伝導率の高
いＧａＰ，Ｓｉ等の結晶からなる基板４５上に素子を形
成する半導体層４３を結晶成長する方法は、一般に素子
形成層４３と基板４５との格子定数，熱膨張係数，結晶
構造等が異なるため、良好な結晶性をもつ素子形成層を
得ることが困難である。実際、表１に示したように、Ｇ
ａＡｓ，ＩｎＰとＧａＰ，Ｓｉの間では格子定数，熱膨
張係数，結晶構造が異なっている。
【００１１】上記(1),(2) の方法の他に、特開平１−３
０４７２２号公報に示されたような方法が知られてい
る。この一連の工程を図９に示す。これは、熱伝導率の
高い物質からなる基板５５と素子を形成するための半導
体基板５１を直接接着（図９(a),(b) ）した後、この半
導体基板５１を所定の厚さまで研削またはエッチングし
（図９(c) ）、素子形成を行うものである。この方法に
おいては、素子形成層（半導体基板）の結晶性の劣化を
避けることはできる。しかし、二つの基板の直接接着の
後、半導体基板を研削またはエッチングする際にその基
板厚を均一に保つのは困難であり、さらに、その再現性
にも問題がある。また、この基板厚のバラツキ以下の基
板厚まで半導体基板５１を薄層化することは不可能であ
る。半導体基板厚は薄い方が放熱性は良好となるが、上
記の点で、この方法による放熱性の改善には限界があ
る。
【００１２】
【発明が解決しようとする課題】高出力ＧａＡｓ系（Ｉ
ｎＰ系）化合物半導体素子の放熱性を改善し、素子の温
度上昇を抑制する方法として、上記(1) のＧａＡｓ（Ｉ
ｎＰ）基板を薄膜化して熱伝導率の高いＰＨＳを基板の
裏面に設ける方法と、上記(2) の熱伝導率の高い結晶を
基板として用い、その基板上に素子を形成するためのＧ
ａＡｓ系（ＩｎＰ系）結晶を成長する方法が用いられて
いる。しかし、(1) に対してはＧａＡｓ基板を基板厚の
均一性を保って研削するのが困難であり、また研削後に
機械的なウエハ強度が得られずそれ以降の工程が安定し
ない等の問題がある。さらに、(2)に対しては基板に素
子形成層と格子定数，熱膨張係数，結晶構造等が異なる
材料を用いるため、良好な結晶性をもつ素子形成層が得
られないことが問題となっている。一方、熱伝導率の高
い基板と素子を形成するための半導体基板を直接接着す
る方法においては、上記の素子形成層の結晶性劣化の問
題は回避できるが、接着後の研削またはエッチングによ
る半導体基板の薄層化に際して、その基板厚の均一性、
再現性を確保することが困難であり、基板厚のバラツキ
以下の薄層化は不可能であるため、これが放熱性改善の
限界を与える。
【００１３】本発明は上記のような問題点に鑑み、熱伝
導率の高い物質からなる基板と素子を形成するための半
導体基板を直接接着する方法において、素子の放熱性を
より良好にすることが可能な半導体層の製造方法を提供
することを目的とするものである。
【００１４】
【課題を解決するための手段】本発明（請求項１）に係
わる半導体層の製造方法は、半導体からなる第１の基板
の主面上にエッチング停止層を形成する工程と、該エッ
チング停止層上に半導体素子能動層を形成する工程と、
該半導体素子能動層上に結晶欠陥緩和層を形成する工程
と、該結晶欠陥緩和層の表面と、前記半導体より熱伝導
率の高い物質からなる第２の基板の表面を接着させる工
程と、前記第１の基板のみを選択的にエッチングするこ
とにより除去し、前記エッチング停止層の表面を露出さ
せる工程と、前記エッチング停止層のみを選択的にエッ
チングすることにより除去し、前記半導体素子能動層の
表面を露出させる工程とを含み、前記第２の基板上に前
記結晶欠陥緩和層を挟んで前記半導体素子能動層を有す
る半導体層を得るものである。
【００１５】本発明（請求項２）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記第１の基板がＧａＡｓからなるものである。
【００１６】本発明（請求項３）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＧａＰからなるものである。
【００１７】本発明（請求項４）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＳｉからなるものである。
【００１８】本発明（請求項５）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＳｉ層及び該Ｓｉ層より充分に
薄いＳｉＯ2 層からなり、前記結晶欠陥緩和層表面と前
記第２の基板の表面を接着させる工程が、前記結晶欠陥
緩和層表面と前記ＳｉＯ2 層の表面を接着させるもので
ある。
【００１９】本発明（請求項６）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記第１の基板がＩｎＰからなるものである。
【００２０】本発明（請求項７）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項６）にお
いて、前記第２の基板がＳｉからなるものである。
【００２１】本発明（請求項８）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項６）にお
いて、前記第２の基板がＳｉ層及び該Ｓｉ層より充分に
薄いＳｉＯ2 層からなり、前記結晶欠陥緩和層表面と前
記第２の基板の表面を接着させる工程が、前記結晶欠陥
緩和層表面と前記ＳｉＯ2 層の表面を接着させるもので
ある。
【００２２】本発明（請求項９）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記エッチング停止層上に半導体素子能動層を形
成する工程が、前記エッチング停止層上にヘテロ接合バ
イポーラトランジスタの能動層を形成するものである。
【００２３】
【作用】本発明（請求項１）に係わる半導体層の製造方
法は、半導体からなる第１の基板の主面上にエッチング
停止層を形成する工程と、該エッチング停止層上に半導
体素子能動層を形成する工程と、該半導体素子能動層上
に結晶欠陥緩和層を形成する工程と、該結晶欠陥緩和層
の表面と前記半導体より熱伝導率の高い物質からなる第
２の基板の表面を接着させる工程と、前記半導体基板の
みを選択的にエッチングすることにより除去し、前記エ
ッチング停止層の表面を露出させる工程と、前記エッチ
ング停止層のみを選択的にエッチングすることにより除
去し、前記半導体素子能動層の表面を露出させる工程と
を含み、前記第２の基板上に前記結晶欠陥緩和層を挟ん
で前記半導体素子能動層を有する半導体層を得るもので
あるから、熱伝導率の高い物質からなる前記第２の基板
により放熱性が改善される。また、前記能動層は前記結
晶欠陥緩和層を挟んで、前記第２の基板と接着されてい
るから、能動層の結晶性が劣化することは無い。さら
に、前記第２の基板があることにより、充分な機械的強
度が得られ、上記の半導体素子の能動層の表面を露出さ
せる工程の後の素子形成工程が安定したものとなる。ま
た、前記半導体基板を選択的にエッチングする工程にお
いて、このエッチングは前記エッチング停止層の表面が
露出した時点で停止し、さらに、このエッチング停止層
を選択的にエッチングする工程において、このエッチン
グは前記能動層の表面が露出した時点で停止するから、
これらのエッチング工程完了後の能動層の厚さは、エッ
チングの影響を受けることなく、能動層が形成された時
点での厚さを維持している。従って、この能動層厚は、
前述の従来の基板接着を用いた方法におけるエッチング
後の半導体基板厚より、均一性、再現性において格段に
優れたものとなっている。これは、能動層厚のバラツキ
の抑制を意味し、これによって上記の従来の方法による
能動層及び緩衝層を形成するための半導体基板より、能
動層及び結晶欠陥緩和層を薄層化することが可能とな
り、放熱性がさらに改善される。従って、高出力動作時
の温度上昇が少なくなり、これによる素子特性の劣化が
抑制され、素子の信頼性も向上する。また、能動層厚の
均一性、再現性が良好であるため、半導体素子の特性の
均一性、再現性も改善される。
【００２４】本発明（請求項２）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記第１の基板がＧａＡｓからなるものであるか
ら、ＧａＡｓより高い熱伝導率をもつ物質からなる第２
の基板を用いることにより、熱放散の経路の熱抵抗が低
減され、放熱性が改善される。また、前記素子能動層は
前記結晶欠陥緩和層を挟んで、第２の基板と接着されて
いるから、能動層の結晶性が劣化することは無い。さら
に、第２の基板があることにより、充分な機械的強度が
得られ、上記の半導体素子の能動層の表面を露出させる
工程の後の素子形成工程が安定したものとなる。また、
ＧａＡｓ基板及びエッチング停止層はそれぞれ選択的に
エッチングされるから、これらのエッチング工程完了後
の能動層の厚さは、エッチングの影響を受けることな
く、能動層が形成された時点での厚さを維持している。
従って、この能動層厚は、前述の従来の基板接着を用い
た方法におけるエッチング後の半導体基板厚より、均一
性、再現性において格段に優れたものとなっている。こ
れによって上記の従来の方法による能動層及び緩衝層を
形成するための半導体基板より、能動層及び結晶欠陥緩
和層を薄層化することが可能となり、放熱性がさらに改
善される。従って、高出力動作時の温度上昇が少なくな
り、これによる素子特性の劣化が抑制され、素子の信頼
性も向上する。また、能動層厚の均一性、再現性が良好
であるため、半導体素子の特性の均一性、再現性も改善
される。
【００２５】本発明（請求項３）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＧａＰからなるものであるか
ら、ＧａＡｓの約二倍の熱伝導率をもつＧａＰを第２の
基板に用いることにより、熱放散の経路の熱抵抗が低減
され、放熱性が改善される。また、前記素子能動層は前
記結晶欠陥緩和層を挟んで、ＧａＰ基板と接着されてい
るから、能動層の結晶性が劣化することは無い。さら
に、ＧａＰ基板があることにより、充分な機械的強度が
得られ、上記の半導体素子の能動層の表面を露出させる
工程の後の素子形成工程が安定したものとなる。また、
ＧａＡｓ基板及びエッチング停止層はそれぞれ選択的に
エッチングされるから、これらのエッチング工程完了後
の能動層の厚さは、エッチングの影響を受けることな
く、能動層が形成された時点での厚さを維持している。
従って、この能動層厚は、前述の従来の基板接着を用い
た方法におけるエッチング後の半導体基板厚より、均一
性、再現性において格段に優れたものとなっている。こ
れによって上記の従来の方法による能動層及び緩衝層を
形成するための半導体基板より、能動層及び結晶欠陥緩
和層を薄層化することが可能となり、放熱性がさらに改
善される。従って、高出力動作時の温度上昇が少なくな
り、これによる素子特性の劣化が抑制され、素子の信頼
性も向上する。また、能動層厚の均一性、再現性が良好
であるため、半導体素子の特性の均一性、再現性も改善
される。
【００２６】本発明（請求項４）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＳｉからなるものであるから、
ＧａＡｓの約三倍の熱伝導率をもつＳｉを第２の基板に
用いることにより、熱放散の経路の熱抵抗が低減され、
放熱性が改善される。また、前記素子能動層は前記結晶
欠陥緩和層を挟んで、Ｓｉ基板と接着されているから、
能動層の結晶性が劣化することは無い。さらに、Ｓｉ基
板があることにより、充分な機械的強度が得られ、上記
の半導体素子の能動層の表面を露出させる工程の後の素
子形成工程が安定したものとなる。また、ＧａＡｓ基板
及びエッチング停止層はそれぞれ選択的にエッチングさ
れるから、これらのエッチング工程完了後の能動層の厚
さは、エッチングの影響を受けることなく、能動層が形
成された時点での厚さを維持している。従って、この能
動層厚は、前述の従来の基板接着を用いた方法における
エッチング後の半導体基板厚より、均一性、再現性にお
いて格段に優れたものとなっている。これによって上記
の従来の方法による能動層及び緩衝層を形成するための
半導体基板より、能動層及び結晶欠陥緩和層を薄層化す
ることが可能となり、放熱性がさらに改善される。従っ
て、高出力動作時の温度上昇が少なくなり、これによる
素子特性の劣化が抑制され、素子の信頼性も向上する。
また、能動層厚の均一性、再現性が良好であるため、半
導体素子の特性の均一性、再現性も改善される。また、
第２の基板に化合物半導体ではなく、Ｓｉを用いている
ため、低コスト化が可能となる。
【００２７】本発明（請求項５）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＳｉ層及び該Ｓｉ層より充分に
薄いＳｉＯ2 層からなり、前記結晶欠陥緩和層表面と前
記第２の基板の表面を接着させる工程が、前記結晶欠陥
緩和層表面と前記ＳｉＯ2 層の表面を接着させるもので
あるから、Ｓｉを用いることにより、熱放散の経路の熱
抵抗が低減され、放熱性が改善されるとともに、前記Ｓ
ｉＯ2 膜を用いたことにより、Ｓｉ層と半導体素子能動
層とを絶縁することが可能となる。ＳｉＯ2 の熱伝導率
はＳｉの数十分の一程度であるが、ＳｉＯ2 層の厚さを
Ｓｉ基板の厚さに対して充分薄くすることにより、Ｓｉ
Ｏ2 層の熱抵抗はＳｉ基板の熱抵抗にに対して無視でき
る程度に小さくできる。また、前記素子能動層は前記結
晶欠陥緩和層を挟んで、ＳｉＯ2薄膜と接着されている
から、能動層の結晶性が劣化することは無い。さらに、
Ｓｉ基板があることにより、充分な機械的強度が得ら
れ、上記の半導体素子の能動層の表面を露出させる工程
の後の素子形成工程が安定したものとなる。また、Ｇａ
Ａｓ基板及びエッチング停止層はそれぞれ選択的にエッ
チングされるから、これらのエッチング工程完了後の能
動層の厚さは、エッチングの影響を受けることなく、能
動層が形成された時点での厚さを維持している。従っ
て、この能動層厚は、前述の従来の基板接着を用いた方
法におけるエッチング後の半導体基板厚より、均一性、
再現性において格段に優れたものとなっている。これに
よって上記の従来の方法による能動層及び緩衝層を形成
するための半導体基板より、能動層及び結晶欠陥緩和層
を薄層化することが可能となり、放熱性がさらに改善さ
れる。従って、高出力動作時の温度上昇が少なくなり、
これによる素子特性の劣化が抑制され、素子の信頼性も
向上する。また、能動層厚の均一性、再現性が良好であ
るため、半導体素子の特性の均一性、再現性も改善され
る。また、第２の基板に化合物半導体ではなく、Ｓｉを
用いているため、低コスト化が可能となる。
【００２８】本発明（請求項６）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記第１の基板がＩｎＰからなるものであるか
ら、ＩｎＰより高い熱伝導率をもつ物質からなる第２の
基板を用いることにより、熱放散の経路の熱抵抗が低減
され、放熱性が改善される。また、前記素子能動層は前
記結晶欠陥緩和層を挟んで、第２の基板と接着されてい
るから、能動層の結晶性が劣化することは無い。さら
に、第２の基板があることにより、充分な機械的強度が
得られ、上記の半導体素子の能動層の表面を露出させる
工程の後の素子形成工程が安定したものとなる。また、
ＩｎＰ基板及びエッチング停止層はそれぞれ選択的にエ
ッチングされるから、これらのエッチング工程完了後の
能動層の厚さは、エッチングの影響を受けることなく、
能動層が形成された時点での厚さを維持している。従っ
て、この能動層厚は、前述の従来の基板接着を用いた方
法におけるエッチング後の半導体基板厚より、均一性、
再現性において格段に優れたものとなっている。これに
よって上記の従来の方法による能動層及び緩衝層を形成
するための半導体基板より、能動層及び結晶欠陥緩和層
を薄層化することが可能となり、放熱性がさらに改善さ
れる。従って、高出力動作時の温度上昇が少なくなり、
これによる素子特性の劣化が抑制され、素子の信頼性も
向上する。また、能動層厚の均一性、再現性が良好であ
るため、半導体素子の特性の均一性、再現性も改善され
る。また、第２の基板に化合物半導体ではなく、Ｓｉを
用いているため、低コスト化が可能となる。
【００２９】本発明（請求項７）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項６）にお
いて、前記第２の基板がＳｉからなるものであるから、
ＩｎＰの約二倍の熱伝導率をもつＳｉを第２の基板に用
いることにより、熱放散の経路の熱抵抗が低減され、放
熱性が改善される。また、前記素子能動層は前記結晶欠
陥緩和層を挟んで、Ｓｉ基板と接着されているから、能
動層の結晶性が劣化することは無い。さらに、Ｓｉ基板
があることにより、充分な機械的強度が得られ、上記の
半導体素子の能動層の表面を露出させる工程の後の素子
形成工程が安定したものとなる。また、ＩｎＰ基板及び
エッチング停止層はそれぞれ選択的にエッチングされる
から、これらのエッチング工程完了後の能動層の厚さ
は、エッチングの影響を受けることなく、能動層が形成
された時点での厚さを維持している。従って、この能動
層厚は、前述の従来の基板接着を用いた方法におけるエ
ッチング後の半導体基板厚より、均一性、再現性におい
て格段に優れたものとなっている。これによって上記の
従来の方法による能動層及び緩衝層を形成するための半
導体基板より、能動層及び結晶欠陥緩和層を薄層化する
ことが可能となり、放熱性がさらに改善される。従っ
て、高出力動作時の温度上昇が少なくなり、これによる
素子特性の劣化が抑制され、素子の信頼性も向上する。
また、能動層厚の均一性、再現性が良好であるため、半
導体素子の特性の均一性、再現性も改善される。また、
第２の基板に化合物半導体ではなく、Ｓｉを用いている
ため、低コスト化が可能となる。
【００３０】本発明（請求項８）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項６）にお
いて、前記第２の基板がＳｉ層及び該Ｓｉ層より充分に
薄いＳｉＯ2 層からなり、前記結晶欠陥緩和層表面と前
記第２の基板の表面を接着させる工程が、前記結晶欠陥
緩和層表面と前記ＳｉＯ2 層の表面を接着させるもので
あるから、Ｓｉを用いることにより、熱放散の経路の熱
抵抗が低減され、放熱性を改善するとともに、前記Ｓｉ
Ｏ2 膜を用いたことにより、Ｓｉ層と半導体素子能動層
とを絶縁することが可能となる。ＳｉＯ2 の熱伝導率は
Ｓｉの数十分の一程度であるが、ＳｉＯ2 層の厚さをＳ
ｉ基板の厚さに対して充分薄くすることにより、ＳｉＯ
2 層の熱抵抗はＳｉ基板の熱抵抗にに対して無視できる
程度に小さくできる。また、前記素子能動層は前記結晶
欠陥緩和層を挟んで、ＳｉＯ2 薄膜と接着されているか
ら、能動層の結晶性が劣化することは無い。さらに、Ｓ
ｉ基板があることにより、充分な機械的強度が得られ、
上記の半導体素子の能動層の表面を露出させる工程の後
の素子形成工程が安定したものとなる。また、ＩｎＰ基
板及びエッチング停止層はそれぞれ選択的にエッチング
されるから、これらのエッチング工程完了後の能動層の
厚さは、エッチングの影響を受けることなく、能動層が
形成された時点での厚さを維持している。従って、この
能動層厚は、前述の従来の基板接着を用いた方法におけ
るエッチング後の半導体基板厚より、均一性、再現性に
おいて格段に優れたものとなっている。これによって上
記の従来の方法による能動層及び緩衝層を形成するため
の半導体基板より、能動層及び結晶欠陥緩和層を薄層化
することが可能となり、放熱性がさらに改善される。従
って、高出力動作時の温度上昇が少なくなり、これによ
る素子特性の劣化が抑制され、素子の信頼性も向上す
る。また、能動層厚の均一性、再現性が良好であるた
め、半導体素子の特性の均一性、再現性も改善される。
また、第２の基板に化合物半導体ではなく、Ｓｉを用い
ているため、低コスト化が可能となる。
【００３１】本発明（請求項９）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記エッチング停止層上に半導体素子能動層を形
成する工程が、前記エッチング停止層上にヘテロ接合バ
イポーラトランジスタの能動層を形成するものであるか
ら、既に説明したように、能動層及び結晶欠陥緩和層を
薄層化することが可能となり、放熱性がさらに改善され
る。従って、ヘテロ接合バイポーラトランジスタのよう
な電流密度の高い素子においても、高出力動作時の温度
上昇が少なくなり、これによる素子特性の劣化が抑制さ
れる。さらに、これによって信頼性も向上する。また、
能動層厚の均一性、再現性が良好であるため、半導体素
子の特性の均一性、再現性も改善される。さらに、第２
の基板は充分な機械的強度を有しているため、上記の半
導体素子の能動層の表面を露出させる工程の後の素子形
成工程が安定したものとなる。
【００３２】
【実施例】
実施例１．本発明の第１の実施例である、半導体層の製
造方法について説明する。まず、本実施例の半導体層の
製造方法の工程を図１を用いて説明する。最初に、図１
(a) に示すように、第１の基板であるＧａＡｓ基板１上
に膜厚１００ｎｍ程度のＩｎ0.49Ｇａ0.51Ｐからなるエ
ッチング停止層２をエピタキシャル成長させる。ここ
で、Ｉｎ0.49Ｇａ0.51ＰはＧａＡｓに対して格子整合し
ている。さらにＧａＡｓ系半導体素子能動層３を完成時
に第２の基板から最も遠くに位置する層から順にエピタ
キシャル成長させ、最後にＧａＡｓからなる結晶欠陥緩
和層４を成長させる。次に熱伝導率がＧａＡｓの約２倍
であるＧａＰからなる第２の基板５を上記の結晶欠陥緩
和層４の表面に直接接着する。この直接接着は水素雰囲
気中の温度４５０℃、時間３０分程度のアニールで充分
の強度を得る（H.Wada et al.,Int.Symp.GaAs and Rela
ted Compounds,Karuizawa,1992）。直接接着による損傷
は能動層上に成長してある結晶欠陥緩和層４ですべて吸
収されるので、能動層３の品質の劣化は無い。次に図１
(b) に示すように、ＧａＰ基板５をガラス板６にワック
ス８等ではり付ける。さらに図１(c) に示すように、ガ
ラス板６の反対側に露出したＧａＡｓ基板１に対して化
学的なウェットエッチングを行う。この際、エッチング
液として温度２５℃のＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
５：１：１溶液（この時のエッチング速度は約５μｍ／
ｍｉｎ）を用いるとＩｎ0.49Ｇａ0.51Ｐ層２でエッチン
グが自動的に停止する。即ち、この溶液ではＧａＡｓは
エッチングされるがＩｎ0.49Ｇａ0.51Ｐはほとんどエッ
チングされない。これによって、均一性、再現性に優れ
たＧａＡｓ基板の除去が可能となる。次にＩｎ0.49Ｇａ
0.51Ｐを温度２５℃のＨＣｌ（３０％）：Ｈ2 Ｏ＝３：
２溶液（この時のエッチング速度は約１５０ｎｍ／ｍｉ
ｎ）を用いてウェットエッチングする。この溶液ではＩ
ｎ0.49Ｇａ0.51Ｐはエッチングされるが、ＧａＡｓはほ
とんどエッチングされないため、ＧａＡｓ系化合物半導
体からなる能動層３の表面が露出するとエッチングが自
動的に停止する。ここでも、前述のＧａＡｓ基板のエッ
チング同様均一性、再現性に優れたＩｎ0.49Ｇａ0.51Ｐ
層２の除去が可能となっている。最後に図１(d) に示す
ように、ＧａＰ基板５をガラス板６から分離することで
一連の工程は完了し、ＧａＰ基板５上に結晶欠陥緩和
（ＧａＡｓ）層４を挟んで半導体素子能動層３が設けら
れた構造が得られる。
【００３３】次に、本実施例の半導体層の製造方法の作
用及び効果について説明する。本実施例では、第２の基
板に熱伝導率がＧａＡｓの約二倍であるＧａＰからなる
基板を用いているため、ＧａＡｓ基板を用いた場合より
放熱性が改善される。さらに、上記のように選択エッチ
ングを用いているため、能動層の厚さの均一性は成長時
の均一性がほぼ維持され、エッチングに起因する能動層
厚または結晶欠陥緩和層厚のバラツキがほとんど無い。
従って、能動層は素子形成に最小限必要な厚さ、結晶欠
陥緩和層は直接接着による損傷が能動層に及ばないため
に最小限必要な厚さまで薄層化できる。前述の従来の基
板の直接接着を用いた方法では、本実施例のようなエッ
チング停止層を用いていないため、半導体基板のエッチ
ング後に残された素子形成のための半導体基板厚のバラ
ツキが大きく、本実施例のような能動層及び結晶欠陥緩
和層の薄層化は不可能である。これによって、本実施例
においては放熱性がさらに向上し、素子動作時の温度上
昇による素子特性の劣化が抑制され、信頼性も改善され
る。また素子特性の均一性、再現性も向上する。さら
に、既に述べたように能動層の結晶性も良好である。ま
た、機械的強度を保つのに充分な厚み（１００μｍ以
上）を有するＧａＰ基板上に素子形成のための半導体層
（能動層及び結晶欠陥緩和層）が接着されているため、
上記の工程の後の素子形成工程も安定したものとなる。
【００３４】実施例２．本発明の第２の実施例である半
導体層の製造方法について説明する。まず、本実施例の
半導体層の製造方法の工程を図２を用いて説明する。こ
れは、基本的には、図１に示した実施例１の工程と同じ
であり、ＧａＰがＳｉに置き代わっているだけある。即
ち、まず図２(a) に示すように、ＧａＡｓ基板１上にエ
ッチング停止（Ｉｎ0.49Ｇａ0.51Ｐ）層２、半導体素子
能動層３、結晶欠陥緩和（ＧａＡｓ）層４を成長させ
る。次に熱伝導率がＧａＡｓの約３倍であるＳｉからな
る基板１０を上記の結晶欠陥緩和層４の表面に直接接着
する。この直接接着は水素雰囲気中の温度４５０℃、時
間３０分程度のアニールで充分の強度を得る。直接接着
による損傷は能動層上に成長してある結晶欠陥緩和層４
ですべて吸収されるので、能動層３の品質の劣化は無
い。次に図１(b)(c)の工程と同様に、Ｓｉ基板をガラス
板にワックス等ではり付け、ＧａＡｓ基板１及びエッチ
ング停止層２を順に選択エッチングする。最後にＳｉ基
板をガラス板から分離することで一連の工程は完了し、
図２(b) に示すようなＳｉ基板１０上に結晶欠陥緩和
（ＧａＡｓ）層４を挟んで半導体素子能動層３が設けら
れた構造が得られる。
【００３５】次に、本実施例の半導体層の製造方法の作
用及び効果について説明する。Ｓｉは熱伝導率がＧａＡ
ｓの約３倍であり、ＧａＰより熱伝導率が高いため、実
施例１のＧａＰ基板を用いた場合より、放熱性がさらに
改善される。また、化合物半導体基板を用いるよりも低
コスト化が可能となる。また、実施例１と同様に、素子
能動層の結晶性が良好であり、素子特性の均一性、再現
性が向上し、基板の機械的強度が確保される。
【００３６】実施例３．本発明の第３の実施例である半
導体層の製造方法について説明する。まず、本実施例の
半導体層の製造方法の工程を図３を用いて説明する。最
初に、図３(a) に示すようにＳｉ基板１０上に膜厚２０
０〜５００ｎｍ程度のＳｉＯ2 薄膜１１を化学気相成長
法等を用いて形成する。この際、Ｓｉ基板１０の表面を
酸化させることによってＳｉＯ2 薄膜１１を形成しても
よい。ＧａＡｓ基板１上にはエッチング停止層２、素子
能動層３、結晶欠陥緩和層４を実施例１とまったく同じ
ように形成する。次に、ＳｉＯ2 薄膜１１の表面と結晶
欠陥緩和層４の表面を直接接着する。直接接着の方法は
実施例１と同じである。以下の工程は実施例１で図１
(b),(c),(d) に示した工程と同じであり、Ｓｉ基板をガ
ラス板にワックス等ではり付け、ＧａＡｓ基板１及びエ
ッチング停止層２を順に選択エッチングした後、Ｓｉ基
板をガラス板から分離する。最後に図３(b) に示すよう
なＳｉ基板１０上にＳｉＯ2 薄膜１１、結晶欠陥緩和
（ＧａＡｓ）層４を挟んで半導体素子能動層３が設けら
れた構造が得られる。
【００３７】次に、本実施例の半導体層の製造方法の作
用及び効果について説明する。一般にＳｉ基板はｎ型ま
たはｐ型のいずれかの導電型をもつが、ＳｉＯ2 薄膜は
膜厚が５０ｎｍ以上あれば、絶縁膜としての充分な機能
をもつため、本実施例の方法を用いることにより、Ｓｉ
基板と素子能動層を絶縁することができる。一方、Ｓｉ
Ｏ2 の熱伝導率はＳｉの数十分の一と小さいが、ＳｉＯ
2 薄膜１１の膜厚は数百ｎｍ程度とＳｉ基板１０の厚さ
（１００μｍ以上）より充分薄いから、この薄膜の熱抵
抗はＳｉ基板１０の熱抵抗に対して無視できる程度に小
さい。従って、本実施例のようなＳｉＯ2 薄膜を用いる
ことにより、Ｓｉ基板とＧａＡｓ系素子との絶縁をとる
ことができると同時に、放熱性を改善することができ
る。また、実施例１と同様に、素子能動層の結晶性が良
好であり、素子特性の均一性、再現性が向上し、基板の
機械的強度が確保される。また、放熱のための基板にＳ
ｉ基板を用いているため、化合物半導体基板を用いるよ
りも低コスト化が可能となる。
【００３８】実施例４．本発明の第４の実施例である半
導体層の製造方法について説明する。まず、この半導体
層の製造方法の工程を図４を用いて説明する。最初に、
図４(a) に示すように、第１の基板であるＩｎＰ基板２
１上に膜厚１００ｎｍ以下のＩｎ0.53Ｇａ0.47Ａｓから
なるエッチング停止層２２をエピタキシャル成長させ
る。ここで、Ｉｎ0.53Ｇａ0.47ＡｓはＩｎＰに対して格
子整合している。さらにＩｎＰ系半導体素子能動層２３
を完成時に基板から最も遠くに位置する層から順にエピ
タキシャル成長させ、最後にＩｎＰからなる結晶欠陥緩
和層２４を成長させる。次に熱伝導率がＩｎＰの約２倍
であるＳｉからなる第２の基板１０を上記の結晶欠陥緩
和層２４の表面に直接接着する。この直接接着は水素雰
囲気中の温度４５０℃、時間３０分程度のアニールで充
分の強度を得る。直接接着による損傷は能動層上に成長
してある結晶欠陥緩和層２４ですべて吸収されるので、
能動層２３の品質の劣化は無い。次に図４(b) に示すよ
うに、Ｓｉ基板１０をガラス板６にワックス８等ではり
付け、反対側に露出したＩｎＰ基板２１に対して化学的
なウェットエッチングを行う。この際、エッチング液と
して温度２５℃の希塩酸を用いるとＩｎ0.53Ｇａ0.47Ａ
ｓ層２２でエッチングが自動的に停止する。即ち、この
溶液ではＩｎＰはエッチングされるがＩｎ0.53Ｇａ0.47
Ａｓはほとんどエッチングされない。これによって、均
一性、再現性に優れたＩｎＰ基板の除去が可能となる。
次にＩｎ0.53Ｇａ0.47Ａｓを温度２５℃のクエン酸（５
０％）：Ｈ2 Ｏ2 （３０％）＝４：１溶液を用いてウェ
ットエッチングする。この溶液ではＩｎ0.53Ｇａ0.47Ａ
ｓはエッチングされるが、ＩｎＰはほとんどエッチング
されないため、ＩｎＰ系化合物半導体からなる能動層２
３の表面が露出するとエッチングが自動的に停止する。
ここでも、前述のエッチング同様均一性、再現性に優れ
たＩｎ0.53Ｇａ0.47Ａｓ層２２の除去が可能となってい
る。最後にＳｉ基板１０をガラス板６から分離すること
で一連の工程は完了する。
【００３９】次に、本実施例の半導体層の製造方法の作
用及び効果について説明する。本実施例では、第２の基
板に熱伝導率がＩｎＰの約二倍であるＳｉからなる基板
を用いているため、ＩｎＰ基板を用いた場合より放熱性
が改善される。上記のように選択エッチングを用いてい
るため、能動層の厚さの均一性は成長時の均一性がほぼ
維持され、エッチングに起因する能動層厚または結晶欠
陥緩和層厚のバラツキがほとんど無い。従って、能動層
は素子形成に最小限必要な厚さ、結晶欠陥緩和層は直接
接着による損傷が能動層に及ばないために最小限必要な
厚さまで薄層化できる。これによって、本実施例におい
てはさらに放熱性が向上し、素子動作時の温度上昇によ
る素子特性の劣化が抑制され、信頼性も改善される。ま
た素子特性の均一性、再現性も向上する。さらに、既に
述べたように能動層の結晶性も良好である。また、機械
的強度を保つのに充分な厚み（１００μｍ以上）を有す
るＳｉ基板上に素子形成のための半導体層（能動層及び
結晶欠陥緩和層）が接着されているため、上記の工程の
後の素子形成工程も安定したものとなる。また、放熱の
ための基板にＳｉ基板を用いているため、化合物半導体
基板を用いるよりも低コスト化が可能となる。
【００４０】実施例５．本発明の第５の実施例である半
導体層の製造方法について説明する。まず、本実施例の
半導体層の製造方法の工程を図５を用いて説明する。最
初に、図５(a) に示すようにＳｉ基板１０上に膜厚２０
０〜５００ｎｍ程度のＳｉＯ2 薄膜１１を化学気相成長
法等を用いて形成する。この際、Ｓｉ基板１０の表面を
酸化させることによってＳｉＯ2 薄膜１１を形成しても
よい。ＩｎＰ基板２１上にはエッチング停止層２２、素
子能動層２３、結晶欠陥緩和層２４を実施例４とまった
く同じように形成する。次に、ＳｉＯ2 薄膜１１の表面
と結晶欠陥緩和層２４の表面を直接接着する。直接接着
の方法は実施例４と同じである。以下の工程は実施例４
で図４(b),(c),(d) に示した工程と同じであり、Ｓｉ基
板をガラス板にワックス等ではり付け、ＩｎＰ基板２１
及びエッチング停止層２２を順に選択エッチングした
後、Ｓｉ基板をガラス板から分離する。最後に図５(b)
に示すようなＳｉ基板１０上にＳｉＯ2 薄膜１１、結晶
欠陥緩和（ＩｎＰ）層２４を挟んで半導体素子能動層２
３が設けられた構造が得られる。
【００４１】次に、本実施例の半導体層の製造方法の作
用及び効果について説明する。一般にＳｉ基板はｎ型ま
たはｐ型のいずれかの導電型をもつが、ＳｉＯ2 薄膜は
膜厚が５０ｎｍ以上あれば、絶縁膜としての充分な機能
をもつから、本実施例の方法を用いることにより、Ｓｉ
基板と素子能動層を絶縁することができる。一方、Ｓｉ
Ｏ2 の熱伝導率はＳｉの数十分の一と小さいが、ＳｉＯ
2 薄膜１１の膜厚は数百ｎｍ程度とＳｉ基板１０の厚さ
（１００μｍ以上）より充分薄いから、この薄膜の熱抵
抗はＳｉ基板１０の熱抵抗に対して無視できる程度に小
さい。従って、本実施例のようなＳｉＯ2 薄膜を用いる
ことにより、Ｓｉ基板とＩｎＰ系素子との絶縁をとるこ
とができると同時に、放熱性を改善することができる。
また、実施例４と同様に、素子能動層の結晶性が良好で
あり、素子特性の均一性、再現性が向上し、基板の機械
的強度が確保される。また、放熱のための基板にＳｉ基
板を用いているため、化合物半導体基板を用いるよりも
低コスト化が可能となる。
【００４２】実施例６．本発明の第６の実施例である半
導体層の製造方法について説明する。まず、本実施例の
半導体層の製造方法の工程を図６を用いて説明する。第
１の基板であるＧａＡｓ基板１上に成長させる各層にお
いて、Ｉｎ0.49Ｇａ0.51Ｐからなるエッチング停止層２
とＧａＡｓからなる結晶欠陥緩和層４は、実施例１とま
ったく同じである。実施例１における素子能動層３は、
本実施例においては、図６(a) に示すようにヘテロ接合
バイポーラトランジスタのｎ型ＩｎＧａＡｓからなるエ
ミッタコンタクト層３１、ｎ型ＡｌＧａＡｓからなるエ
ミッタ層３２、ｐ型ＧａＡｓからなるベース層３３、ｎ
型ＧａＡｓからなるコレクタ層３４を順に成長させたも
のとなっている。この三層の成長の順は、通常の成長の
順とは逆である。これは、この後の工程において、コレ
クタ層３４の側に第２の基板となるＧａＰ基板が接着さ
れ、エミッタコンタクト層３１の側のＧａＡｓ基板がエ
ッチングによって除去されることにより、基板の存在す
る位置の逆転が起こるためである。結晶欠陥緩和層４の
表面とＧａＰ基板５の直接接着、ガラス板６に対するＧ
ａＰ基板５の張り付け、ＧａＡｓ基板１の選択エッチン
グ、エッチング停止層２の選択エッチングの各工程は実
施例１とまったく同じである。次にガラス板６からＧａ
Ｐ基板５を分離することにより、図６(b) に示すような
エミッタコンタクト層３１が最上層となる構造が得られ
る。従って、これ以降、以下のような通常のヘテロ接合
バイポーラトランジスタの製造方法を用いて、安定的な
各能動層の整形及び各電極の形成が可能となる。即ち、
まず図６(c) に示すように、Ｈ+ 注入により、絶縁領域
１０１を形成した後、絶縁膜をＷＳｉ１０３をマスクと
してエッチングすることによりダミーエミッタ１０２を
形成する。次に、図６(d) に示すように、ダミーエミッ
タ１０２をマスクとしてエミッタコンタクト層３１をエ
ッチングし、さらにレジスト１０４とダミーエミッタ１
０２をマスクとしてエミッタ層３２をエッチングした
後、ベース電極１０５を形成する。この後、図６(e) に
示すように、ダミーエミッタ１０２を除去し、エミッタ
電極１０６を形成する。最後に、図６(f) に示すよう
に、ベース電極１０５の外側の絶縁領域の一部をコレク
タ層が露出するまでエッチングして、その底面にコレク
タ電極１０７を形成することにより、ヘテロ接合バイポ
ーラトランジスタが作製される。
【００４３】次に、本実施例の半導体層の製造方法の作
用及び効果について説明する。本実施例においても、Ｇ
ａＡｓ基板及びエッチング停止層の除去に選択エッチン
グを用いているため、実施例１において述べたように、
素子能動層及び結晶欠陥緩和層の薄層化が可能となって
いる。ヘテロ接合バイポーラトランジスタは、他の素子
と比較して電流密度が大きいため、本実施例に示したよ
うに、ＧａＡｓの約二倍の熱伝導率をもつＧａＰからな
る第２の基板を用いるとともに、素子能動層及び結晶欠
陥緩和層を薄層化することにより放熱性を改善すること
は、素子温度の上昇を抑制するために有効である。ま
た、結晶欠陥緩和層４があるため、能動層の結晶性も良
好である。この他、実施例１と同様に、素子の均一性、
再現性、基板の機械的強度が確保される。
【００４４】
【発明の効果】本発明（請求項１）に係わる半導体層の
製造方法は、半導体からなる第１の基板の主面上にエッ
チング停止層を形成する工程と、該エッチング停止層上
に半導体素子能動層を形成する工程と、該半導体素子能
動層上に結晶欠陥緩和層を形成する工程と、該結晶欠陥
緩和層表面と、前記半導体より熱伝導率の高い物質から
なる第２の基板の表面を接着させる工程と、前記半導体
基板のみを選択的にエッチングすることにより除去し、
前記エッチング停止層の表面を露出させる工程と、前記
エッチング停止層のみを選択的にエッチングすることに
より除去し、前記半導体素子能動層の表面を露出させる
工程とを含み、前記第２の基板上に前記結晶欠陥緩和層
を挟んで前記半導体素子能動層を有する半導体層を得る
ものであるから、熱伝導率の高い物質からなる前記第２
の基板により放熱性が改善される。また、能動層の結晶
性が劣化することは無い。さらに、前記第２の基板があ
ることにより、充分な機械的強度が得られ、上記の半導
体素子の能動層の表面を露出させる工程の後の素子形成
工程が安定したものとなる。また、前記半導体基板を選
択的にエッチングする工程完了後の能動層の厚さは、エ
ッチングの影響を受けることなく、能動層が形成された
時点での厚さを維持している。従って、この能動層厚
は、前述の従来の基板接着を用いた方法におけるエッチ
ング後の半導体基板厚より、均一性、再現性において格
段に優れたものとなっている。これによって上記の従来
の方法による能動層及び緩衝層を形成するための半導体
基板より、能動層及び結晶欠陥緩和層を薄層化すること
が可能となり、放熱性がさらに改善される。従って、高
出力動作時の温度上昇が少なくなり、これによる素子特
性の劣化が抑制され、素子の信頼性も向上する。また、
半導体素子の特性の均一性、再現性も改善される。
【００４５】本発明（請求項２）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記第１の基板がＧａＡｓからなるものであるか
ら、ＧａＡｓより高い熱伝導率をもつ物質からなる第２
の基板を用いることにより、熱放散の経路の熱抵抗が低
減され、放熱性が改善される。また、能動層の結晶性が
劣化することは無い。さらに、第２の基板があることに
より、充分な機械的強度が得られ、上記の半導体素子の
能動層の表面を露出させる工程の後の素子形成工程が安
定したものとなる。また、ＧａＡｓ基板及びエッチング
停止層の選択的エッチング工程完了後の能動層の厚さ
は、エッチングの影響を受けることなく、能動層が形成
された時点での厚さを維持している。従って、この能動
層厚は、前述の従来の基板接着を用いた方法におけるエ
ッチング後の半導体基板厚より、均一性、再現性におい
て格段に優れたものとなっている。これによって上記の
従来の方法による能動層及び緩衝層を形成するための半
導体基板より、能動層及び結晶欠陥緩和層を薄層化する
ことが可能となり、放熱性がさらに改善される。従っ
て、高出力動作時の温度上昇が少なくなり、これによる
素子特性の劣化が抑制され、素子の信頼性も向上する。
また、能動層厚の均一性、再現性が良好であるため、半
導体素子の特性の均一性、再現性も改善される。
【００４６】本発明（請求項３）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＧａＰからなるものであるか
ら、熱放散の経路の熱抵抗が低減され、放熱性が改善さ
れる。また、能動層の結晶性が劣化することは無い。さ
らに、ＧａＰ基板があることにより、充分な機械的強度
が得られ、上記の半導体素子の能動層の表面を露出させ
る工程の後の素子形成工程が安定したものとなる。ま
た、ＧａＡｓ基板及びエッチング停止層の選択的エッチ
ング工程完了後の能動層の厚さは、エッチングの影響を
受けることなく、能動層が形成された時点での厚さを維
持している。従って、この能動層厚は、前述の従来の基
板接着を用いた方法におけるエッチング後の半導体基板
厚より、均一性、再現性において格段に優れたものとな
っている。これによって上記の従来の方法による能動層
及び緩衝層を形成するための半導体基板より、能動層及
び結晶欠陥緩和層を薄層化することが可能となり、放熱
性がさらに改善される。従って、高出力動作時の温度上
昇が少なくなり、これによる素子特性の劣化が抑制さ
れ、素子の信頼性も向上する。また、半導体素子の特性
の均一性、再現性も改善される。
【００４７】本発明（請求項４）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＳｉからなるものであるから、
熱放散の経路の熱抵抗が低減され、放熱性が改善され
る。また、能動層の結晶性が劣化することは無い。さら
に、Ｓｉ基板があることにより、充分な機械的強度が得
られ、上記の半導体素子の能動層の表面を露出させる工
程の後の素子形成工程が安定したものとなる。また、Ｇ
ａＡｓ基板及びエッチング停止層の選択的エッチング工
程完了後の能動層の厚さは、エッチングの影響を受ける
ことなく、能動層が形成された時点での厚さを維持して
いる。従って、この能動層厚は、前述の従来の基板接着
を用いた方法におけるエッチング後の半導体基板厚よ
り、均一性、再現性において格段に優れたものとなって
いる。これによって上記の従来の方法による能動層及び
緩衝層を形成するための半導体基板より、能動層及び結
晶欠陥緩和層を薄層化することが可能となり、放熱性が
さらに改善される。従って、高出力動作時の温度上昇が
少なくなり、これによる素子特性の劣化が抑制され、素
子の信頼性も向上する。また、半導体素子の特性の均一
性、再現性も改善される。また、第２の基板に化合物半
導体ではなく、Ｓｉを用いているため、低コスト化が可
能となる。
【００４８】本発明（請求項５）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項２）にお
いて、前記第２の基板がＳｉ層及び該Ｓｉ層より充分に
薄いＳｉＯ2 層からなり、前記結晶欠陥緩和層表面と前
記第２の基板の表面を接着させる工程が、前記結晶欠陥
緩和層表面と前記ＳｉＯ2 層の表面を接着させるもので
あるから、熱放散の経路の熱抵抗が低減され、放熱性が
改善されるとともに、Ｓｉ層と半導体素子能動層とを絶
縁することが可能となる。また、能動層の結晶性が劣化
することは無い。さらに、Ｓｉ基板があることにより、
充分な機械的強度が得られ、上記の半導体素子の能動層
の表面を露出させる工程の後の素子形成工程が安定した
ものとなる。また、ＧａＡｓ基板及びエッチング停止層
の選択的エッチング工程完了後の能動層の厚さは、エッ
チングの影響を受けることなく、能動層が形成された時
点での厚さを維持している。従って、この能動層厚は、
前述の従来の基板接着を用いた方法におけるエッチング
後の半導体基板厚より、均一性、再現性において格段に
優れたものとなっている。これによって上記の従来の方
法による能動層及び緩衝層を形成するための半導体基板
より、能動層及び結晶欠陥緩和層を薄層化することが可
能となり、放熱性がさらに改善される。従って、高出力
動作時の温度上昇が少なくなり、これによる素子特性の
劣化が抑制され、素子の信頼性も向上する。また、半導
体素子の特性の均一性、再現性も改善される。また、第
２の基板に化合物半導体ではなく、Ｓｉを用いているた
め、低コスト化が可能となる。
【００４９】本発明（請求項６）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記第１の基板がＩｎＰからなるものであるか
ら、熱放散の経路の熱抵抗が低減され、放熱性が改善さ
れる。また、能動層の結晶性が劣化することは無い。さ
らに、第２の基板があることにより、充分な機械的強度
が得られ、上記の半導体素子の能動層の表面を露出させ
る工程の後の素子形成工程が安定したものとなる。ま
た、ＩｎＰ基板及びエッチング停止層の選択的エッチン
グ工程完了後の能動層の厚さは、エッチングの影響を受
けることなく、能動層が形成された時点での厚さを維持
している。従って、この能動層厚は、前述の従来の基板
接着を用いた方法におけるエッチング後の半導体基板厚
より、均一性、再現性において格段に優れたものとなっ
ている。これによって上記の従来の方法による能動層及
び緩衝層を形成するための半導体基板より、能動層及び
結晶欠陥緩和層を薄層化することが可能となり、放熱性
がさらに改善される。従って、高出力動作時の温度上昇
が少なくなり、これによる素子特性の劣化が抑制され、
素子の信頼性も向上する。また、半導体素子の特性の均
一性、再現性も改善される。また、第２の基板に化合物
半導体ではなく、Ｓｉを用いているため、低コスト化が
可能となる。
【００５０】本発明（請求項７）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項６）にお
いて、前記第２の基板がＳｉからなるものであるから、
熱放散の経路の熱抵抗が低減され、放熱性が改善され
る。また、能動層の結晶性が劣化することは無い。さら
に、Ｓｉ基板があることにより、充分な機械的強度が得
られ、上記の半導体素子の能動層の表面を露出させる工
程の後の素子形成工程が安定したものとなる。また、Ｉ
ｎＰ基板及びエッチング停止層の選択的エッチング工程
完了後の能動層の厚さは、エッチングの影響を受けるこ
となく、能動層が形成された時点での厚さを維持してい
る。従って、この能動層厚は、前述の従来の基板接着を
用いた方法におけるエッチング後の半導体基板厚より、
均一性、再現性において格段に優れたものとなってい
る。これによって上記の従来の方法による能動層及び緩
衝層を形成するための半導体基板より、能動層及び結晶
欠陥緩和層を薄層化することが可能となり、放熱性がさ
らに改善される。従って、高出力動作時の温度上昇が少
なくなり、これによる素子特性の劣化が抑制され、素子
の信頼性も向上する。また、半導体素子の特性の均一
性、再現性も改善される。また、第２の基板に化合物半
導体ではなく、Ｓｉを用いているため、低コスト化が可
能となる。
【００５１】本発明（請求項８）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項６）にお
いて、前記第２の基板がＳｉ層及び該Ｓｉ層より充分に
薄いＳｉＯ2 層からなり、前記結晶欠陥緩和層表面と前
記第２の基板の表面を接着させる工程が、前記結晶欠陥
緩和層表面と前記ＳｉＯ2 層の表面を接着させるもので
あるから、熱放散の経路の熱抵抗が低減され、放熱性を
改善するとともに、Ｓｉ層と半導体素子能動層とを絶縁
することが可能となる。また、能動層の結晶性が劣化す
ることは無い。さらに、Ｓｉ基板があることにより、充
分な機械的強度が得られ、上記の半導体素子の能動層の
表面を露出させる工程の後の素子形成工程が安定したも
のとなる。また、ＩｎＰ基板及びエッチング停止層の選
択的エッチング工程完了後の能動層の厚さは、エッチン
グの影響を受けることなく、能動層が形成された時点で
の厚さを維持している。従って、この能動層厚は、前述
の従来の基板接着を用いた方法におけるエッチング後の
半導体基板厚より、均一性、再現性において格段に優れ
たものとなっている。これによって上記の従来の方法に
よる能動層及び緩衝層を形成するための半導体基板よ
り、能動層及び結晶欠陥緩和層を薄層化することが可能
となり、放熱性がさらに改善される。従って、高出力動
作時の温度上昇が少なくなり、これによる素子特性の劣
化が抑制され、素子の信頼性も向上する。また、半導体
素子の特性の均一性、再現性も改善される。また、第２
の基板に化合物半導体ではなく、Ｓｉを用いているた
め、低コスト化が可能となる。
【００５２】本発明（請求項９）に係わる半導体層の製
造方法は、上記の半導体層の製造方法（請求項１）にお
いて、前記エッチング停止層上に半導体素子能動層を形
成する工程が、前記エッチング停止層上にヘテロ接合バ
イポーラトランジスタの能動層を形成するものであるか
ら、既に説明したように、能動層及び結晶欠陥緩和層を
薄層化することが可能となり、放熱性がさらに改善され
る。従って、ヘテロ接合バイポーラトランジスタのよう
な電流密度の高い素子においても、高出力動作時の温度
上昇が少なくなり、これによる素子特性の劣化が抑制さ
れる。さらに、これによって信頼性も向上する。また、
半導体素子の特性の均一性、再現性も改善される。さら
に、第２の基板は充分な機械的強度を有しているため、
上記の半導体素子の能動層の表面を露出させる工程の後
の素子形成工程が安定したものとなる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例である半導体層の製造
方法を説明する図である。
【図２】 本発明の第２の実施例である半導体層の製造
方法を説明する図である。
【図３】 本発明の第３の実施例である半導体層の製造
方法を説明する図である。
【図４】 本発明の第４の実施例である半導体層の製造
方法を説明する図である。
【図５】 本発明の第５の実施例である半導体層の製造
方法を説明する図である。
【図６】 本発明の第６の実施例である半導体層の製造
方法を説明する図である。
【図７】 従来の基板研削後にＰＨＳを形成する半導体
層の製造方法を説明する図である。
【図８】 従来の熱伝導率の高い結晶からなる基板上に
半導体素子能動層を形成する半導体層の製造方法を説明
する図である。
【図９】 従来の基板の直接接着を用いた半導体層の製
造方法を説明する図である。
【符号の説明】
１ ＧａＡｓ基板、２ エッチング停止層（Ｉｎ0.49Ｇ
ａ0.51Ｐ）、３ ＧａＡｓ系半導体素子能動層、４ 結
晶欠陥緩和層（ＧａＡｓ）、５ ＧａＰ基板、６ ガラ
ス板、７ 接着面、８ ワックス、９ ＰＨＳ（Plated
Heat Sink）、 １０ Ｓｉ基板、１１ ＳｉＯ2 薄膜、２１ ＩｎＰ基
板、２２ エッチング停止層（Ｉｎ0.53Ｇａ0.47Ａ
ｓ）、２３ ＩｎＰ系半導体素子能動層、２４ 結晶欠
陥緩和層（ＩｎＰ）、３１ エミッタコンタクト層（ｎ
型ＩｎＧａＡｓ）、３２ エミッタ層（ｎ型ＡｌＧａＡ
ｓ）、３３ ベース層（ｐ型ＧａＡｓ）、３４ コレク
タ層（ｎ型ＧａＡｓ）、４３ 高出力素子となる半導体
層（素子能動層と緩衝層）、４５ 熱伝導率の高い結晶
からなる基板、５１ 半導体基板、５５ 熱伝導率の高
い物質からなる基板、１０１ Ｈ+ 注入域（絶縁領
域）、１０２ ダミーエミッタ（絶縁物）、１０３ Ｗ
Ｓｉ、１０４ レジスト、１０５ ベース電極金属、１
０６ エミッタ電極、１０７ コレクタ電極。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体層の製造方法において、 半導体からなる第１の基板の主面上にエッチング停止層
    を形成する工程と、 該エッチング停止層上に半導体素子能動層を形成する工
    程と、 該半導体素子能動層上に結晶欠陥緩和層を形成する工程
    と、 該結晶欠陥緩和層の表面と、前記半導体より熱伝導率の
    高い物質からなる第２の基板の表面を接着させる工程
    と、 前記第１の基板のみを選択的にエッチングすることによ
    り除去し、前記エッチング停止層の表面を露出させる工
    程と、 前記エッチング停止層のみを選択的にエッチングするこ
    とにより除去し、前記半導体素子能動層の表面を露出さ
    せる工程とを含み、 前記第２の基板上に前記結晶欠陥緩和層を挟んで前記半
    導体素子能動層を有する半導体層を得ることを特徴とす
    る半導体層の製造方法。
  2. 【請求項２】 請求項１に記載の半導体層の製造方法に
    おいて、 前記第１の基板がＧａＡｓからなることを特徴とする半
    導体層の製造方法。
  3. 【請求項３】 請求項２に記載の半導体層の製造方法に
    おいて、 前記第２の基板がＧａＰからなることを特徴とする半導
    体層の製造方法。
  4. 【請求項４】 請求項２に記載の半導体層の製造方法に
    おいて、 前記第２の基板がＳｉからなることを特徴とする半導体
    層の製造方法。
  5. 【請求項５】 請求項２に記載の半導体層の製造方法に
    おいて、 前記第２の基板がＳｉ層及び該Ｓｉ層より充分に薄いＳ
    ｉＯ2 層からなり、 前記結晶欠陥緩和層表面と前記第２の基板の表面を接着
    させる工程は、前記結晶欠陥緩和層表面と前記ＳｉＯ2
    層の表面を接着させるものであることを特徴とする半導
    体層の製造方法。
  6. 【請求項６】 請求項１に記載の半導体層の製造方法に
    おいて、 前記第１の基板がＩｎＰからなることを特徴とする半導
    体層の製造方法。
  7. 【請求項７】 請求項６に記載の半導体層の製造方法に
    おいて、 前記第２の基板がＳｉからなることを特徴とする半導体
    層の製造方法。
  8. 【請求項８】 請求項６に記載の半導体層の製造方法に
    おいて、 前記第２の基板がＳｉ層及び該Ｓｉ層より充分に薄いＳ
    ｉＯ2 層からなり、 前記結晶欠陥緩和層表面と前記第２の基板の表面を接着
    させる工程は、前記結晶欠陥緩和層表面と前記ＳｉＯ2
    層の表面を接着させるものであることを特徴とする半導
    体層の製造方法。
  9. 【請求項９】 請求項１に記載の半導体層の製造方法に
    おいて、 前記エッチング停止層上に半導体素子能動層を形成する
    工程は、前記エッチング停止層上にヘテロ接合バイポー
    ラトランジスタの能動層を形成するものであることを特
    徴とする半導体層の製造方法。
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