NL8801981A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL8801981A
NL8801981A NL8801981A NL8801981A NL8801981A NL 8801981 A NL8801981 A NL 8801981A NL 8801981 A NL8801981 A NL 8801981A NL 8801981 A NL8801981 A NL 8801981A NL 8801981 A NL8801981 A NL 8801981A
Authority
NL
Netherlands
Prior art keywords
layer
insulating layer
semiconductor body
polishing
silicon
Prior art date
Application number
NL8801981A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8801981A priority Critical patent/NL8801981A/nl
Priority to KR1019890011075A priority patent/KR900003968A/ko
Priority to DE68920094T priority patent/DE68920094T2/de
Priority to EP89202019A priority patent/EP0357116B1/en
Priority to US07/389,650 priority patent/US4970175A/en
Priority to JP1203984A priority patent/JPH0281431A/ja
Publication of NL8801981A publication Critical patent/NL8801981A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Description

N.V. Philips' Gloeilampenfabrieken te Eindhoven.
“Werkwijze voor het vervaardigen van een halfgeleiderinrichting"
De uitvinding heeft betrekking op een werkwijze voor hetvervaardigen van een halfgeleiderinrichting, waarbij op het oppervlakvan een gedoteerd monokristallijn halfgeleiderlichaam epitaxiaal eensiliciumlaag wordt aangegroeid, waarna een verbinding tot stand wordtgebracht tussen dit halfgeleiderlichaam en een tweedehalfgeleiderlichaam dat dient als dragerlichaam, waarbij eerst tenminsteéên der oppervlakken van beide lichamen wordt voorzien van eenisolerende laag en waarbij tussen de lichamen een starre verbinding totstand wordt gebracht, waarna het monokristallijne halfgeleiderlichaamwordt weggeetst tot op de epitaxiaal gegroeide siliciumlaag. Eendergelijke werkwijze is bekend uit de Nederlandse ter inzage gelegdeoctrooiaanvrage Nr. 8501773 (PHN 11.428).
De bekende werkwijze is gericht op het verkrijgen van eenhalfgeleiderinrichting waarbij monokristallijne lagen op een isolatorzijn verkregen (S.O.I., Silicon on insulator). Bij een dergelijk proceskunnen zeer dunne halfgeleidende lagen worden toegepast voor hetverkrijgen van halfgeleiderinrichtingen met zeer gunstige prestaties.Dergelijke inrichtingen zijn goed bestand tegen uitwendige straling.
Bij de genoemde werkwijze wordt na het tot stand brengenvan de hechte verbinding tussen de oppervlakken van de genoemde lichamenhet monokristallijne halfgeleiderlichaam weggeetst en stopt deetsbewerking automatisch waar de epitaxiaal gegroeide siliciumlaag, diein vergelijking net het halfgeleiderlichaam zwak gedoteerd is, begint.Om bij het etsen een goede geleiding te verkrijgen is het noodzakelijkdat het halfgeleiderlichaam zeer hoog gedoteerd is (meer dan 10^atomen per cnJ). De epitaxiaal gegroeide (bijvoorbeeld een n-gedoteerde) siliciumlaag is zwak gedoteerd (minder dan 1015 atomen per
O
ca ) om verzekerd te zijn van een goed ets-stop. Het gebruik van hooggedoteerd materiaal bij een etsproces heeft het bezwaar dat gemakkelijkinhonogeniteiten in de dotering van het materiaal ontstaan waarbijtijdens het etsen de zwak-gedoteerde epitaxiaallaag door de etsvloeistofop de ene plaats eerder bereikt wordt dan op de andere. Daarbij wordt een geometrisch inhomogene laag gevormd. Een hoog-gedoteerdhalfgeleiderlichaam in combinatie met een zwak-gedoteerde epitaxiaallaagheeft voorts het bezwaar dat door de afwijkende structuur op hethechtingsvlak van de beide delen mechanische spanningen kunnenontstaan. Ook dan bestaat het risico dat een inhomogene laag wordtverkregen.
De uitvinding heeft onder meer tot doel een werkwijzevoor het vervaardigen van een halfgeleiderinrichting te verschaffenwaarbij op een isolerende laag een dunne halfgeleidende laag met zeergelijkmatige dikte wordt verkregen.
Een werkwijze van de in de aanhef genoemde soort heeftdaartoe volgens de uitvinding het kenmerk, dat voordat de verbindingtussen de lichamen tot stand wordt gebracht delen van de isolerende laagworden verwijderd, waarna op het oppervlak een laag van elektrischgeleidend materiaal wordt gedeponeerd met een dikte die groter is dandie van de isolerende laag waarna een polijstbehandeling wordtuitgevoerd tenminste tot op de isolerende laag.
Met behulp van de werkwijze volgens de uitvinding wordteen zeer homogene laag op een isolator gerealiseerd. Ook kan eendergelijke laag in vergelijking met een laag verkregen met de bekendewerkwijze zeer dun worden uitgevoerd. Dit is in het bijzonder voordeligbij een submicronproces, zoals bij de vervaardiging van een CMOS-schakeling.
Een belangrijk voordeel van de werkwijze volgens deuitvinding is dat het gebruik van relatief hooggedoteerdhalfgeleidermateriaal in het halfgeleiderlichaam is vermeden. (In eenpraktische uitvoeringsvorm is het halfgeleiderlichaam p-gedoteerd enbevat circa 7.10” atomen per cnr). De mechanische spanningen op hetgrensvlak tussen de aangegroeide zwak-gedoteerde epitaxiaallaag en hethalfgeleiderlichaam treden nauwelijks op, inhomogeniteiten in dedotering van het materiaal zijn afwezig en diffusie van doopatomen uithet hooggedoteerde materiaal in het laaggedoteerde materiaal is vermeden.
De uitvinding berust op het inzicht dat bij het chemischetsproces een elektrische potentiaal wordt onderhouden via het relatiefsterk gedoteerde geleidende polysilicium dat zich slechts op bepaaldeplaatsen in de isolerende laag bevindt. Dit polysilicium strekt zich uittot het grensvlak van het dragerlichaam en de isolerende laag.
In een voorkeursuitvoering van de werkwijze volgens deuitvinding is de isolerende laag uitgevoerd als dubbellaag van eenisolerende laag en een polijststoppende isolerende laag.
De polijststoppende laag bevindt zich in een praktischeuitvoeringsvorm aan de van het dragerlichaam afgekeerde zijde van deisolerende laag.
Een dergelijke polijststoppende laag (die in een specialeuitvoeringsvorm siliciumnitride bevat) is met name bij toepassing vaneen chemisch etsproces voordelig. Bij een dergelijk etsproces fungeerthet samenstel van dragerlichaam en halfgeleiderlichaam als eersteelektrode in een chemisch bad en is, op enige afstand van de eersteelektrode, een tweede elektrode in het bad aanwezig aan de zijde vanhet halfgeleiderlichaam. De veldlijnen van de potentiaal tussen deelektroden lopen via de gedefinieerde elektrisch geleidende delen vanhetgeleidende materiaal zoals hooggedoteerd polycsilicium. De potentiaalis verantwoordelijk voor het chemisch proces waarbij, zodra bij hetetsen de epitaxiaallaag wordt bereikt er passivering optreedt. Dit wilzeggen er wordt op de epitaxiaallaag siliciumdioxyde gevormd dat nietoplost in het etsblad. Het voordeel van siliciumnitride is, datdergelijk materiaal mechanisch hard is en chemisch inert is.
De delen die worden verwijderd in de isolerende laagworden bij voorkeur daar gelokaliseerd waar later krasbanen komen.
Over de krasbanen worden later de gerede produktendoorgesneden waarbij afzonderlijke halfgeleiderelementen verkregenworden. Gebleken is dat het geleidende materiaal in de groeven geenenkele invloed op het functioneren van de halfgeleiderinrichting heeft.
De uitvinding zal nader worden toegelicht aan de handvan de tekening waarin een uitvoeringsvorm van de werkwijze volgens deuitvinding is getoond.
In de tekening toont:
Fig. 1 een halfgeleiderlichaam dat dient alsdragerlichaam;
Fig. 2 het dragerlichaam volgens figuur 1, waarvan hetoppervlak is voorzien van een elektrisch isolerende laag en eenpolijststoppende isolerende laag;
Fig. 3 het dragerlichaam waarin door etsen groeven zijnaangebracht in de beide lagen;
Fig. 4 het dragerlichaam volgens figuur 3 waarbij op hetoppervlak een laag van elektrisch geleidend polykristallijn silicium isgedeponeerd;
Fig. 5 het dragerlichaam volgens figuur 4 waarbij hetpolykristallijn silicium is vlak gepolijst tot op de polijststoppendeisolerende laag;
Fig. 6 een tweede halfgeleiderlichaam voorzien van een n-gedoteerde dunne epitaxiaal aangegroeide siliciumlaag;
Fig. 7 een samenstel van het dragerlichaam volgensfiguur 5 en het halfgeleiderlichaam volgens figuur 6; en toont
Fig. 8 het samenstel volgens figuur 7, waarbij een dunnesiliciumlaag volgens de uitvinding is gevormd.
In de figuren 1 en 2 wordt het dragerlichaam getoond datbijvoorbeeld bestaat uit een n-gedoteerde silicium drager 1. Daarop iseen dunne isolerende laag (dikte circa 1 pm) siliciumoxyde 2 thermischaangebracht en daaroverheen een dunne polijststoppende isolerende laag 3(dikte circa 0,2 pm) bestaande uit siliciumnitride. Dit laatstegeschiedt met behulp van een LPCVD (Low pressure Chemical vapourdeposition) proces. Het oppervlak van de drager 1 is vóór hetoxyderen met behulp van een bulkafnemende polijstbehandeling vlak englad gemaakt. Bij een dergelijke polijstbehandeling wordt tenminste 10pm materiaal weggenomen. Daarna wordt geoxideerd en zoals bovenvermeld, de laag Si3N4 over de oxydelaag aangebracht. Daarna wordtde Si3N4-laag 3 zo nodig aan een bindingsaktiverende bewerkingonderworpen, bijvoorbeeld door licht polijsten van het oppervlak. Zoalsis weergegeven in figuur 3 ondergaat het lichaam volgens figuur 2 daarnaeen etsstap door in de beide lagen 2 en 3 zogeheten etsgroeven (4,5) aante brengen. In de tekening zijn bij wijze van voorbeeld twee vandergelijke groeven aangeduid. Deze groeven strekken zich uit tot op hetsilicium van het dragerlichaam. De etsgroeven zijn bij voorkeurgelokaliseerd op die plaatsen waar later krasbanen komen.
In figuur 4 is het lichaam volgens figuur 3 weergegeven,waarbij op het oppervlak een laag geleidend polykristallijn silicium 6is gedeponeerd. De dikte is groter dan die van de lagen 2 en 3 samen.
In figuur 5 is de situatie weergegeven waarbij hetoppervlak vlak is gepolijst tot op de polijststoppende laag 3.
In figuur 6 is het p-gedoteerd halfgeleiderlichaam 7 aangegeven waarop een dunne laag 8 van n*gedoteerd siliciumepitaxiaal is aangegroeid. Vervolgens worden de lichamen volgensfiguur 5 en figuur 6 gereinigd en in een stofvrije atmosfeer met delagen 3 en 8 tegen elkaar gebracht (zie figuur 7). Daarbij vindt eenspontane hechting plaats, bekend onder de naam aansprengen. De optischgladde oppervlakken zijn aan een v.d. Waals-binding of dipool-bindingonderworpen. Door het geheel een temperatuurbehandeling van tenminste350°C te laten ondergaan, wordt het hechtend effect nog verhoogd. Aande onderzijde van lichaam 1 wordt nu een elektrisch contactorgaan 9aangebracht.
Het p-gedoteerde deel 7 van het halfgeleiderlichaam wordtvervolgens tot op de epitaxiaallaag 8 met behulp van een chemisch procesweggeetst. Daarbij wordt het samenstel van het lichaam 1 en lichaam 7(zoals is getoond in figuur 7) in een warm bad (T - 80°C) van eenwaterige oplossing van kaliumhydroxyde (7 N) geplaatst en op eenelektrische potentiaal gebracht. Deze elektrische potentiaal wordt viahet geleidende polykristallijn silicium 6 aan de epitaxiaallaag 8doorgegeven. Dit samenstel fungeert als eerste elektrode. Met behulp vaneen tegengestelde elektrische potentiaal op een tweede elektrode in hetbad wordt zo het n-gedoteerde materiaal gepassiveerd waardoor hetetsproces stopt. Zo ontstaat het produkt volgens figuur 8.
Het zal duidelijk zijn dat binnen het kader van deuitvinding voor de vakman nog variaties mogelijk zijn, zodat vele anderehalfgeleiderinrichtingen met behulp van de werkwijze volgens deuitvinding kunnen worden gerealiseerd. Het is mogelijk als variant vande werkwijze zoals boven is geschetst de isolerende laag niet alsdubbellaag met een polijststoppende isolerende laag laag uit te voeren.Dan wordt in delen van slechts de isolerende laag het geleidendepolykristallijne silicium aangebracht.
In het bovengenoemde uitvoeringsvoorbeeld is beschrevendat de isolerende en de polijststoppende isolerende laag zijn aagebrachtop het dragerlichaam. Het is ook mogelijk deze lagen aan te brengen opde epitaxiaal gegroeide laag.

Claims (4)

1. Werkwijze voor het vervaardigen van eenhalfgeleiderinrichting, waarbij op het oppervlak van een gedoteerdmonokristallijn halfgeleiderlichaam epitaxiaal een siliciumlaag wordtaangegroeid, waarna een verbinding tot stand wordt gebracht tussen dithalfgeleiderlichaam en een tweede halfgeleiderlichaam dat dient alsdragerlichaam, waarbij eerst tenminste één der oppervlakken van beide lichamen wordt voorzien van een isolerende laag en waarbij tussende lichamen een starre verbinding tot stand wordt gebracht, waarna hetmonokristallijne halfgeleiderlichaam wordt weggeetst tot op deepitaxiaal gegroeide siliciumlaag, met het kenmerk, dat voordat deverbinding tussen de lichamen tot stand wordt gebracht delen van deisolerende laag worden verwijderd, waarna op het oppervlak een laag vanelektrisch geleidend materiaal wordt gedeponeerd met een dikte diegroter is dan die van de isolerende laag waarna een polijstbehandelingwordt uitgevoerd tenminste tot op de isolerende laag.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat deisolerende laag is uitgevoerd als dubbellaag van een isolerende laag eneen polijststoppende isolerende laag.
3. Werkwijze volgens conclusie 2, met het kenmerk, datde polijststoppende laag siliciumnitride bevat.
4. Werkwijze volgens conclusie 1, 2 of 3, met het kenmerk, dat de verwijderde delen in de isolerende laag daar worden gelokaliseerd•waar later krasbanen komen.
NL8801981A 1988-08-09 1988-08-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting. NL8801981A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8801981A NL8801981A (nl) 1988-08-09 1988-08-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
KR1019890011075A KR900003968A (ko) 1988-08-09 1989-08-03 반도체 소자 제조 방법
DE68920094T DE68920094T2 (de) 1988-08-09 1989-08-03 Verfahren zum Herstellen einer Halbleiteranordnung.
EP89202019A EP0357116B1 (en) 1988-08-09 1989-08-03 Method of manufacturing a semiconductor device
US07/389,650 US4970175A (en) 1988-08-09 1989-08-04 Method of manufacturing a semiconductor device using SEG and a transitory substrate
JP1203984A JPH0281431A (ja) 1988-08-09 1989-08-08 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8801981 1988-08-09
NL8801981A NL8801981A (nl) 1988-08-09 1988-08-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Publications (1)

Publication Number Publication Date
NL8801981A true NL8801981A (nl) 1990-03-01

Family

ID=19852732

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8801981A NL8801981A (nl) 1988-08-09 1988-08-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

Country Status (6)

Country Link
US (1) US4970175A (nl)
EP (1) EP0357116B1 (nl)
JP (1) JPH0281431A (nl)
KR (1) KR900003968A (nl)
DE (1) DE68920094T2 (nl)
NL (1) NL8801981A (nl)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200808A (en) * 1989-11-29 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having smooth contact holes formed through multi-layer insulators of different etching speeds
US5234846A (en) * 1992-04-30 1993-08-10 International Business Machines Corporation Method of making bipolar transistor with reduced topography
US5334281A (en) * 1992-04-30 1994-08-02 International Business Machines Corporation Method of forming thin silicon mesas having uniform thickness
US5258318A (en) * 1992-05-15 1993-11-02 International Business Machines Corporation Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JPH06216093A (ja) * 1993-01-18 1994-08-05 Mitsubishi Materials Shilicon Corp 半導体基板の研磨方法とこれを用いた半導体基板の製造方法
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
US5453396A (en) * 1994-05-31 1995-09-26 Micron Technology, Inc. Sub-micron diffusion area isolation with SI-SEG for a DRAM array
JPH0831791A (ja) * 1994-07-11 1996-02-02 Mitsubishi Electric Corp 半導体層の製造方法
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
EP0820092A4 (en) 1996-02-07 2000-03-29 Hitachi Chemical Co Ltd CERIUM OXIDE ABRASIVE, SEMICONDUCTOR MICROPLATE, SEMICONDUCTOR DEVICE, PROCESS FOR PRODUCING THE SAME, AND METHOD FOR POLISHING THE SUBSTRATES
JPH1070187A (ja) * 1996-08-28 1998-03-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100281109B1 (ko) * 1997-12-15 2001-03-02 김영환 에스오아이(soi)소자및그의제조방법
US6348715B1 (en) 1997-12-15 2002-02-19 Lg Semicon Co., Ltd. SOI (silicon on insulator) device
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6563133B1 (en) 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
US7642566B2 (en) * 2006-06-12 2010-01-05 Dsm Solutions, Inc. Scalable process and structure of JFET for small and decreasing line widths
US6294413B1 (en) * 2000-12-27 2001-09-25 Vanguard International Semiconductor Corp. Method for fabricating a SOI (silicon on insulator) device
JP2004103946A (ja) * 2002-09-11 2004-04-02 Canon Inc 基板及びその製造方法
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3850707A (en) * 1964-09-09 1974-11-26 Honeywell Inc Semiconductors
US3997381A (en) * 1975-01-10 1976-12-14 Intel Corporation Method of manufacture of an epitaxial semiconductor layer on an insulating substrate
JPS58197739A (ja) * 1982-04-23 1983-11-17 Jido Keisoku Gijutsu Kenkiyuukumiai 半導体集積回路用基板の製造方法
JPS58192346A (ja) * 1982-05-06 1983-11-09 Toshiba Corp 半導体装置の製造方法
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
JPS5919350A (ja) * 1982-07-23 1984-01-31 Jido Keisoku Gijutsu Kenkiyuukumiai 集積回路用基板の製造方法
US4501060A (en) * 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
JPS6054452A (ja) * 1983-09-05 1985-03-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
EP0161740B1 (en) * 1984-05-09 1991-06-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor substrate
JPS6116544A (ja) * 1984-07-03 1986-01-24 Nec Corp 半導体装置の製造方法
JPH0783050B2 (ja) * 1985-06-21 1995-09-06 株式会社東芝 半導体素子の製造方法
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US4849371A (en) * 1986-12-22 1989-07-18 Motorola Inc. Monocrystalline semiconductor buried layers for electrical contacts to semiconductor devices
US4902641A (en) * 1987-07-31 1990-02-20 Motorola, Inc. Process for making an inverted silicon-on-insulator semiconductor device having a pedestal structure
US4851366A (en) * 1987-11-13 1989-07-25 Siliconix Incorporated Method for providing dielectrically isolated circuit
US4820653A (en) * 1988-02-12 1989-04-11 American Telephone And Telegraph Company Technique for fabricating complementary dielectrically isolated wafer
US4879258A (en) * 1988-08-31 1989-11-07 Texas Instruments Incorporated Integrated circuit planarization by mechanical polishing
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process

Also Published As

Publication number Publication date
EP0357116A1 (en) 1990-03-07
US4970175A (en) 1990-11-13
EP0357116B1 (en) 1994-12-21
DE68920094T2 (de) 1995-06-29
DE68920094D1 (de) 1995-02-02
JPH0281431A (ja) 1990-03-22
KR900003968A (ko) 1990-03-27

Similar Documents

Publication Publication Date Title
NL8801981A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US5102821A (en) SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium
US6242324B1 (en) Method for fabricating singe crystal materials over CMOS devices
US7157300B2 (en) Fabrication of thin film germanium infrared sensor by bonding to silicon wafer
Yablonovitch et al. Van der Waals bonding of GaAs on Pd leads to a permanent, solid‐phase‐topotaxial, metallurgical bond
US8304324B2 (en) Low-temperature wafer bonding of semiconductors to metals
US4738935A (en) Method of manufacturing compound semiconductor apparatus
US6630713B2 (en) Low temperature silicon wafer bond process with bulk material bond strength
JP2857802B2 (ja) ２個の物体を一体に連結する方法
JP3406598B2 (ja) 半導体構成素子の製造法
US6524890B2 (en) Method for manufacturing semiconductor device having element isolation structure
JPS61296709A (ja) 半導体装置の製造方法
JPH09500493A (ja) ダイヤモンド絶縁体を組み込んだボンデッドウエハプロセス
EP1356522B1 (en) Back illuminated imager with enhanced uv to near ir sensitivity
FR2747506A1 (fr) Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
US3902979A (en) Insulator substrate with a thin mono-crystalline semiconductive layer and method of fabrication
US5089431A (en) Method of manufacturing a semiconductor device including a static induction transistor
JP2002531944A (ja) 二つの異なった半導体ウエハを接合する方法
EP0554498B1 (en) Method of fabricating SOI substrate with uniform thin silicon film
US5897362A (en) Bonding silicon wafers
KR19990036118A (ko) 적외선 방사 소자의 제조 방법 및 동 방법에 의해 제조되는 적외선 방사 소자
JPH0682753B2 (ja) 半導体装置の製造方法
JP2930194B2 (ja) Ｓｏｉウェーハ及びその製造方法
JPH0620984A (ja) 半導体装置の裏面電極形成方法
JPH1140820A (ja) 半導体力学量センサの製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed