JPH1070187A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH1070187A
JPH1070187A JP8226356A JP22635696A JPH1070187A JP H1070187 A JPH1070187 A JP H1070187A JP 8226356 A JP8226356 A JP 8226356A JP 22635696 A JP22635696 A JP 22635696A JP H1070187 A JPH1070187 A JP H1070187A
Authority
JP
Japan
Prior art keywords
insulating layer
semiconductor device
main surface
layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8226356A
Other languages
English (en)
Inventor
Toshiaki Tsutsumi
聡明 堤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8226356A priority Critical patent/JPH1070187A/ja
Priority to KR1019970000980A priority patent/KR100214917B1/ko
Priority to US08/788,732 priority patent/US5789792A/en
Priority to DE19706533A priority patent/DE19706533A1/de
Publication of JPH1070187A publication Critical patent/JPH1070187A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Abstract

(57)【要約】 【課題】 ゲート電極の寄生容量の増大を抑制するとと
もに、高速動作を容易にする。 【解決手段】 ＭＯＳトランジスタ１０を有するトラン
ジスタ形成領域を他の素子形成領域から分離するために
素子分離領域が設けられている。この素子分離領域に
は、２以上の溝１ａが半導体基板１に設けられている。
この溝１ａを埋込み、かつ半導体基板１の主表面上方に
突出する分離絶縁層１５の側壁面は、溝１ａの側壁面と
連続している。溝１ａに挟まれる半導体基板１の表面上
には、絶縁層１１と１３とが積層して形成されている。
絶縁層１３の上部表面は、分離絶縁層１５の上部表面と
実質的に同一高さを有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、互いに隣合う素
子形成領域を電気的に分離するための素子分離領域を有
する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】たとえばＤＲＡＭ（Dynamic Random Acc
ess Memory）では、図４１に示すようにメモリセルアレ
イ１００ａと、カラムもしくはロウデコーダ１００ｂな
どのような周辺回路領域とが設けられている。このメモ
リセルアレイ１００ａと周辺回路領域（たとえばデコー
ダ１００ｂ）との間には、各領域を電気的に分離するた
めの素子分離領域１００ｃが設けられている。この素子
分離領域１００ｃには、メモリセルアレイとデコーダな
どの各素子とを接続するための配線の配置などの関係か
ら、所定の幅Ｗ2 が必要である。
【０００３】このような素子分離領域１００ｃでは、従
来からＬＯＣＯＳ（Local Oxidation of Silicon）法に
よる素子分離酸化膜により各領域間の電気的分離が行な
われていた。しかしこの素子分離酸化膜にはバーズビー
クが生じ、このバーズビーク量分だけ素子分離領域が増
大するため、微細化へ対応することが困難であった。そ
こで、このようなバーズビークのない、微細化に対応が
容易な分離方法として、トレンチ分離が用いられてきて
いる。このトレンチ分離は、基板に設けられたトレンチ
（溝）内に絶縁層を埋込むものである。以下、この従来
のトレンチ分離を有する半導体装置について説明する。
【０００４】図４２は従来のトレンチ分離を有する半導
体装置の構成を概略的に示す断面図である。また図４３
は、図４２のＦ−Ｆ線に沿う概略断面図である。
【０００５】図４２と図４３とを参照して、半導体基板
１には、トランジスタ形成領域と、このトランジスタ形
成領域を他の素子から電気的に分離するための素子分離
領域とが形成されている。なお、図４２においてトラン
ジスタ形成領域の周囲に位置する領域を素子分離領域と
呼ぶ。
【０００６】まずトランジスタ形成領域にはＭＯＳ（Me
tal Oxide Semiconductor ）トランジスタ１０が半導体
基板１の主表面に形成されている。このＭＯＳトランジ
スタ１０は、１対のソース／ドレイン領域３、３と、ゲ
ート絶縁層５と、ゲート電極層７とを有している。１対
のソース／ドレイン領域３、３は、半導体基板１の主表
面に互いに距離を隔てて形成されている。ゲート電極層
７は、１対のソース／ドレイン領域３、３に挟まれる領
域上にゲート絶縁層５を介在して形成されている。また
ゲート電極層７は、他の素子との電気的接続のため、所
定の方向に延在し、素子分離領域上にも延びている。
【０００７】トランジスタ形成領域の図中右側の素子分
離領域には、溝１ｃが形成されている。この溝１ｃの幅
Ｗ2 は、たとえば１０μｍよりも大きい寸法である。こ
の溝１ｃ内を埋込むように分離絶縁層１５が形成されて
いる。
【０００８】なお、トランジスタ形成領域の図中左側の
素子分離領域には、溝１ｂ内に絶縁層１５が埋込まれた
トレンチ分離が形成されている。
【０００９】次に、従来のトレンチ分離を有する半導体
装置の製造方法について説明する。図４４〜図４９は、
従来のトレンチ分離を有する半導体装置の製造方法を工
程順に示す概略断面図である。まず図４４を参照して、
半導体基板１上にシリコン酸化膜よりなる絶縁層１１が
形成され、その上にシリコン窒化膜１１３がＣＶＤ（Ch
emical Vapor Deposition ）法により２００ｎｍの膜厚
で形成される。このシリコン窒化膜１１３上に、写真製
版法によりレジストパターン１３３が形成される。この
レジストパターン１３３をマスクとしてドライエッチン
グを施すことにより、シリコン窒化膜１１３と絶縁層１
１とがパターニングされる。
【００１０】これにより、素子分離領域およびトランジ
スタ形成領域を取り囲む領域の半導体基板１の主表面が
露出する。この後、レジストパターン１３３をマスクと
したままで半導体基板１の露出した主表面にエッチング
が施される。この後、レジストパターン１３３が除去さ
れる。
【００１１】図４５を参照して、上記のエッチングによ
り、半導体基板１の主表面には、２００〜４００ｎｍの
深さでトレンチ１ｂ、１ｃが形成される。
【００１２】図４６を参照して、溝１ｂ、１ｃを埋込
み、かつシリコン窒化膜１１３上を覆うようにシリコン
酸化膜よりなる分離絶縁層１５がＣＶＤ法により５００
ｎｍの膜厚で形成される。この後、研磨法によりシリコ
ン窒化膜１１３の表面が少なくとも露出するまで分離絶
縁層１５がエッチングされる。
【００１３】図４７を参照して、このエッチングにより
シリコン窒化膜１１３の表面が露出し、かつ溝１ｂ、１
ｃを埋込むように分離絶縁層１５が残存される。この
後、さらに分離絶縁層１５に軽くエッチングが施され
る。
【００１４】図４８を参照して、このエッチングによ
り、分離絶縁層１５が膜減りする。この後、シリコン窒
化膜１１３が熱リン酸で除去され、さらに絶縁層１１が
除去される。
【００１５】図４９を参照して、これにより溝１ｂ、１
ｃ内が分離絶縁層１５で埋込まれたトレンチ分離が形成
される。
【００１６】この後、熱酸化法またはＣＶＤ法によりゲ
ート絶縁層５が形成される。この後、ＣＶＤ法により多
結晶シリコンまたはチタンシリサイドなどの金属シリサ
イドの導電性膜が３００ｎｍの膜厚で形成されて、写真
製版およびエッチング法によりパターニングされる。こ
れにより、ゲート電極層７が形成された後、イオン注入
などによりソース／ドレイン領域が形成されて、図４
２、図４３に示す半導体装置が完成する。
【００１７】
【発明が解決しようとする課題】この従来の製造方法に
おいては、図４６と図４７とに示す工程で、分離絶縁層
１５が、たとえばＣＭＰ（Chemical Mechanical Polish
ing ）法により研磨される。この研磨では、ウェハ表面
に研磨布を押しつけながら化学機械的に研磨が行なわれ
る。この研磨布は、研磨時において撓む場合がある。こ
のため、図４２に示す溝１ｃのようにその幅Ｗ2 が１０
μｍより大きいと、研磨布の撓みにより分離絶縁層１５
の表面が凹状に落込んだ形状となってしまう。
【００１８】このように分離絶縁層１５の表面が凹状に
落込むことにより段差が構成され、平坦性が乏しくなる
と、以下のような問題が生じる。
【００１９】（１） レンズの高ＮＡ化と相まって焦点
深度の確保が困難となる。 （２） ハレーションにより精度の高いパターン形成が
困難となる。
【００２０】（３） ゲート電極層をパターニングする
際に、ゲート電極層の残渣が残留し、各ゲート電極層間
を短絡する。
【００２１】また、分離絶縁層１５の表面が図４２に示
すように落込んだ凹形状となるため、局部的に分離絶縁
層１５の膜厚Ｔ4 が極めて小さくなる。この場合には、
ゲート電極層７と半導体基板１との間で大きな寄生容量
が発生するという問題もある。
【００２２】この分離絶縁層１５による段差をなくす方
法として、図５０に示す構成とする方法がある。
【００２３】図５０を参照して、この断面図は図４２の
断面に対応する図である。また図５０のＧ−Ｇ線に沿う
断面は図４３に示す断面と同じである。ここでトランジ
スタ形成領域の図中右側の素子分離領域の溝は、１０μ
ｍ以下の幅Ｗ3 を有する複数の溝１ａに分割されてい
る。このように溝１ａの幅Ｗ3 を１０μｍ以下とするこ
とで、分離絶縁層１５の研磨による表面の落込みを抑え
ることができ、実質平坦な表面を得ることができる。こ
れにより上述した（１）〜（３）の問題点は解消され
る。
【００２４】しかしこの場合、ゲート電極層７と半導体
基板１との間にはゲート絶縁層５しか存在していない。
また、このゲート絶縁層５はＭＯＳトランジスタの特性
上、たとえば５０〜１００Åと薄い膜厚で形成されてい
る。このため、素子分離領域においてゲート電極層７と
半導体基板１とが対向する領域Ｒ3 において、ゲート電
極層７と半導体基板１との間に大きな寄生容量が生じる
という問題は解決できない。
【００２５】また図５０に示す構造では、いわゆる逆狭
チャネル効果により高速動作が難しいという問題点もあ
る。以下、そのことについて詳細に説明する。
【００２６】図５１は、図５０のトランジスタ形成領域
を拡大して示す概略断面図である。図５１を参照して、
ゲート電極層７に電圧が印加された場合、反転により半
導体基板１の主表面にチャネル４ａが形成され、ソース
／ドレイン領域３間に電流が流れる。また、この構造の
領域Ｒ4 では、ゲート電極層７と半導体基板１との間に
挟まれる分離絶縁層１５の膜厚は比較的薄い。このた
め、チャネル４ａ以外に、チャネル４ａよりも深い位置
に溝１ｂの側壁に沿うようにチャネル４ｂが生じる。
【００２７】このチャネル４ｂの形成される領域では、
チャネル４ａの形成される領域よりも、通常、不純物の
ドーピング量が少ない。このため、チャネル４ａの反転
電圧よりもチャネル４ｂの反転電圧は高くなる。
【００２８】つまり、図５２に示すようにゲート電極に
印加される電圧（ゲート電圧）ＶGが電圧Ｖ1 より低い
ときには、チャネル４ａのみでソース／ドレイン領域間
に電流が流れる。しかし、ゲート電圧ＶG が電圧Ｖ1 に
達すると、チャネル４ｂが反転により生じるため、チャ
ネル４ａと４ｂとによりソース／ドレイン領域間に電流
が流れることになる。このため、ゲート電圧ＶG が電圧
Ｖ1 に達するとドレイン電流ＩD は急激に上昇する。こ
のように、ドレイン電流が急激に上昇すると、立上がり
でパルスの波形が乱れ、高速動作が難しくなる。
【００２９】それゆえ、本発明の目的は、ゲート電極の
寄生容量の増大を抑制するとともに、高速動作を容易に
することのできる半導体装置およびその製造方法を提供
することである。
【００３０】
【課題を解決するための手段】本発明の半導体装置は、
互いに隣合う素子形成領域を電気的に分離するための素
子分離領域を有する半導体装置であって、半導体基板
と、第１の絶縁層と、第２の絶縁層と、導電層とを備え
ている。半導体基板は、主表面を有し、素子分離領域内
の主表面に複数の溝を有している。第１の絶縁層は、溝
を埋込み、かつ主表面より上方へ突出している。この第
１の絶縁層の主表面より上方に突出した部分は、溝の側
壁面に実質的に連続した側壁面を有している。第２の絶
縁層は、複数の溝に挟まれる主表面全面上に形成され、
かつ第１の絶縁層と異なる材料よりなっている。導電層
は、素子形成領域内の素子と電気的に接続され、素子形
成領域内では主表面上に第３の絶縁層を介在して形成さ
れており、かつ素子分離領域内では第１および第２の絶
縁層の上部表面上に延在している。第２の絶縁層の膜厚
は第３の絶縁層の膜厚よりも大きい。
【００３１】本発明の半導体装置では、素子分離領域の
第２の絶縁層は素子形成領域の第３の絶縁層よりも大き
い膜厚を有している。このため、導電層と半導体基板と
の間に位置する絶縁層の膜厚は、素子形成領域よりも素
子分離領域の方が大きくなる。よって、素子分離領域に
おける導電層と半導体基板との間の寄生容量を従来例よ
りも低減することができる。
【００３２】また素子分離領域の溝を埋込む第１の絶縁
層は、主表面よりも上方に突出し、その突出部において
溝の側壁面と実質的に連続した側壁面を有している。こ
のため、絶縁層が単に溝内を埋込むだけの従来例と比較
して、第１の絶縁層上に位置する導電層と半導体基板と
の間隔を大きく確保できる。よって、導電層がゲート電
極層であった場合に、素子形成領域の表面領域にのみチ
ャネルを形成することが可能となる。したがって、ドレ
イン電流が急激に増加することはなく、立上がりにおい
てパルスの波動が乱れないため、高速動作が容易とな
る。
【００３３】また素子分離領域内で溝を複数個に分割し
ているため、各溝の幅を適切な値に設定することができ
る。このため、たとえば研磨時に溝の幅が広すぎるため
に溝内を埋込む絶縁層の上部表面が凹状に落込むことは
防止できる。よって、凹状の落込みによる段差がないた
め、溝上でのパターニングが正確に行なえる。
【００３４】上記局面において好ましくは、第１の絶縁
層の上部表面は、第２の絶縁層の上部表面と主表面から
実質的に同じ高さに位置している。
【００３５】第１の絶縁層と第２の絶縁層の上部表面が
実質的に同じ高さを有しているため、第１および第２の
絶縁層上での導電層などのパターニングが容易となる。
【００３６】上記局面において好ましくは、素子形成領
域内において導電層の上部表面は主表面から第１の高さ
に位置しており、第１および第２の絶縁層の上部表面は
第１の高さ以下の第２の高さに位置している。
【００３７】上記局面において好ましくは、第２の絶縁
層の膜厚は２０００Å以上８０００Å以下である。
【００３８】第２の絶縁層の膜厚は２０００Åより小さ
いと導電層と半導体基板との寄生容量を低減しがたい。
また、第２の絶縁層の膜厚が８０００Åより大きいと、
導電層のパターニングが難しくなる。
【００３９】上記局面において好ましくは、第１の絶縁
層は実質的に不純物を含まないシリコン酸化膜であり、
第２の絶縁層はボロンおよびリンの少なくともいずれか
を含むシリコン酸化膜である。
【００４０】上記局面において好ましくは、第１の絶縁
層はシリコン酸化膜であり、第２の絶縁層はシリコン窒
化膜である。
【００４１】上記局面において好ましくは、溝は０．１
μｍ以上１０μｍ以下の幅を保ちながら延在している。
【００４２】溝の幅が１０μｍより大きくなると溝内を
埋込む第１の絶縁層の上部表面が、たとえば研磨時に凹
状の落込みが生じ、この部分での導電層などのパターニ
ングが困難となる。また溝の幅が０．１μｍより小さい
と電気的分離の効果が得がたい。
【００４３】上記局面において好ましくは、導電層は絶
縁ゲート型電界効果トランジスタのゲート電極層であ
り、第３の絶縁層はゲート絶縁層である。
【００４４】上記局面において好ましくは、絶縁ゲート
型電界効果トランジスタを有する素子形成領域は素子分
離領域にその周囲を取囲まれている。
【００４５】本発明の半導体装置の製造方法は、互いに
隣合う素子形成領域を電気的に分離するための素子分離
領域を有することを前提とし、以下の特徴を有してい
る。
【００４６】本発明の一の局面に従う半導体装置の製造
方法は以下の工程を備えている。まず半導体基板の主表
面上に第１および第２の絶縁層が順次形成された後、第
１および第２の絶縁層が所定の形状にパターニングされ
る。そしてパターニングされた第１および第２の絶縁層
をマスクとして半導体基板の主表面にエッチングが施さ
れることにより、素子分離領域内に複数の溝が形成され
る。そして溝を埋込むように、かつ第２の絶縁層上を覆
うように第１の絶縁層と異なる材料よりなる第３の絶縁
層が形成される。そして第２の絶縁層の上部表面が少な
くとも露出するまで第３の絶縁層が研磨により除去され
ることで、第２および第３の絶縁層の上部表面が実質的
に同一平面とされる。そして第１および第３の絶縁層の
上部表面が実質的に同一平面となるように第３の絶縁層
が除去される。そして第２の絶縁層が除去される。そし
て第３の絶縁層は除去されにくく第１の絶縁層は除去さ
れやすい条件でエッチングが施されることにより、素子
形成領域内の第１の絶縁層が選択的に除去される。そし
て素子形成領域内の半導体基板の主表面上に第４の絶縁
層を介在して導電層が形成される。
【００４７】本発明の他の局面に従う半導体装置の製造
方法は以下の工程を備えている。半導体基板の主表面上
に第１の絶縁層が形成された後、第１の絶縁層が所定の
形状にパターニングされる。そしてパターニングされた
第１の絶縁層をマスクとして半導体基板の主表面にエッ
チングが施されることにより、素子分離領域内に複数の
溝が形成される。そして溝を埋込むように、かつ第１の
絶縁層上を覆うように第１の絶縁層と異なる材料よりな
る第２の絶縁層が形成される。そして第１の絶縁層の上
部表面が少なくとも露出するまで第２の絶縁層を研磨に
より除去することで、第１および第２の絶縁層の上部表
面が実質的に同一平面とされる。そして第２の絶縁層は
除去されにくく第１の絶縁層は除去されやすい条件でエ
ッチングが施されることにより、素子形成領域内の第１
の絶縁層が選択的に除去される。そして素子形成領域内
の半導体基板の主表面上に第３の絶縁層を介在して導電
層が形成される。
【００４８】本発明のさらに他の局面に従う半導体装置
の製造方法は、以下の工程を備えている。
【００４９】まず半導体基板の主表面上に第１の導電層
が形成された後、第１の導電層が所定の形状にパターニ
ングされる。そして半導体基板の主表面にエッチングが
施されることにより、素子分離領域内に複数の溝が形成
される。そして溝を埋込むように、かつ、第１の導電層
上を覆うように第１の絶縁層が形成される。そして第１
の導電層の上部表面が少なくとも露出するまで第１の絶
縁層を研磨により除去することで、第１の導電層と第１
の絶縁層との上部表面が実質的に同一平面とされる。そ
して第１の導電層が除去される。そして第１の絶縁層の
上部表面と実質的に同一平面となる上部表面を有するよ
うに主表面上に第２の絶縁層が形成される。そして第１
の絶縁層は除去されにくく第２の絶縁層は除去されやす
い条件でエッチングが施されることにより、素子形成領
域内の第２の絶縁層が選択的に除去される。そして素子
形成領域内の半導体基板の主表面上に第３の絶縁層を介
在して第２の導電層が形成される。
【００５０】上記局面において好ましくは、半導体基板
の主表面上に第４の絶縁層を形成する工程がさらに備え
られている。第１の導電層は第４の絶縁層上に形成され
る。第１の導電層を除去する工程により、第４の絶縁層
の表面が露出する。その露出した第４の絶縁層上に第２
の絶縁層が形成される。素子形成領域内の第２の絶縁層
を選択的に除去した後、素子形成領域内の第４の絶縁層
が除去される。
【００５１】本発明のさらに他の局面に従う半導体装置
の製造方法は以下の工程を備えている。
【００５２】まず半導体基板の主表面上に第１の絶縁層
と導電層とが形成された後、導電層が所定の形状にパタ
ーニングされる。そして半導体基板の主表面にエッチン
グが施されることにより、素子分離領域内に複数の溝が
形成される。そして溝を埋込むように、かつ導電層を覆
うように第２の絶縁層が形成される。そして導電層の上
部表面が少なくとも露出するまで第２の絶縁層が研磨に
より除去されることで、導電層と第２の絶縁層との上部
表面が実質的に同一平面とされる。そして素子形成領域
内の導電層を残存させ、かつそれ以外の導電層が除去さ
れる。そして導電層が除去された領域に、第２の絶縁層
の上部表面と実質的に同一平面となる上部表面を有する
ように第３の絶縁層が形成される。
【００５３】上記４つの局面に従う半導体装置の製造方
法では、導電層と半導体基板との間の寄生容量を低減す
ることができ、かつ高速動作が容易で、かつパターニン
グが正確な半導体装置を製造することができる。
【００５４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００５５】実施の形態１ 図１は、本発明の実施の形態１における半導体装置の構
成を概略的に示す断面図である。また図２は、図１のＡ
−Ａ線に沿う概略断面図である。
【００５６】図１と図２とを参照して、本実施の形態の
半導体装置は、トランジスタ形成領域と、このトランジ
スタを他の素子から電気的に分離するための素子分離領
域とを有している。なお、ここでは図１においてトラン
ジスタ形成領域の周囲に位置する領域を素子分離領域と
する。
【００５７】まずトランジスタ形成領域において、ＭＯ
Ｓトランジスタ１０は、半導体基板１の主表面に形成さ
れており、１対のソース／ドレイン領域３、３と、ゲー
ト絶縁層５と、ゲート電極層７とを有している。１対の
ソース／ドレイン領域３、３は、半導体基板１の主表面
に互いに距離を隔てて形成されている。ゲート電極層７
は、１対のソース／ドレイン領域３、３に挟まれる領域
上にゲート絶縁層５を介在して形成されている。
【００５８】素子分離領域において、トレンチ分離構造
が用いられている。このトレンチ分離構造は、溝１ａ、
１ｂと分離絶縁層１５とを有している。
【００５９】溝１ａは、素子分離領域内に２個以上形成
されている。また溝１ｂは、素子分離領域内に少なくと
も１個形成されている。分離絶縁層１５は、溝１ａ、１
ｂ内を埋込み、かつ半導体基板１の主表面より上方へ突
出するように形成されている。そしてこの分離絶縁層１
５の半導体基板１の主表面より上方へ突出した部分の側
壁面は、溝１ａ、１ｂの側壁面と連続している。また溝
１ａ、１ａの間に挟まれる半導体基板１の主表面上に
は、分離絶縁層１５の側壁に接するように絶縁層１１と
絶縁層１３とが積層して形成されている。また溝１ｂを
埋込む分離絶縁層１５に隣接する位置にも絶縁層１１と
絶縁層１３とが積層して形成されている。絶縁層１３と
分離絶縁層１５とは、半導体基板１の主表面から実質的
に同一高さに位置し、かつ実質的に同一平面を構成する
上部表面を有している。
【００６０】またトランジスタ形成領域内におけるゲー
ト電極層７の上部表面の半導体基板１の主表面からの高
さは、絶縁層１３および分離絶縁層１５の上部表面の半
導体基板１の主表面からの高さ以上である。このゲート
電極層７は、不純物が導入された多結晶シリコン膜より
なっており、７００ｎｍの膜厚を有している。
【００６１】絶縁層１１と絶縁層１３との膜厚の和Ｔ1
は、２０００Å以上８０００Å以下である。またゲート
絶縁層５の膜厚Ｔ2 は５０Å以上１００Å以下である。
また溝１ａは、０．１μｍ以上１０μｍ以下の幅Ｗ1 を
有し、その幅Ｗ1 を保ちながら所定方向に延びている。
また２つの溝１ａ，１ｂにはさまれる領域の幅は１０μ
ｍ以下である。また溝１ａ、１ｂの深さＤ1 は２００ｎ
ｍ以上４００ｎｍ以下である。
【００６２】絶縁層５、１１は、たとえば熱酸化または
ＣＶＤ法により形成されたシリコン酸化膜よりなってい
る。絶縁層１３は、たとえばリンおよびボロンの少なく
ともいずれかを含有するシリコン酸化膜（ＰＳＧ膜、Ｂ
ＰＳＧ膜など）よりなっている。分離絶縁層１５は、た
とえば不純物が実質的に導入されていないシリコン酸化
膜よりなっている。
【００６３】次に、本実施の形態の半導体装置の製造方
法について説明する。図３〜図１０は、本発明の実施の
形態１における半導体装置の製造方法を工程順に示す概
略断面図である。まず図３を参照して、半導体基板１の
主表面に熱酸化法またはＣＶＤ法により、たとえばシリ
コン酸化膜よりなる絶縁層１１が２０ｎｍの膜厚で形成
される。この絶縁層１１上に、たとえばＣＶＤ法によ
り、リンおよびボロンの少なくともいずかを含有するシ
リコン酸化膜（ＰＳＧ膜、ＢＰＳＧ膜など）よりなる絶
縁層１３が５００ｎｍの膜厚で形成される。この絶縁層
１３上に、たとえばＣＶＤ法により、シリコン窒化膜よ
りなる絶縁層３１が１００ｎｍの膜厚で形成される。こ
の絶縁層３１上に、写真製版によりレジストパターン３
３ａが所定の形状に形成される。このレジストパターン
３３ａは、トランジスタ形成領域を画定し、かつ広い素
子分離領域を複数の１０μｍ以下の領域に分割するよう
な形状に形成される。
【００６４】次に、このレジストパターン３３ａをマス
クとして、ドライエッチング法により半導体基板１の主
表面が露出するまで絶縁層３１、１３、１１に順次エッ
チングが施される。
【００６５】なお、絶縁層１１は、絶縁層１３中のリン
またはボロンなどの不純物が半導体基板１側へ拡散する
のを防止する役割をなしている。
【００６６】さらにレジストパターニング３３ａをマス
クとしたままで、露出した半導体基板１の主表面にエッ
チングが施される。この後、レジストパターン３３ａ
は、たとえばアッシングなどにより除去される。
【００６７】図４を参照して、上記の半導体基板１のエ
ッチングにより、半導体基板１の主表面に選択的に２０
０ｎｍ以上４００ｎｍ以下の深さを有する溝１ａ、１ｂ
が形成される。
【００６８】なお、溝１ａ、１ｂ形成のためのエッチン
グは、レジストパターン３３ａを残した状態で行なった
が、たとえばレジストパターン３３ａを除去した後に、
絶縁層３１をマスクとして行なってもよい。
【００６９】図５を参照して、溝１ａ、１ｂを埋込み、
かつ絶縁層３１上を覆うように、たとえば実質的に不純
物を含まないシリコン酸化膜よりなる絶縁層１５が、絶
縁層１１、１３および１５の膜厚の和以上の膜厚、たと
えば７００ｎｍの膜厚Ｔ3 で形成される。この後、たと
えばＣＭＰ法などの研磨法により少なくとも絶縁層３１
の表面が露出するまで絶縁層１５が研磨除去される。
【００７０】図６を参照して、この研磨により、絶縁層
１５は、溝１ａ、１ｂ内を埋込む部分のみ残存され、こ
の分離絶縁層１５と絶縁層３１との上部表面は実質的に
同一平面となる。
【００７１】なお、この研磨時において、絶縁層３１
は、ストッパの役割をなす。つまり、絶縁層３１がたと
えばシリコン窒化膜よりなっており、かつ分離絶縁層１
５がたとえばシリコン酸化膜よりなっている場合、シリ
コン窒化膜はシリコン酸化膜よりも研磨されがたい。こ
のため、絶縁層３１の表面が露出した時点で、研磨速度
が遅くなるため、研磨の終点を検出することができる。
【００７２】なお、絶縁層１５の研磨量をストッパなし
で十分に制御できるのであれば、絶縁層３１は省略され
てもよい。
【００７３】この後、さらに分離絶縁層１５は、弗酸
（ＨＦ）によるエッチングもしくはドライエッチングに
より軽くエッチングされる。
【００７４】図７を参照して、このエッチングにより、
分離絶縁層１５は膜減りし、その上部表面は、絶縁層１
３の上部表面と実質的に同一平面となる。この後、熱リ
ン酸により、絶縁層３１が除去される。
【００７５】図８を参照して、絶縁層３１が除去される
ことにより、絶縁層１３の上部表面が露出する。そし
て、写真製版により、ホールパターン３３ｂ1 を有する
レジストパターン３３ｂが形成される。このホールパタ
ーン３３ｂ1 はトランジスタ形成領域の絶縁層１３の表
面を少なくとも露出する。またこのホールパターン３３
ｂ1 の開口寸法は、写真製版のアライメント精度を考慮
して、トランジスタ形成領域からアライメント精度分だ
け大きく設定されている。
【００７６】このレジストパターン３３ｂをマスクとし
て、絶縁層１３と分離絶縁層１５とにエッチングが施さ
れる。このエッチングは、たとえばＨＦ蒸気を用いて行
なわれ、この条件の下では分離絶縁層１５はほとんどエ
ッチングされず、絶縁層１３のみが選択的にエッチング
される。これにより、トランジスタ形成領域の薄い絶縁
層１１が露出する。この後、希弗酸溶液で薄い絶縁層１
１がエッチング除去される。
【００７７】なお、絶縁層１１のエッチング時に、分離
絶縁層１５も多少エッチングされるが、エッチング量が
少量であるため、その図示は省略する。
【００７８】図９を参照して、この薄い絶縁層１１のエ
ッチングにより、トランジスタ形成領域の半導体基板１
の主表面が露出する。
【００７９】以上の工程で、トレンチ分離による素子分
離構造は完成する。図１０を参照して、熱酸化法もしく
はＣＶＤ法により、トランジスタ形成領域の半導体基板
１の主表面にシリコン酸化膜５が５ｎｍの膜厚で形成さ
れる。その後、ＣＶＤ法で、たとえば不純物が導入され
た多結晶シリコン膜よりなる導電層７が、７００ｎｍの
膜厚で形成される。
【００８０】この後、導電層７が写真製版およびエッチ
ング技術によりパターニングされて図１と図２とに示す
ゲート電極層７が形成される。この後、ゲート電極層７
をマスクとして、トランジスタ形成領域の半導体基板１
の主表面に不純物をイオン注入などすることにより、１
対のソース／ドレイン領域３、３が形成される。これに
より、ＭＯＳトランジスタ１０が完成する。
【００８１】上述したように図５０に示す従来例では、
ゲート電極層７と半導体基板１との間に位置する絶縁層
５の膜厚は、トランジスタ形成領域と素子分離領域との
双方で同一である。
【００８２】これに対して本実施の形態の半導体装置で
は、図１に示すように素子分離領域における絶縁層１１
と１３との膜厚の和Ｔ1 は、トランジスタ形成領域にお
けるゲート絶縁層の膜厚Ｔ2 よりも大きくなるように設
定されている。このため、仮りにゲート電極層７が素子
分離領域内において絶縁層１３および分離絶縁層１５上
を延在しているときでもゲート電極層７と半導体基板１
との間に位置する絶縁層の膜厚は、トランジスタ形成領
域よりも素子分離領域の方が大きくなる。よって、従来
例よりも、ゲート電極層７と半導体基板１との間の寄生
容量を低減することができる。
【００８３】また、分離絶縁層１５は、溝１ａ、１ｂを
埋込むだけでなく、半導体基板１の主表面の上方へ突出
している。このため、図５０に示す従来例のように、分
離絶縁層１５が単に溝１ａ、１ｂ内を埋込むだけのもの
に比較して、図２に示す領域Ｒ1 におけるゲート電極層
７と半導体基板１との間隔を大きく確保することができ
る。よって、トランジスタ形成領域の表面領域にのみチ
ャネルを形成することが可能となる。したがって、ドレ
イン電流が急激に増加することはなく、立上がりにおい
てパルスの波動が乱れないため、高速動作が容易とな
る。
【００８４】また素子分離領域内で、溝１ａを複数個に
分割しているため、各溝１ａの幅Ｗ 1 を適切な値（１０
μｍ以下）に設定することができる。このため、図５と
図６とに示す研磨時において、たとえ研磨布が撓んだと
しても、分離絶縁層１５の上部表面が凹状に落込むこと
は防止される。よって、凹状の落込みによる段差がない
ため、溝１ａ上でのゲート電極層７のパターニングを容
易に行なうことが可能となる。
【００８５】また絶縁層１３の上部表面と分離絶縁層１
５との上部表面が実質的に同一平面を構成している。こ
のため、この絶縁層１３と分離絶縁層１５との上で、た
とえばゲート電極層７を正確にパターニングすることが
可能となる。
【００８６】また本実施の形態の半導体装置の製造方法
では、図８において分離絶縁層１５と絶縁層１３とは、
エッチング速度の異なる材料により形成されている。こ
のため、図８と図９とに示す工程で、トランジスタ形成
領域の絶縁層１３を除去する際に、分離絶縁層１５の一
部表面がレジストパターン３３ｂから露出していても、
この分離絶縁層１５はほとんど除去されず、絶縁層１３
のみを選択的に除去することができる。
【００８７】また、図５と図６とに示す研磨の工程で、
半導体基板１の主表面が露出しないため、研磨により半
導体基板１の主表面を傷つけることはない。よって、こ
の半導体基板１上に形成されるＭＯＳトランジスタの信
頼性を劣化させることはない。
【００８８】なお、本実施の形態では、図１０に示すよ
うに、ゲート電極層７のパターニングを、分離絶縁層１
５の段差（領域Ｒ2 ）上で行なう必要がある。そこで、
この段差上でのエッチングを避けることのできる半導体
装置の構成およびその製造方法を実施の形態２として以
下に説明する。
【００８９】実施の形態２ 図１１は、本発明の実施の形態２における半導体装置の
構成を概略的に示す断面図である。また図１２は、図１
１のＢ−Ｂ線に沿う概略断面図である。図１１と図１２
とを参照して、本実施の形態の構成は、実施の形態１の
構成と比較して特にゲート電極層の構成が異なる。本実
施の形態ではゲート電極層は、第１の導電層７ａと第２
の導電層７ｂとの２層構造よりなっている。第１の導電
層７ａは、分離絶縁層１５や絶縁層１３の上部表面と実
質的に同一高さとなる上部表面を有している。第２の導
電層７ｂは、この第１の導電層７ａの上部表面に接し、
かつトレンチ分離構造上に延在するように形成されてい
る。
【００９０】なお、第１の導電層７ａと分離絶縁層１５
との間の領域は、たとえばシリコン酸化膜よりなる絶縁
層２１によって埋込まれている。この絶縁層２１の上部
表面は、分離絶縁層１５や絶縁層１３の上部表面と同一
高さとなるように形成されている。
【００９１】なお、これ以外の構成については、実施の
形態１と同様の構成であるため、同一の部材については
同一の符号を付し、その説明を省略する。
【００９２】次に、本実施の形態の製造方法について説
明する。図１３〜図１５は、本発明の実施の形態２にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。まず本実施の形態の製造方法は、図３〜図１０に
示す実施の形態１と同様の工程を経る。この後、図１０
に示す導電層７が、たとえば研磨法により分離絶縁層１
５と絶縁層１３との上部表面が露出するまで研磨除去さ
れる。
【００９３】図１３を参照して、この研磨により導電層
７ａは、分離絶縁層１５や絶縁層１３の上部表面と実質
的に同一の平面をなす上部表面を有することになる。こ
の後、写真製版およびエッチング法により導電層７ａが
パターニングされる。
【００９４】図１４を参照して、このパターニングによ
り、ゲート電極層を構成する第１の導電層７ａが形成さ
れる。この後、第１の導電層７ａをマスクとして半導体
基板１の主表面に不純物をイオン注入などすることによ
り、１対のソース／ドレイン領域３が形成される。
【００９５】図１５を参照して、たとえばＣＶＤ法によ
りシリコン酸化膜よりなる絶縁層２１が５００ｎｍの膜
厚で表面全面に形成される。この絶縁層２１がエッチバ
ックもしくは研磨法で第１の導電層７ａ、分離絶縁層１
５および絶縁層１３の上部表面が露出するまで研磨除去
される。これにより、絶縁層２１は第１の導電層７ａと
分離絶縁層１５との間に埋め込まれ、かつこれらの層の
上部表面と実質的に同一高さの上部表面を有する。この
後、たとえば金属シリサイド層７ｂがＣＶＤ法などによ
り形成され、写真製版およびエッチングによりパターニ
ングされる。これにより、図１１、図１２に示す第２の
導電層７ｂが第１の導電層７ａと電気的に接続するよう
に、かつトレンチ分離構造上を延在するように形成され
る。
【００９６】以上の製造方法を用いることにより、分離
絶縁層１５による段差部上でゲート電極層をパターニン
グする必要はなくなる。これにより、ゲート電極層７
ａ、７ｂを正確にパターニングすることができる。
【００９７】実施の形態３ 図１６は、本発明の実施の形態３における半導体装置の
構成を概略的に示す断面図である。また図１７は、図１
６のＣ−Ｃ線に沿う概略断面図である。
【００９８】図１６と図１７とを参照して、本実施の形
態の半導体装置の構成は、図１と図２とに示す実施の形
態１の構成と比較して、絶縁層１３ａの材質が異なる。
つまり、本実施の形態では、絶縁層１３ａは、たとえば
シリコン窒化膜よりなっている。
【００９９】なお、これ以外の構成については実施の形
態１の構成と同様であるため、同一の部材については同
一の符号を付しその説明は省略する。
【０１００】次に、本実施の形態の半導体装置の製造方
法について説明する。図１８〜図２３は、本発明の実施
の形態３における半導体装置の製造方法を工程順に示す
概略断面図である。まず図１８を参照して、半導体基板
１の主表面上に、たとえば熱酸化法またはＣＶＤ法によ
りシリコン酸化膜よりなる絶縁層１１が、２０ｎｍの膜
厚で形成される。この絶縁層１１上に、たとえばＣＶＤ
法により、シリコン窒化膜よりなる絶縁層１３ａが５０
０ｎｍの膜厚で形成される。この絶縁層１３ａ上に、写
真製版法によりレジストパターン３３ａが所定の形状で
形成される。この後、レジストパターン３３ａをマスク
として、ドライエッチング法により、絶縁層１３ａと１
１とに順次エッチングが施される。これにより、半導体
基板１の主表面が部分的に露出する。
【０１０１】この後さらに、レジストパターニング３３
ａをマスクとしたままで、露出した半導体基板１の主表
面にエッチングが施される。この後、レジストパターン
３３ａが、たとえばアッシングにより除去される。
【０１０２】図１９を参照して、上記のエッチングによ
り、半導体基板１の主表面には、たとえば２００〜４０
０ｎｍの深さで溝１ａ、１ｂが形成される。
【０１０３】図２０を参照して、溝１ａ、１ｂを埋込む
ように、かつ絶縁層１３ａ上を覆うように、たとえばＣ
ＶＤ法により、シリコン酸化膜よりなる分離絶縁層１５
が形成される。この分離絶縁層１５の膜厚は、絶縁層１
１および１３ａと溝１ａとの膜厚の和以上とされる。
【０１０４】次に、研磨法またはエッチバック法によ
り、分離絶縁層１５が、絶縁層１３ａの上部表面が少な
くとも露出するまで研磨もしくはエッチングされる。
【０１０５】図２１を参照して、これにより、分離絶縁
層１５は溝１ａ、１ｂを埋込むように、かつ絶縁層１３
ａの上部表面と同一高さの上部表面を有するように形成
される。
【０１０６】この研磨時もしくはエッチバック時におい
て、絶縁層１３ａは、ストッパとしての役割をなす。
【０１０７】図２２を参照して、写真製版により、レジ
ストパターン３３ｂが、トランジスタ形成領域における
絶縁層１３ａの上部表面を少なくとも露出するホールパ
ターン３３ｂ1 を有するように形成される。またホール
パターン３３ｂ1 は実施の形態１で説明したと同様の開
口寸法を有するように形成される。
【０１０８】このレジストパターン３３ｂをマスクとし
て、ドライエッチングにより、トランジスタ形成領域の
絶縁層１３ａが選択的に除去される。このドライエッチ
ングには、ＣＨＦ3 とＨ2 との混合ガスが用いられる。
ここでＨ2 の分圧を調整することにより、シリコン酸化
膜とシリコン窒化膜とのエッチングの選択比を任意に設
定することができる。さらに、トランジスタ形成領域に
おける絶縁層１１がエッチングにより除去される。この
後、レジストパターン３３ｂがたとえばアッシングなど
により除去される。
【０１０９】図２３を参照して、この絶縁層１１のエッ
チングにより、トランジスタ形成領域の半導体基板１の
主表面が露出する。この後は、図１０に示す実施の形態
１と同様の工程を経ることにより、図１６と図１７とに
示す半導体装置が完成する。
【０１１０】上述した本実施の形態の製造方法では、図
１６、図１７において、分離絶縁層１５はシリコン酸化
膜よりなり、かつ絶縁層１３ａはシリコン窒化膜よりな
る場合について説明した。しかし、分離絶縁層１５がシ
リコン窒化膜よりなり、絶縁層１３ａがシリコン酸化膜
よりなっていてもよい。この場合には、図２２と図２３
とに示す絶縁層１３ａのエッチングにおいて、ＣＨＦ3
とＨ2 との混合ガスのうちＨ2 の分圧を調整することに
より、上記とは逆に、シリコン酸化膜のエッチング速度
をシリコン窒化膜よりも速くさせることができる。また
このような混合ガスの代わりにＨＦ水溶液を用いてエッ
チングが行なわれた場合でも、シリコン酸化膜のエッチ
ング速度がシリコン窒化膜のエッチング速度よりも速く
なる。
【０１１１】なお、ドライエッチングを用いる場合、シ
リコン窒化膜をマスクにシリコン酸化膜をエッチングす
る方が、シリコン酸化膜をマスクにシリコン窒化膜をエ
ッチングする場合よりもエッチングの選択比を大きく設
定することができる。このため、ドライエッチングを用
いる場合には、分離絶縁層１５をシリコン窒化膜とし、
絶縁層１３ａをシリコン酸化膜とすることが望ましい。
【０１１２】一方、図２０と図２１とに示す研磨の際に
は、シリコン窒化膜の研磨速度の方がシリコン酸化膜よ
りも遅い。このため、研磨を考慮した場合には、分離絶
縁層１５をシリコン窒化膜とし、絶縁層１３ａをシリコ
ン酸化膜とすることが望ましい。
【０１１３】実施の形態４ 上記の実施の形態３では、絶縁層１３ａにシリコン窒化
膜を用いていたが、このシリコン窒化膜の比誘電率は、
シリコン酸化膜よりも大きい。そのため、実施の形態３
では、実施の形態１よりもゲート電極層７の寄生容量が
増大してしまうおそれがある。この課題を解決する手段
として、リンおよびボロンの少なくともいずれかがドー
プされたシリコン酸化膜をシリコン窒化膜の代わりに用
いた本実施の形態が有効である。以下、本実施の形態の
半導体装置の製造方法について説明する。
【０１１４】図２４〜図２８は、本発明の実施の形態４
における半導体装置の製造方法を工程順に示す概略断面
図である。まず本実施の形態の製造方法は、図１８〜図
２１に示す実施の形態３の工程と同様の工程を経る。こ
の後、図２１に示すシリコン窒化膜よりなる絶縁層１３
ａが、熱リン酸により選択的に除去される。
【０１１５】図２４を参照して、これにより、シリコン
酸化膜よりなる絶縁層１１の表面が露出する。
【０１１６】図２５を参照して、たとえばＣＶＤ法によ
り、リンおよびボロンの少なくともいずれかがドープさ
れたシリコン酸化膜が７００ｎｍの膜厚で表面全面に形
成される。このシリコン酸化膜は、たとえば研磨法また
はエッチバック法により、分離絶縁層１５の上部表面が
少なくとも露出するまで研磨もしくはエッチングされ
る。これにより、リンおよびボロンの少なくともいずれ
かがドープされたシリコン酸化膜よりなる絶縁層１３ｂ
の上部表面は、分離絶縁層１５の上部表面と実質的に同
一高さとなる。
【０１１７】図２６を参照して、写真製版法により、図
８に示す工程と同様に、レジストパターン３３ｂが形成
される。このレジストパターン３３ｂをマスクとして、
トランジスタ形成領域の絶縁層１３ｂにＨＦ蒸気により
エッチングが施される。
【０１１８】図２７を参照して、このエッチングによ
り、トランジスタ形成領域の絶縁層１３ｂのみが選択的
にエッチング除去され、絶縁層１１の表面が露出する。
さらにこの後、絶縁層１１がエッチングにより除去され
る。
【０１１９】これにより、トランジスタ形成領域の半導
体基板１の主表面が露出する。そしてレジストパターン
３３ｂが、たとえばアッシング法などにより除去され
て、図２８に示す状態となる。この状態から、実施の形
態１と同様、ゲート絶縁層とゲート電極層とが形成され
る。
【０１２０】本実施の形態では、絶縁層１３ｂにリンお
よびボロンの少なくともいずれかがドープされたシリコ
ン酸化膜が用いられている。このため、絶縁層１３ｂに
シリコン窒化膜が用いられる場合よりもゲート電極層７
の寄生容量を低減することが可能となる。
【０１２１】実施の形態５ 実施の形態３においては、図１８に示す絶縁層１３ａに
シリコン窒化膜を用いたが、シリコン窒化膜の代わりに
ＣＶＤ法により形成された多結晶シリコン層もしくはア
モルファスシリコン層が用いられてもよい。以下、この
絶縁層１３ａに多結晶シリコンもしくはアモルファスシ
リコンを用いた本実施の形態について以下に説明する。
【０１２２】図２９〜図３４は、本発明の実施の形態５
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図２９を参照して、半導体基板１の主表
面上に、たとえば熱酸化法またはＣＶＤ法によりシリコ
ン酸化膜よりなる絶縁層１１が１０ｎｍの膜厚で形成さ
れる。この絶縁層１１上に、たとえばＣＶＤ法により多
結晶シリコン膜よりなる導電層７ｃが４００ｎｍの膜厚
で形成される。この導電層７ｃは、多結晶シリコン膜で
はなくアモルファスシリコンであってもよい。
【０１２３】この導電層７ｃ上に、写真製版により所定
の形状を有するレジストパターン３３ａが形成される。
このレジストパターン３３ａをマスクとして、導電層７
ｃと絶縁層１１とに順次エッチングが施され、半導体基
板１の一部主表面が露出する。さらに、露出した半導体
基板１の主表面にレジストパターン３３ａをマスクとし
たままでエッチングが施される。この後、レジストパタ
ーン３３ａが、たとえばアッシング法などにより除去さ
れる。
【０１２４】図３０を参照して、このエッチングによ
り、半導体基板１の主表面に、２００〜４００ｎｍの深
さを有する溝１ａ、１ｂが形成される。
【０１２５】図３１を参照して、溝１ａ、１ｂを埋込
み、かつ導電層７ｃ上を覆うように、シリコン酸化膜よ
りなる絶縁層１５が、たとえば８００ｎｍの膜厚で形成
される。この後、絶縁層１５は、研磨法またはエッチバ
ック法により、導電層７ｃの上部表面が露出するまで研
磨もしくはエッチングされる。
【０１２６】図３２を参照して、これにより、溝１ａ、
１ｂを埋込むように、かつ導電層７ｃの上部表面と実質
的に同一高さの上部表面を有するように分離絶縁層１５
が形成される。この後、ドライエッチング法により、導
電層７ｃが除去される。
【０１２７】図３３を参照して、これにより絶縁層１１
の表面が露出する。図３４を参照して、絶縁層１１上お
よび分離絶縁層１５上を覆うように、たとえばボロンお
よびリンの少なくともいずれかを含むシリコン酸化膜
（ＰＳＧ膜、ＢＰＳＧ膜など）よりなる絶縁層１３ｄが
６００ｎｍの膜厚で形成される。この後、この絶縁層１
３ｄは研磨法により分離絶縁層１５の上部表面が露出す
るまで研磨される。これにより、分離絶縁層１５の上部
表面と実質的に同一の高さの上部表面を有するように絶
縁層１３ｄが残存される。
【０１２８】この後、図２５〜２８に示す実施の形態４
と同様の工程を経ることにより、ＭＯＳトランジスタが
形成され、半導体装置が完成する。
【０１２９】本実施の形態では、上記実施の形態４と同
様の効果が得られる。実施の形態６ 実施の形態５では、図３２と図３３とに示すように多結
晶シリコンよりなる導電層７ｃのすべてが除去される。
しかしこの導電層７ｃの一部をゲート電極として残存さ
せることも可能である。このゲート電極として残存させ
る方法を本実施の形態として以下に説明する。
【０１３０】図３５〜図３７は、本発明の実施の形態６
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施の形態の製造方法は、まず図２９〜図
３２に示す実施の形態５と同様の工程を経る。この後、
図３５を参照して、トランジスタ形成領域の導電層７ｃ
上にのみ、写真製版法によりレジストパターン３３ｄが
形成される。このレジストパターン３３ｄをマスクとし
た状態で、導電層７ｃにドライエッチングが施される。
【０１３１】図３６を参照して、このドライエッチング
により、トランジスタ形成領域以外の導電層７ｃが除去
され、絶縁層１１の表面が露出する。この後、レジスト
パターン３３ｄが除去される。
【０１３２】図３７を参照して、ボロンおよびリンの少
なくともいずれかを含むシリコン酸化膜（ＰＳＧ膜、Ｂ
ＰＳＧ膜など）よりなる絶縁層１３ｅが、６００ｎｍの
膜厚で形成される。この後、研磨法により分離絶縁層１
５の上部表面が露出するまで、絶縁層１３ｅが研磨され
る。これにより、トランジスタ形成領域以外の絶縁層１
１上に、分離絶縁層１５や導電層７ｃの上部表面と実質
的に同一高さの上部表面を有する絶縁層１３ｅが残存さ
れる。
【０１３３】このとき、絶縁層１３ｅとして、不純物を
実質的に含まないシリコン酸化膜が用いられてもよい。
しかし、研磨法を用いて埋込む場合には、ＢＰＳＧ膜は
不純物を含まないシリコン酸化膜に比べ研磨速度が数倍
から１０倍程度速い。このため、絶縁層１３ｅとしてＢ
ＰＳＧ膜などを用いることにより、分離絶縁層１５の膜
厚の減少を抑制でき、より効果的に埋込ができる。
【０１３４】この後、図１４と図１５とに示す実施の形
態２と同様の工程を経ることにより、導電層７ｃをゲー
ト電極層として用いることができる。
【０１３５】本実施の形態の製造方法によれば、一旦導
電層７ｃのすべてを除去した後に、再度ゲート電極層を
形成する必要はないため、実施の形態５に比較して製造
工程を削減することができる。
【０１３６】なお、本実施の形態では、導電層７ｃは、
アモルファスシリコンや、ＴｉＳｉ 2 などの金属シリサ
イドであってもよく、またこれらの組合せによる積層膜
であってもよい。またこの導電層７ｃは、ＴｉＮのよう
な金属窒化膜とその上に金属シリサイドを形成した積層
膜でもよい。これらの膜は、図３６の工程で、多結晶シ
リコン同様、塩素によりドライエッチングできるため、
シリコン酸化膜よりなる分離絶縁層１５に対して選択的
にエッチングすることができる。
【０１３７】なお、上記実施の形態１〜６において、ト
ランジスタ形成領域は、図３８〜図４０に示すように２
以上の溝を有する素子分離領域によってその周囲を取囲
まれていてもよい。
【０１３８】なお図３８は、トランジスタ形成領域が２
以上の溝を有する素子分離領域によってその周囲を取囲
まれた様子を示す概略平面図である。また図３９と図４
０とは、図３８のＤ−Ｄ線とＥ−Ｅ線とに沿う概略断面
図である。
【０１３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく、特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１４０】
【発明の効果】本発明の半導体装置では、素子分離領域
の第２の絶縁層は素子形成領域の第３の絶縁層よりも大
きな膜厚を有している。このため、導電層と半導体基板
との間に位置する絶縁層の膜厚は、素子形成領域よりも
素子分離領域の方が大きくなる。よって、素子分離領域
における導電層と半導体基板との間の寄生容量を低減す
ることができる。
【０１４１】また素子分離領域の溝を埋込む第１の絶縁
層は、主表面よりも上方に突出し、その突出部において
溝の側壁面と実質的に連続した側壁面を有している。こ
のため、絶縁層が単に溝内を埋込むだけの従来例と比較
して、第１の絶縁層上に位置する導電層と半導体基板と
の間隔を大きく確保できる。よって、導電層がゲート電
極層であった場合に、素子形成領域の表面領域にのみチ
ャネルを形成することが可能となる。したがって、ドレ
イン電流が急激に増加することはなく、立上がりにおけ
るパルスの波形が乱れないため、高速動作が容易とな
る。
【０１４２】また素子分離領域内で溝を複数個に分割し
ているため、各溝の幅を適切な値に設定することができ
る。このため、たとえば研磨時に溝の幅が広すぎるため
に溝内を埋込む絶縁層の上部表面が凹状に落込むことは
防止できる。よって、凹状の落込みによる段差がないた
め、溝上でのパターニングが正確に行なえる。
【０１４３】本発明の好ましい実施の局面に従う半導体
装置では、第１の絶縁層と第２の絶縁層との上部表面は
実質的に同じ高さを有しているため、第１および第２の
絶縁層上での導電層などのパターニングが容易となる。
【０１４４】本発明の好ましい他の局面に従う半導体装
置では、第２の絶縁層の膜厚は２０００Å以上８０００
Å以下である。第２の絶縁層の膜厚が２０００Åより小
さいと導電層と半導体基板との寄生容量を低減しがた
い。また、第２の絶縁層の膜厚が８０００Åよりも大き
いと導電層のパターニングが難しくなる。
【０１４５】本発明の好ましいさらに他の局面に従う半
導体装置では、溝の幅は０．１μｍ以上１０μｍ以下で
ある。溝の幅が１０μｍより大きくなると溝内を埋込む
第１の絶縁層の上部表面に、たとえば研磨時に凹状の落
込みが生じ、この部分での導電層などのパターニングが
困難となる。また溝の幅が０．１μｍより小さいと電気
的分離の効果が得がたい。
【０１４６】本発明の半導体装置の製造方法によれば、
寄生容量を低減でき、高速動作が容易で、かつ溝上での
パターニングが正確に行なえる半導体装置を製造するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す断面図である。
【図２】 図１のＡ−Ａ線に沿う概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の
製造方法の第７工程を示す概略断面図である。
【図１０】 本発明の実施の形態１における半導体装置
の製造方法の第８工程を示す概略断面図である。
【図１１】 本発明の実施の形態２における半導体装置
の構成を概略的に示す断面図である。
【図１２】 図１１のＢ−Ｂ線に沿う概略断面図であ
る。
【図１３】 本発明の実施の形態２における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図１４】 本発明の実施の形態２における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図１５】 本発明の実施の形態２における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図１６】 本発明の実施の形態３における半導体装置
の構成を概略的に示す断面図である。
【図１７】 図１６のＣ−Ｃ線に沿う概略断面図であ
る。
【図１８】 本発明の実施の形態３における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図１９】 本発明の実施の形態３における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図２０】 本発明の実施の形態３における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図２１】 本発明の実施の形態３における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図２２】 本発明の実施の形態３における半導体装置
の製造方法の第５工程を示す概略断面図である。
【図２３】 本発明の実施の形態３における半導体装置
の製造方法の第６工程を示す概略断面図である。
【図２４】 本発明の実施の形態４における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図２５】 本発明の実施の形態４における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図２６】 本発明の実施の形態４における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図２７】 本発明の実施の形態４における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図２８】 本発明の実施の形態４における半導体装置
の製造方法の第５工程を示す概略断面図である。
【図２９】 本発明の実施の形態５における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図３０】 本発明の実施の形態５における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図３１】 本発明の実施の形態５における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図３２】 本発明の実施の形態５における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図３３】 本発明の実施の形態５における半導体装置
の製造方法の第５工程を示す概略断面図である。
【図３４】 本発明の実施の形態５における半導体装置
の製造方法の第６工程を示す概略断面図である。
【図３５】 本発明の実施の形態６における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図３６】 本発明の実施の形態６における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図３７】 本発明の実施の形態６における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図３８】 トランジスタ形成領域が２以上の溝を有す
る素子分離領域によってその周囲を取囲まれる様子を示
す概略平面図である。
【図３９】 図３８のＤ−Ｄ線に沿う概略断面図であ
る。
【図４０】 図３８のＥ−Ｅ線に沿う概略断面図であ
る。
【図４１】 たとえばＤＲＡＭにおけるメモリセルアレ
イとデコーダなどの周辺回路領域との平面レイアウト上
の間隔を示す概略図である。
【図４２】 従来の半導体装置の構成を概略的に示す断
面図である。
【図４３】 図４２のＦ−Ｆ線に沿う概略断面図であ
る。
【図４４】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
【図４５】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
【図４６】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
【図４７】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
【図４８】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。
【図４９】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。
【図５０】 素子分離領域に２以上の溝を互いに分離し
て設けた構成を示す概略断面図である。
【図５１】 図５０の構成においてチャネルが生じる様
子を説明するための概略断面図である。
【図５２】 図５０に示す構造におけるゲート電圧とド
レイン電流との関係を説明するためのグラフである。
【符号の説明】
１ 半導体基板、１ａ，１ｂ 溝、３ ソース／ドレイ
ン領域、５ ゲート絶縁層、７ ゲート電極層、１１
絶縁層、１３，１３ａ，１３ｂ，１３ｄ 絶縁層、１５
分離絶縁層、７ａ 第１の導電層、７ｂ 第２の導電
層、７ｃ 導電層。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 互いに隣合う素子形成領域を電気的に分
    離するための素子分離領域を有する半導体装置であっ
    て、 主表面を有し、前記素子分離領域内の前記主表面に複数
    の溝を有する半導体基板と、 前記溝を埋込み、かつ前記主表面より上方へ突出した第
    １の絶縁層とを備え、 前記第１の絶縁層の前記主表面より上方に突出した部分
    は、前記溝の側壁面に実質的に連続した側壁面を有して
    おり、さらに、 複数の前記溝に挟まれる前記主表面全面上に形成され、
    かつ前記第１の絶縁層と異なる材料よりなる第２の絶縁
    層と、 前記素子形成領域内の素子と電気的に接続され、前記素
    子形成領域内では前記主表面上に第３の絶縁層を介在し
    て形成されており、かつ前記素子分離領域内では前記第
    １および第２の絶縁層の上部表面上に延在する導電層と
    を備え、 前記第２の絶縁層の膜厚は前記第３の絶縁層の膜厚より
    も大きい、半導体装置。
  2. 【請求項２】 前記第１の絶縁層の上部表面は、前記第
    ２の絶縁層の上部表面と前記主表面から実質的に同じ高
    さに位置している、請求項１に記載の半導体装置。
  3. 【請求項３】 前記素子形成領域内において前記導電層
    の上部表面は前記主表面から第１の高さに位置してお
    り、前記第１および第２の絶縁層の上部表面は前記第１
    の高さ以下の第２の高さに位置している、請求項２に記
    載の半導体装置。
  4. 【請求項４】 前記第２の絶縁層の膜厚は２０００Å以
    上８０００Å以下である、請求項１に記載の半導体装
    置。
  5. 【請求項５】 前記第１の絶縁層は実質的に不純物を含
    まないシリコン酸化膜であり、前記第２の絶縁層はボロ
    ンおよびリンの少なくともいずれかを含むシリコン酸化
    膜である、請求項１に記載の半導体装置。
  6. 【請求項６】 前記第１の絶縁層はシリコン酸化膜であ
    り、前記第２の絶縁層はシリコン窒化膜である、請求項
    １に記載の半導体装置。
  7. 【請求項７】 前記溝は０．１μｍ以上１０μｍ以下の
    幅を保ちながら延在している、請求項１に記載の半導体
    装置。
  8. 【請求項８】 前記導電層は絶縁ゲート型電界効果トラ
    ンジスタのゲート電極層であり、前記第３の絶縁層はゲ
    ート絶縁層である、請求項１に記載の半導体装置。
  9. 【請求項９】 前記絶縁ゲート型電界効果トランジスタ
    を有する前記素子形成領域は前記素子分離領域にその周
    囲を取り囲まれている、請求項８に記載の半導体装置。
  10. 【請求項１０】 互いに隣合う素子形成領域を電気的に
    分離するための素子分離領域を有する半導体装置の製造
    方法であって、 半導体基板の主表面上に第１および第２の絶縁層を順次
    形成した後、前記第１および第２の絶縁層を所定の形状
    にパターニングする工程と、 パターニングされた前記第１および第２の絶縁層をマス
    クとして前記半導体基板の主表面にエッチングを施すこ
    とにより、前記素子分離領域内に複数の溝を形成する工
    程と、 前記溝を埋込むように、かつ前記第２の絶縁層上を覆う
    ように第１の絶縁層と異なる材料よりなる第３の絶縁層
    を形成する工程と、 前記第２の絶縁層の上部表面が少なくとも露出するまで
    前記第３の絶縁層を研磨により除去することで、前記第
    ２および第３の絶縁層の上部表面を実質的に同一平面と
    する工程と、 前記第１および第３の絶縁層の上部表面が実質的に同一
    平面となるように前記第３の絶縁層を除去する工程と、 前記第２の絶縁層を除去する工程と、 前記第３の絶縁層は除去されにくく前記第１の絶縁層は
    除去されやすい条件でエッチングを施すことにより、前
    記素子形成領域内の前記第１の絶縁層を選択的に除去す
    る工程と前記素子形成領域内の前記半導体基板の主表面
    上に第４の絶縁層を介在して導電層を形成する工程とを
    備えた、半導体装置の製造方法。
  11. 【請求項１１】 互いに隣合う素子形成領域を電気的に
    分離するための素子分離領域を有する半導体装置の製造
    方法であって、 半導体基板の主表面上に第１の絶縁層を形成した後、前
    記第１の絶縁層を所定の形状にパターニングする工程
    と、 パターニングされた前記第１の絶縁層をマスクとして前
    記半導体基板の主表面にエッチングを施すことにより、
    前記素子分離領域内に複数の溝を形成する工程と、 前記溝を埋込むように、かつ前記第１の絶縁層上を覆う
    ように第１の絶縁層と異なる材料よりなる第２の絶縁層
    を形成する工程と、 前記第１の絶縁層の上部表面が少なくとも露出するまで
    前記第２の絶縁層を研磨により除去することで、前記第
    １および第２の絶縁層の上部表面を実質的に同一平面と
    する工程と、 前記第２の絶縁層は除去されにくく前記第１の絶縁層は
    除去されやすい条件でエッチングを施すことにより、前
    記素子形成領域内の前記第１の絶縁層を選択的に除去す
    る工程と、 前記素子形成領域内の前記半導体基板の主表面上に第３
    の絶縁層を介在して導電層を形成する工程とを備えた、
    半導体装置の製造方法。
  12. 【請求項１２】 互いに隣合う素子形成領域を電気的に
    分離するための素子分離領域を有する半導体装置の製造
    方法であって、 半導体基板の主表面上に第１の導電層を形成した後、前
    記第１の導電層を所定の形状にパターニングする工程
    と、 前記半導体基板の主表面にエッチングを施すことによ
    り、前記素子分離領域内に複数の溝を形成する工程と、 前記溝を埋込むように、かつ前記第１の導電層上を覆う
    ように第１の絶縁層を形成する工程と、 前記第１の導電層の上部表面が少なくとも露出するまで
    前記第１の絶縁層を研磨により除去することで、前記第
    １の導電層と前記第１の絶縁層との上部表面を実質的に
    同一平面とする工程と、 前記第１の導電層を除去する工程と、 前記第１の絶縁層の上部表面と実質的に同一平面となる
    上部表面を有するように前記主表面上に第２の絶縁層を
    形成する工程と、 前記第１の絶縁層は除去されにくく前記第２の絶縁層は
    除去されやすい条件でエッチングを施すことにより、前
    記素子形成領域内の前記第２の絶縁層を選択的に除去す
    る工程と、 前記素子形成領域内の前記半導体基板の主表面上に第３
    の絶縁層を介在して第２の導電層を形成する工程とを備
    えた、半導体装置の製造方法。
  13. 【請求項１３】 前記半導体基板の主表面上に第４の絶
    縁層を形成する工程をさらに備え、 前記第１の導電層は前記第４の絶縁層上に形成され、 前記第１の導電層を除去する工程により、前記第４の絶
    縁層の表面が露出し、 その露出した前記第４の絶縁層上に前記第２の絶縁層が
    形成され、 前記素子形成領域内の前記第２の絶縁層を選択的に除去
    した後、前記素子形成領域内の前記第４の絶縁層が除去
    される、請求項１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 互いに隣合う素子形成領域を電気的に
    分離するための素子分離領域を有する半導体装置の製造
    方法であって、 半導体基板の主表面上に第１の絶縁層と導電層とを形成
    した後、前記第１の絶縁層と前記導電層とを所定の形状
    にパターニングする工程と、 前記半導体基板の主表面にエッチングを施すことによ
    り、前記素子分離領域内に複数の溝を形成する工程と、 前記溝を埋込むように、かつ前記導電層上を覆うように
    第２の絶縁層を形成する工程と、 前記導電層の上部表面が少なくとも露出するまで前記第
    ２の絶縁層を研磨により除去することで前記導電層と前
    記第２の絶縁層との上部表面を実質的に同一平面とする
    工程と、 前記素子形成領域内の前記導電層を残存させ、かつそれ
    以外の前記導電層を除去する工程と、 前記導電層が除去された領域に、前記第２の絶縁層の上
    部表面と実質的に同一平面となる上部表面を有するよう
    に第３の絶縁層を形成する工程とを備えた、半導体装置
    の製造方法。
JP8226356A 1996-08-28 1996-08-28 半導体装置およびその製造方法 Pending JPH1070187A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8226356A JPH1070187A (ja) 1996-08-28 1996-08-28 半導体装置およびその製造方法
KR1019970000980A KR100214917B1 (ko) 1996-08-28 1997-01-15 반도체 장치 및 그 제조 방법
US08/788,732 US5789792A (en) 1996-08-28 1997-01-23 Isolation trench structures protruding above a substrate surface
DE19706533A DE19706533A1 (de) 1996-08-28 1997-02-19 Halbleitereinrichtung und Herstellungsverfahren derselben

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8226356A JPH1070187A (ja) 1996-08-28 1996-08-28 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH1070187A true JPH1070187A (ja) 1998-03-10

Family

ID=16843877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8226356A Pending JPH1070187A (ja) 1996-08-28 1996-08-28 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US5789792A (ja)
JP (1) JPH1070187A (ja)
KR (1) KR100214917B1 (ja)
DE (1) DE19706533A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312391A (ja) * 1996-05-22 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
US5777370A (en) * 1996-06-12 1998-07-07 Advanced Micro Devices, Inc. Trench isolation of field effect transistors
US6248643B1 (en) * 1999-04-02 2001-06-19 Vanguard International Semiconductor Corporation Method of fabricating a self-aligned contact
US6358841B1 (en) 1999-08-23 2002-03-19 Taiwan Semiconductor Manufacturing Company Method of copper CMP on low dielectric constant HSQ material
JP2001185721A (ja) * 1999-12-22 2001-07-06 Nec Corp 半導体装置
KR20010061012A (ko) * 1999-12-28 2001-07-07 박종섭 반도체소자의 제조방법
US6399450B1 (en) * 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
JP3871241B2 (ja) * 2000-07-06 2007-01-24 沖電気工業株式会社 半導体装置の製造方法
KR100350810B1 (ko) * 2000-09-21 2002-09-05 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성방법
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6524920B1 (en) 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Low temperature process for a transistor with elevated source and drain
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
JP4316186B2 (ja) * 2002-04-05 2009-08-19 シャープ株式会社 半導体装置及びその製造方法
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
US6713335B2 (en) * 2002-08-22 2004-03-30 Chartered Semiconductor Manufacturing Ltd. Method of self-aligning a damascene gate structure to isolation regions
JP2004265989A (ja) * 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
US4593459A (en) * 1984-12-28 1986-06-10 Gte Laboratories Incorporated Monolithic integrated circuit structure and method of fabrication
JPS61164256A (ja) * 1985-01-16 1986-07-24 Nec Corp 半導体メモリ−
US4908688A (en) * 1986-03-14 1990-03-13 Motorola, Inc. Means and method for providing contact separation in silicided devices
JPH01125971A (ja) * 1987-11-11 1989-05-18 Seiko Instr & Electron Ltd Ｃ−ｍｉｓ型半導体装置とその製造方法
NL8801981A (nl) * 1988-08-09 1990-03-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
JPH07105458B2 (ja) * 1989-11-21 1995-11-13 株式会社東芝 複合型集積回路素子
JPH0794733A (ja) * 1993-09-27 1995-04-07 Toshiba Corp 半導体装置及びその製造方法
JP3271111B2 (ja) * 1993-12-22 2002-04-02 ソニー株式会社 トレンチ素子分離領域の形成方法
US5518950A (en) * 1994-09-02 1996-05-21 Advanced Micro Devices, Inc. Spin-on-glass filled trench isolation method for semiconductor circuits

Also Published As

Publication number Publication date
KR19980018004A (ko) 1998-06-05
US5789792A (en) 1998-08-04
DE19706533A1 (de) 1998-03-05
KR100214917B1 (ko) 1999-08-02

Similar Documents

Publication Publication Date Title
JP4947931B2 (ja) 半導体装置
JPH1070187A (ja) 半導体装置およびその製造方法
JPH11168194A (ja) ダイナミック型半導体記憶装置及びその製造方法
JP2005079576A (ja) 半導体装置及びこれの製造方法
JP2005150251A (ja) 半導体装置の製造方法および半導体装置
JP2012028805A (ja) 半導体装置の製造方法
CN111834301B (zh) 存储元件的制造方法
US6093600A (en) Method of fabricating a dynamic random-access memory device
US6743708B2 (en) Method of manufacturing semiconductor device including steps of forming groove and recess, and semiconductor device
US8796126B2 (en) Method of manufacturing semiconductor device
US20040079984A1 (en) Polysilicon self-aligned contact and a polysilicon common source line and method of forming the same
JP4360780B2 (ja) 半導体装置の製造方法
KR100418332B1 (ko) 반도체 장치 및 그 제조 방법
US6903022B2 (en) Method of forming contact hole
JP2010232408A (ja) 半導体装置及びその製造方法
JPH02143456A (ja) 積層型メモリセルの製造方法
JPH11330381A (ja) 半導体装置の製造方法
KR100356776B1 (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
JPH10242264A (ja) 半導体装置の製造方法
JPH1197529A (ja) 半導体装置の製造方法
KR100521511B1 (ko) 반도체 장치 및 그 제조 방법
JP3063203B2 (ja) 半導体メモリ及びその製造方法
JPH1084091A (ja) 半導体集積回路装置およびその製造方法
JP3361973B2 (ja) 半導体装置の製造方法および半導体装置
KR100506050B1 (ko) 반도체소자의 콘택 형성방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040525