JPH01125971A - Ｃ−ｍｉｓ型半導体装置とその製造方法 - Google Patents
Ｃ−ｍｉｓ型半導体装置とその製造方法Info
- Publication number
- JPH01125971A JPH01125971A JP62284858A JP28485887A JPH01125971A JP H01125971 A JPH01125971 A JP H01125971A JP 62284858 A JP62284858 A JP 62284858A JP 28485887 A JP28485887 A JP 28485887A JP H01125971 A JPH01125971 A JP H01125971A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating film
- trench
- well
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000002052 molecular layer Substances 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は深く狭い溝いわゆるトレンチ分離構造を有する
相補型絶縁ゲート（Ｃ−ＭＩＳ） トランジスタの構
造と製造方法に関する。
相補型絶縁ゲート（Ｃ−ＭＩＳ） トランジスタの構
造と製造方法に関する。
ｐ型基板表面のＮＭＯＳとｎウェル表面のＰＭＯ３を分
離するにあたり、基板とウェルの間にトレンチを設け、
トレンチの側壁と底面に基板よりも高密度のｐ型選択成
長層を形成した構造のＣＭＯ８半導体装置である。製造
は次のステップから成る。ｐ型基板の一部にｎウェルを
形成する工程、少なくともＰＭＯ３およびＮＭＯＳを形
成するべき部分をゲート絶縁膜で被覆する工程、第１ポ
リＳｉ膜の堆積後室化膜を堆積する工程、トレンチ平面
形状に前記窒化膜、第１ポリＳｉｌ！ｌ、ゲート絶縁膜
またはフィールド絶縁膜の選択エッチに続き、基板とウ
ェルの間にトレンチを形成する工程、トレンチの側壁お
よび底面に基板よりも高密度のｐ型選択成長層を形成す
る工程、トレンチを酸化膜で埋め、窒化膜を露出する工
程、窒化膜を除去し第１ポリＳｉ膜を露出後、第２ボ’
ＪＳｉ膜を全面堆積する工程、前記第１および第２ポリ
Ｓｔ膜を選択工 ・ソチして、各トランジスタのゲー
ト電極を形成すると共に、前記トレンチを横切る配線を
第２ポリＳｉ膜で設ける工程、前記基板内にｎ型のソー
スおよびドレイン領域を設けてＮＭＯＳを形成し、ウェ
ル内にｐ型のソースおよびドレイン領域を設けてＰＭＯ
３を形成する工程とから成る。
離するにあたり、基板とウェルの間にトレンチを設け、
トレンチの側壁と底面に基板よりも高密度のｐ型選択成
長層を形成した構造のＣＭＯ８半導体装置である。製造
は次のステップから成る。ｐ型基板の一部にｎウェルを
形成する工程、少なくともＰＭＯ３およびＮＭＯＳを形
成するべき部分をゲート絶縁膜で被覆する工程、第１ポ
リＳｉ膜の堆積後室化膜を堆積する工程、トレンチ平面
形状に前記窒化膜、第１ポリＳｉｌ！ｌ、ゲート絶縁膜
またはフィールド絶縁膜の選択エッチに続き、基板とウ
ェルの間にトレンチを形成する工程、トレンチの側壁お
よび底面に基板よりも高密度のｐ型選択成長層を形成す
る工程、トレンチを酸化膜で埋め、窒化膜を露出する工
程、窒化膜を除去し第１ポリＳｉ膜を露出後、第２ボ’
ＪＳｉ膜を全面堆積する工程、前記第１および第２ポリ
Ｓｔ膜を選択工 ・ソチして、各トランジスタのゲー
ト電極を形成すると共に、前記トレンチを横切る配線を
第２ポリＳｉ膜で設ける工程、前記基板内にｎ型のソー
スおよびドレイン領域を設けてＮＭＯＳを形成し、ウェ
ル内にｐ型のソースおよびドレイン領域を設けてＰＭＯ
３を形成する工程とから成る。
従来ＣＭＯ３の分離は主に選択酸化いわゆるＬａｃｏｓ
が用いられていたが、平面寸法はある程度以下にはでき
ないのでＩＣの高集積密度化に限界があった。これを解
決する一手段として深く狭い溝（トレンチ）で分離する
方法がある。しかし、ＮＭＯＳとＰＭＯ３間の電流リー
クを抑える方法において問題があった０通常トレンチの
底にフィールドドープ領域を形成してリークを抑えるわ
けであるが、トレンチ幅が狭いとこの効果は小さくなる
。そこでトレンチの側壁にもフィールドドープ領域を設
けようとすると、製造方法的に問題が生じる。フィール
ドドープは通常イオン注入でなされるため側壁へのイオ
ン打ち込みが困難なためである。
が用いられていたが、平面寸法はある程度以下にはでき
ないのでＩＣの高集積密度化に限界があった。これを解
決する一手段として深く狭い溝（トレンチ）で分離する
方法がある。しかし、ＮＭＯＳとＰＭＯ３間の電流リー
クを抑える方法において問題があった０通常トレンチの
底にフィールドドープ領域を形成してリークを抑えるわ
けであるが、トレンチ幅が狭いとこの効果は小さくなる
。そこでトレンチの側壁にもフィールドドープ領域を設
けようとすると、製造方法的に問題が生じる。フィール
ドドープは通常イオン注入でなされるため側壁へのイオ
ン打ち込みが困難なためである。
本発明は上記の問題点を解決すべくなされ、狭く深いト
レンチでも十分な分離特性が得られる分離構造をもつ相
補型絶縁ゲー）（Ｃ−ＭＩＳ）型半導体装置とその容易
な製造方法を提供するものである。
レンチでも十分な分離特性が得られる分離構造をもつ相
補型絶縁ゲー）（Ｃ−ＭＩＳ）型半導体装置とその容易
な製造方法を提供するものである。
〔問題点を解決するための手段〕
本発明による分離構造はトレンチの側壁と底部のフィー
ルドドープ層として不純物添加された選沢成長層を用い
る。特に選択成長は分子層エピタキシーであることが望
ましい、ＣＭＯ３を例に製造方法を示すと以下のように
なる。ｐ型基板の一部にｎウェルを形成後、フィールド
絶縁膜で被われた基板およびウェル表面の少なくともト
ランジスタを形成するべき部分を露出しゲート絶縁膜を
設ける。さらに第１ポリＳｉ膜と窒化膜を順次堆積する
。トレンチ平面形状に前記窒化膜、第１ポリＳｉ膜、フ
ィールド絶縁膜またはゲート絶縁膜の３層膜を選択エッ
チし、さらに基板とウェルの間にトレンチを形成した後
、トレンチの側壁および底面に基板よりも高密度のｐ型
選択成長層を形成する。トレンチを酸化膜で埋め、窒化
膜を露出・除去し第１ポリＳｉ膜を露出後、第２ポリＳ
ｉ膜を全面堆積する。絶縁膜第１および第２ポリＳ＋膜
を選択エッチして、各トランジスタのゲート電極を形成
すると共に、前記トレンチを横切る配線を第２ポリＳｉ
膜で設ける。あとは通常の方法でＮＭｏ３とＰＭＯ３が
形成される。
ルドドープ層として不純物添加された選沢成長層を用い
る。特に選択成長は分子層エピタキシーであることが望
ましい、ＣＭＯ３を例に製造方法を示すと以下のように
なる。ｐ型基板の一部にｎウェルを形成後、フィールド
絶縁膜で被われた基板およびウェル表面の少なくともト
ランジスタを形成するべき部分を露出しゲート絶縁膜を
設ける。さらに第１ポリＳｉ膜と窒化膜を順次堆積する
。トレンチ平面形状に前記窒化膜、第１ポリＳｉ膜、フ
ィールド絶縁膜またはゲート絶縁膜の３層膜を選択エッ
チし、さらに基板とウェルの間にトレンチを形成した後
、トレンチの側壁および底面に基板よりも高密度のｐ型
選択成長層を形成する。トレンチを酸化膜で埋め、窒化
膜を露出・除去し第１ポリＳｉ膜を露出後、第２ポリＳ
ｉ膜を全面堆積する。絶縁膜第１および第２ポリＳ＋膜
を選択エッチして、各トランジスタのゲート電極を形成
すると共に、前記トレンチを横切る配線を第２ポリＳｉ
膜で設ける。あとは通常の方法でＮＭｏ３とＰＭＯ３が
形成される。
イオン注入は方向性があるためトレンチの底部のみに不
純物を添加するのは得意とするところであるが、側壁に
も不純物添加するのは困難である。
純物を添加するのは得意とするところであるが、側壁に
も不純物添加するのは困難である。
従って、本発明の分離構造を実現するのは通常のイオン
注入ではできない０本発明はそこで分子層エピタキシー
（ＭＬＥ）を用いる０例えば特開昭６１−３４９３０、
特開昭６１−３４９２８、特開昭６１−３４９２７また
は雑誌Ｓｅ＋＋１ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １
３５頁〜１４０頁（１９８５年１月）に記載のようにＭ
ＬＥは半導体構成元素を含む物質の半導体結晶表面への
吸着を利用するので、表面の凹凸に関係なく１分子層ず
つの成長が可能で、かつ選択成長もできる利点をもつ、
そのため、不純物密度制御および厚み制御が従来のイオ
ン注入以上に高精度に行える。本発明の分離構造実現の
ために最も適した方法である。
注入ではできない０本発明はそこで分子層エピタキシー
（ＭＬＥ）を用いる０例えば特開昭６１−３４９３０、
特開昭６１−３４９２８、特開昭６１−３４９２７また
は雑誌Ｓｅ＋＋１ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １
３５頁〜１４０頁（１９８５年１月）に記載のようにＭ
ＬＥは半導体構成元素を含む物質の半導体結晶表面への
吸着を利用するので、表面の凹凸に関係なく１分子層ず
つの成長が可能で、かつ選択成長もできる利点をもつ、
そのため、不純物密度制御および厚み制御が従来のイオ
ン注入以上に高精度に行える。本発明の分離構造実現の
ために最も適した方法である。
以下に図面を用いてＣＭＯ３を例に本発明を詳述する。
（１）実施例１ （第１図）
第１図には本発明によるＣＭＯ３構造断面図を示す、コ
ノ例ではＮＭｏ３１００とＰＭＯ３２００と分＃領域１
０がある構造で、例えばｐ型Ｓｉ基板１の表面にＮＭｏ
３１００がｎウェル２１０の表面にＰＭＯ３２００が設
けられ、それぞれゲート絶縁膜１０３．２０３゜ゲート
電極１０４．２０４．ソース領域１１１．２１１．
ドレイン領域１１２．２１２． ソース電極１０１．
２０１． ドレイン電極１０２．２０２ｔ’構成され
る。ＮＭｏ５とＰＭＯ８の間の分離領域１０は、ｎウェ
ル２１０と基板１の間に掘られた狭く深い溝（トレンチ
）構造をもち、トレンチの側壁および底面にはｐ型選択
成長層２０が形成され、さらに酸化膜１７で埋められて
いる。
ノ例ではＮＭｏ３１００とＰＭＯ３２００と分＃領域１
０がある構造で、例えばｐ型Ｓｉ基板１の表面にＮＭｏ
３１００がｎウェル２１０の表面にＰＭＯ３２００が設
けられ、それぞれゲート絶縁膜１０３．２０３゜ゲート
電極１０４．２０４．ソース領域１１１．２１１．
ドレイン領域１１２．２１２． ソース電極１０１．
２０１． ドレイン電極１０２．２０２ｔ’構成され
る。ＮＭｏ５とＰＭＯ８の間の分離領域１０は、ｎウェ
ル２１０と基板１の間に掘られた狭く深い溝（トレンチ
）構造をもち、トレンチの側壁および底面にはｐ型選択
成長層２０が形成され、さらに酸化膜１７で埋められて
いる。
選択成長１１２０は基板よりも高い不純物密度を持ち、
厚みは不純物密度との兼ね合いや所望特性によって異な
るが例えば１０” 〜１０’ＩＣ１１″３で０．０１〜
０．１ μｍである。この分離構造でｐ型選択成長層２
０がｐ。
厚みは不純物密度との兼ね合いや所望特性によって異な
るが例えば１０” 〜１０’ＩＣ１１″３で０．０１〜
０．１ μｍである。この分離構造でｐ型選択成長層２
０がｐ。
ドレイン領域２１２と基板１を接続している形になって
いるが、通常酸化膜１７中や界面の欠陥はｐチャンネル
のしきい値電圧を高くするのでこの間のリーク電流は問
題にならない。
いるが、通常酸化膜１７中や界面の欠陥はｐチャンネル
のしきい値電圧を高くするのでこの間のリーク電流は問
題にならない。
（２） 実施例２ （第２図）
第２図には本発明によるＣＭＯ３の製造工程順断面図を
示す、第２図（ａｌはｐ型Ｓｉ基板１にｎウェル２１０
を選択的に設は表面を露出して、ゲート酸化膜３．ｎ゛
ポ’ＪＳｉ第１低抵抗導電膜）４．窒化膜（第１絶縁膜
）５を順次堆積後、分離領域を形成すべく上記３１膜に
続き基板１を選択エッチしてトレンチ３０を設けた状態
である。トレンチ３０は反応性イオンエッチ（ＲＩ Ｅ
）などの方法で一方の側面がｎウェル２１０に、他方が
基板１に接するように設けられる。この例ではトレンチ
３０はｎウェル２１０以上の深さで、例えばｎウェル２
１０の深さ３．０μに対し４．０〜５．０μである。第
２図（ｂｌは露出されたトレンチ３０の側面および底面
に選択ＭＬＥによづてｐ°成長層２０を設けた断面であ
る。ｐ。
示す、第２図（ａｌはｐ型Ｓｉ基板１にｎウェル２１０
を選択的に設は表面を露出して、ゲート酸化膜３．ｎ゛
ポ’ＪＳｉ第１低抵抗導電膜）４．窒化膜（第１絶縁膜
）５を順次堆積後、分離領域を形成すべく上記３１膜に
続き基板１を選択エッチしてトレンチ３０を設けた状態
である。トレンチ３０は反応性イオンエッチ（ＲＩ Ｅ
）などの方法で一方の側面がｎウェル２１０に、他方が
基板１に接するように設けられる。この例ではトレンチ
３０はｎウェル２１０以上の深さで、例えばｎウェル２
１０の深さ３．０μに対し４．０〜５．０μである。第
２図（ｂｌは露出されたトレンチ３０の側面および底面
に選択ＭＬＥによづてｐ°成長層２０を設けた断面であ
る。ｐ。
成長Ｎ２０は例えばＢがｌ Ｑ Ｉ ′〜Ｉ Ｑ Ｉ
１ＣＩｌ−ｊｌ程度添加され、ｌＯ〜１００ ｎｍの厚
みをもつ、第２図（Ｃ）ではトレンチ３０を酸化膜（第
２絶縁膜）１７で埋めた状態を示す、これは例えば酸化
膜１７のＣＶＤおよびエッチバックで行われ、エッチバ
ックは窒化膜５が露出されるまでなされる。この工程に
は従来の平坦化技術が応用できる。第ｚｍ＋ｄ＋は上記
窒化膜５を除去した後、ｎ“ポリＳｉＡ上に第２ｎ”ポ
リＳｉ（第２低抵抗導電膜）４０を堆積した断面である
。
１ＣＩｌ−ｊｌ程度添加され、ｌＯ〜１００ ｎｍの厚
みをもつ、第２図（Ｃ）ではトレンチ３０を酸化膜（第
２絶縁膜）１７で埋めた状態を示す、これは例えば酸化
膜１７のＣＶＤおよびエッチバックで行われ、エッチバ
ックは窒化膜５が露出されるまでなされる。この工程に
は従来の平坦化技術が応用できる。第ｚｍ＋ｄ＋は上記
窒化膜５を除去した後、ｎ“ポリＳｉＡ上に第２ｎ”ポ
リＳｉ（第２低抵抗導電膜）４０を堆積した断面である
。
第２図（８１では２層がｎ゛ポリＳｉ４４０を選択エッ
チして８ＭＯ３１００、ＰＭＯ３２００（７）ゲート電
極１０４、２０４を形成した状態で、同時にトレンチ３
０を横切るポリ５ｔｉｓｉ！＆ｌ３０４を第２ｎ＋ポリ
５ｉ４０で形成している。第２図（「）は従来と同様に
イオン注入などを利用して８ＭＯ３１００のｎ′″ソー
ス・ドレイン６Ｎ域１１１．１１２． ＰＭＯ３２００
のｐ”ソース−ドレイン領域２１１．２１２を設けたも
のである。あとは通常のようにコンタクト開孔、電極形
成によって０ＭＯ３が完成する。
チして８ＭＯ３１００、ＰＭＯ３２００（７）ゲート電
極１０４、２０４を形成した状態で、同時にトレンチ３
０を横切るポリ５ｔｉｓｉ！＆ｌ３０４を第２ｎ＋ポリ
５ｉ４０で形成している。第２図（「）は従来と同様に
イオン注入などを利用して８ＭＯ３１００のｎ′″ソー
ス・ドレイン６Ｎ域１１１．１１２． ＰＭＯ３２００
のｐ”ソース−ドレイン領域２１１．２１２を設けたも
のである。あとは通常のようにコンタクト開孔、電極形
成によって０ＭＯ３が完成する。
前記第２図（ａｌの工程で窒化膜５、ｎ８ポリＳｉ４、
ゲート絶縁膜３の３層膜に続く基板１のトレンチ・エッ
チの際、３層膜のエッチ後ｎ９ポリＳｉ４の側壁を酸化
またはＣＶＤなどで絶縁膜で被覆することも可能である
。これによりトレンチ・エッチの時にｎ３ポリＳｉ４の
サイドエッチを防止できるだけでなく、ｐ′″選択成長
層２０がｎ″″″ポリＳｉ４壁に堆積することを防ぐこ
とができる。
ゲート絶縁膜３の３層膜に続く基板１のトレンチ・エッ
チの際、３層膜のエッチ後ｎ９ポリＳｉ４の側壁を酸化
またはＣＶＤなどで絶縁膜で被覆することも可能である
。これによりトレンチ・エッチの時にｎ３ポリＳｉ４の
サイドエッチを防止できるだけでなく、ｐ′″選択成長
層２０がｎ″″″ポリＳｉ４壁に堆積することを防ぐこ
とができる。
この例ではｎウェル２１０形成後全面を露出しているが
、必要に応じフィールド絶縁膜を設けて必要部分を露出
してゲート絶縁膜３を形成することもできる。その際の
上記３７１！膜の最下層はゲート絶縁膜またはフィール
ド絶縁膜となる。
、必要に応じフィールド絶縁膜を設けて必要部分を露出
してゲート絶縁膜３を形成することもできる。その際の
上記３７１！膜の最下層はゲート絶縁膜またはフィール
ド絶縁膜となる。
（３）実施例３ （第３図）
第３図には本発明によるＣＭＯ３構造の他の実施例の断
面図を示す、第３図Ｑ）ｌおよびｔｅｌは第３図（ａｌ
の構造断面図におけるＡ−Ａ′およびＢ−Ｂ’線に沿っ
た断面構造例である。この例の特徴はＰＭＯ３２００が
形成されるｎウェル２１０がレトログレード型で、不純
物密度の高いｎ ｇ ａｉ域２２０が深い部分に形成し
たことである。これによりｐ′″選択成長層２０がｎ９
領域２２０からの不純物拡散でカットされ、ＮＭ ＯＳ
１００．３００からＰ Ｍ ＯＳ ２００．４００へ
連続することを防止しリーク電流の制御がより容易とな
る。
面図を示す、第３図Ｑ）ｌおよびｔｅｌは第３図（ａｌ
の構造断面図におけるＡ−Ａ′およびＢ−Ｂ’線に沿っ
た断面構造例である。この例の特徴はＰＭＯ３２００が
形成されるｎウェル２１０がレトログレード型で、不純
物密度の高いｎ ｇ ａｉ域２２０が深い部分に形成し
たことである。これによりｐ′″選択成長層２０がｎ９
領域２２０からの不純物拡散でカットされ、ＮＭ ＯＳ
１００．３００からＰ Ｍ ＯＳ ２００．４００へ
連続することを防止しリーク電流の制御がより容易とな
る。
レトログレード・ウェルの形成は高エネルギーイオン注
入や埋め込み成長によって行われる。またこの例では、
第３図（ｂｌや（Ｃ１に示すようにＮＭＯ５１００、３
００同士やＰ Ｍ ＯＳ ２００．４００同士がＮＭＯ
ＳとＰＭＯ３を分離するトレンチと同じ構造で分離され
ている。
入や埋め込み成長によって行われる。またこの例では、
第３図（ｂｌや（Ｃ１に示すようにＮＭＯ５１００、３
００同士やＰ Ｍ ＯＳ ２００．４００同士がＮＭＯ
ＳとＰＭＯ３を分離するトレンチと同じ構造で分離され
ている。
以上のように本発明による構造および製造方法はトレン
チ分離にＭＬＥを適用することにより、耐圧が高く微細
な分＃領域を容易に形成することが可能となる。その結
果、ＩＣの高集積化に大きく寄与する。実施例では主に
シングルウェルの例を述べたがダブルウェルにも多種類
のウェルをもつＣ−Ｍ Ｉ Ｓにも、さらにゲート電極
材料としてポリＳｔに限らずシリサイド、金属など他の
材料の場合にも本発明は適用される０本分離構造および
製造方法はＣ−ＭＩＳに限らす８ＭＯ３またはＰＭＯ３
集積回路にも効果的である。また選択成長としてＭＬＥ
が最適ではあるが、他の方法による選択成長も使うこと
は可能である。Ｓｔを例に述べたが例えばＧａＡｓなど
他の半導体材料についても本発明は有効である。
チ分離にＭＬＥを適用することにより、耐圧が高く微細
な分＃領域を容易に形成することが可能となる。その結
果、ＩＣの高集積化に大きく寄与する。実施例では主に
シングルウェルの例を述べたがダブルウェルにも多種類
のウェルをもつＣ−Ｍ Ｉ Ｓにも、さらにゲート電極
材料としてポリＳｔに限らずシリサイド、金属など他の
材料の場合にも本発明は適用される０本分離構造および
製造方法はＣ−ＭＩＳに限らす８ＭＯ３またはＰＭＯ３
集積回路にも効果的である。また選択成長としてＭＬＥ
が最適ではあるが、他の方法による選択成長も使うこと
は可能である。Ｓｔを例に述べたが例えばＧａＡｓなど
他の半導体材料についても本発明は有効である。
第１図は本発明によるＣＭＯ３構造断面図、第２図ｆａ
ｌ〜ｆｆｌは本発明による０ＭＯ３の製造工程順断面図
、第３図＋ａｌは本発明の他の構造断面図で第３図（ｂ
ｌおよび（Ｃ）は第３図ｆａｔのＡ−＾゛およびＢ−８
’線に沿った構造断面図である。 １ ・・・、・・ｐ基板 ３ 、１０３．２０３・ゲート絶縁膜 ４．４０・ ・ ・−ｎ” ポリＳｉ５ ・・・・
・窒化膜 ７．１７・・・・酸化膜 １０ ・・・・・分離領域 ２０ ・・・・・ｐ９成長層 ３０ ・・・・・トレンチ １００ ・・・・・ＮＭＯ５ １０４、２０４・・・ゲート電極 １１１、２１１・・・ソース領域 １１２、２１２・・・ドレイン領域 ２００ ・・・・・ＰＭＯ３ ２１０・・・・・ｎウェル 第１国 本発明１江ま’Ｊｉ量工程順窮面図 第２図 １００ ＮＭＯＳ １０分ａｔ砿Ｍ ２００ ＰＭ
Ｏ５本発明による製造工程順断面図
ｌ〜ｆｆｌは本発明による０ＭＯ３の製造工程順断面図
、第３図＋ａｌは本発明の他の構造断面図で第３図（ｂ
ｌおよび（Ｃ）は第３図ｆａｔのＡ−＾゛およびＢ−８
’線に沿った構造断面図である。 １ ・・・、・・ｐ基板 ３ 、１０３．２０３・ゲート絶縁膜 ４．４０・ ・ ・−ｎ” ポリＳｉ５ ・・・・
・窒化膜 ７．１７・・・・酸化膜 １０ ・・・・・分離領域 ２０ ・・・・・ｐ９成長層 ３０ ・・・・・トレンチ １００ ・・・・・ＮＭＯ５ １０４、２０４・・・ゲート電極 １１１、２１１・・・ソース領域 １１２、２１２・・・ドレイン領域 ２００ ・・・・・ＰＭＯ３ ２１０・・・・・ｎウェル 第１国 本発明１江ま’Ｊｉ量工程順窮面図 第２図 １００ ＮＭＯＳ １０分ａｔ砿Ｍ ２００ ＰＭ
Ｏ５本発明による製造工程順断面図
Claims (7)
- （１）一導電型半導体基板表面に設けられた逆導電型チ
ャンネル第１ＭＯＳトランジスタと前記基板内の逆導電
型ウェル表面に設けられた一導電型チャンネル第２ＭＯ
Ｓトランジスタとを有する半導体装置の素子分離領域の
構造において、前記第１および第２ＭＯＳトランジスタ
の間に前記基板と前記ウェルのそれぞれに相対する側壁
が接するトレンチを設け、前記トレンチの側壁および底
面は基板よりも高密度の一導電型選択成長層が被覆する
ことを特徴とするＣ−ＭＩＳ型半導体装置。 - （２）前記トレンチの深さは、前記ウェルよりも深いこ
とを特徴とする特許請求の範囲第１項記載のＣ−ＭＩＳ
型半導体装置。 - （３）前記ウェルはレトログレードウェルであり、ピー
クの不純物密度は前記選択成長層の不純物密度よりも高
いことを特徴とする特許請求の範囲第１項または第２項
記載のＣ−ＭＩＳ型半導体装置。 - （４）一導電型半導体基板の一部に逆導電型ウェルを形
成する第１工程、 フィールド絶縁膜で被われた絶縁膜基板および絶縁膜ウ
ェル表面の少なくとも将来トランジスタを形成するべき
部分を露出した後、該部分をゲート絶縁膜で被覆する第
２工程、 第１低抵抗導電膜の堆積後第１絶縁膜を堆積する第３工
程、 同一平面形状に前記第１絶縁膜、前記第１導電膜、前記
ゲート絶縁膜または前記フィールド絶縁膜の３層膜の選
択エッチに続き前記基板と前記ウェルの間にトレンチを
形成する第４工程、トレンチの側壁および底面に基板よ
りも高密度の一導電型選択成長層を形成する第５工程、
前記トレンチを第２絶縁膜で埋め、第１絶縁膜を露出す
る第６工程、 第１絶縁膜を除去し第１導電膜を露出後、第２低抵抗導
電膜を全面堆積する第７工程、 前記第１および第２導電膜を選択エッチして、各トラン
ジスタのゲート電極を形成すると共に、前記トレンチを
横切る配線を第２導電膜で設ける第８工程、 前記基板内に逆導電型のソースおよびドレイン領域を設
けて第１トランジスタを形成し、前記ウェル内に一導電
型のソースおよびドレイン領域を設けて第２トランジス
タを形成する第９工程、とから成るＣ−ＭＩＳ型半導体
装置の製造方法。 - （５）前記第５工程における選択成長が、一導電型不純
物を添加した分子層をエピタキシーによってなされるこ
とを特徴とする特許請求の範囲第４項記載のＣ−ＭＩＳ
型半導体装置の製造方法。 - （６）前記第４工程において、第１導電膜を選択エッチ
した後、第１導電膜の側壁を絶縁膜で被うことを特徴と
する特許請求の範囲第４項または第５項記載のＣ−ＭＩ
Ｓ型半導体装置の製造方法。 - （７）前記第１絶縁膜が窒化膜であり、第２絶縁膜が酸
化膜であることを特徴とする特許請求の範囲第４項から
第６項いずれかに記載のＣ−ＭＩＳ型半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284858A JPH01125971A (ja) | 1987-11-11 | 1987-11-11 | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
| US07/265,698 US4980306A (en) | 1987-11-11 | 1988-11-01 | Method of making a CMOS device with trench isolation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284858A JPH01125971A (ja) | 1987-11-11 | 1987-11-11 | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125971A true JPH01125971A (ja) | 1989-05-18 |
Family
ID=17683939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284858A Pending JPH01125971A (ja) | 1987-11-11 | 1987-11-11 | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4980306A (ja) |
| JP (1) | JPH01125971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5831305A (en) * | 1994-01-19 | 1998-11-03 | Hyundai Electronics Industries Co., Ltd. | CMOS devices having minimized drain contact area |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387555A (en) * | 1992-09-03 | 1995-02-07 | Harris Corporation | Bonded wafer processing with metal silicidation |
| JP2641781B2 (ja) * | 1990-02-23 | 1997-08-20 | シャープ株式会社 | 半導体素子分離領域の形成方法 |
| US6909146B1 (en) | 1992-02-12 | 2005-06-21 | Intersil Corporation | Bonded wafer with metal silicidation |
| US5420061A (en) * | 1993-08-13 | 1995-05-30 | Micron Semiconductor, Inc. | Method for improving latchup immunity in a dual-polysilicon gate process |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| US5795495A (en) * | 1994-04-25 | 1998-08-18 | Micron Technology, Inc. | Method of chemical mechanical polishing for dielectric layers |
| KR100208449B1 (ko) * | 1995-06-24 | 1999-07-15 | 김영환 | 반도체 소자의 제조방법 |
| US5612242A (en) * | 1996-03-11 | 1997-03-18 | United Microelectronics Corp. | Trench isolation method for CMOS transistor |
| US5849621A (en) * | 1996-06-19 | 1998-12-15 | Advanced Micro Devices, Inc. | Method and structure for isolating semiconductor devices after transistor formation |
| JPH1070187A (ja) * | 1996-08-28 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5834358A (en) * | 1996-11-12 | 1998-11-10 | Micron Technology, Inc. | Isolation regions and methods of forming isolation regions |
| US5866465A (en) * | 1997-04-03 | 1999-02-02 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass |
| US5874328A (en) * | 1997-06-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Reverse CMOS method for dual isolation semiconductor device |
| JP3976374B2 (ja) * | 1997-07-11 | 2007-09-19 | 三菱電機株式会社 | トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法 |
| US6107157A (en) | 1998-02-27 | 2000-08-22 | Micron Technology, Inc. | Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination |
| US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
| US6323540B1 (en) | 1998-06-10 | 2001-11-27 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure |
| KR100355034B1 (ko) | 1999-07-15 | 2002-10-05 | 삼성전자 주식회사 | 선택적 에피택셜 성장층을 가진 반도체 장치 및 그 소자분리방법 |
| GB9929613D0 (en) * | 1999-12-15 | 2000-02-09 | Koninkl Philips Electronics Nv | Manufacture of semiconductor material and devices using that material |
| DE10110974C2 (de) * | 2001-03-07 | 2003-07-24 | Infineon Technologies Ag | Verfahren zum Verbreitern eines aktiven Halbleitergebiets auf einem Halbleitersubstrat |
| KR100373851B1 (ko) * | 2001-03-30 | 2003-02-26 | 삼성전자주식회사 | 소이형 반도체 장치 및 그 형성 방법 |
| US6821864B2 (en) * | 2002-03-07 | 2004-11-23 | International Business Machines Corporation | Method to achieve increased trench depth, independent of CD as defined by lithography |
| US20050205963A1 (en) * | 2004-03-16 | 2005-09-22 | Johnson David A | Integrated anneal cap/ ion implant mask/ trench isolation structure for III-V devices |
| EP2232533A1 (en) * | 2008-01-16 | 2010-09-29 | Ipdia | High aspect ratio holes or trenches |
| US8946851B1 (en) * | 2009-11-13 | 2015-02-03 | Maxim Integrated Products, Inc. | Integrated MOS power transistor with thin gate oxide and low gate charge |
| US9437470B2 (en) * | 2013-10-08 | 2016-09-06 | Cypress Semiconductor Corporation | Self-aligned trench isolation in integrated circuits |
| US9805983B1 (en) | 2016-08-19 | 2017-10-31 | International Business Machines Corporation | Multi-layer filled gate cut to prevent power rail shorting to gate structure |
| US11387232B2 (en) * | 2017-03-23 | 2022-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220445A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPS59188936A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60235437A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62226667A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470062A (en) * | 1979-08-31 | 1984-09-04 | Hitachi, Ltd. | Semiconductor device having isolation regions |
| US4442591A (en) * | 1982-02-01 | 1984-04-17 | Texas Instruments Incorporated | High-voltage CMOS process |
| US4447290A (en) * | 1982-06-10 | 1984-05-08 | Intel Corporation | CMOS Process with unique plasma etching step |
| US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
| JPS60223153A (ja) * | 1984-04-19 | 1985-11-07 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型キャパシタを有する半導体装置の製法 |
-
1987
- 1987-11-11 JP JP62284858A patent/JPH01125971A/ja active Pending
-
1988
- 1988-11-01 US US07/265,698 patent/US4980306A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220445A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPS59188936A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60235437A (ja) * | 1984-05-09 | 1985-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62226667A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5569949A (en) * | 1992-09-02 | 1996-10-29 | Texas Instruments Incorporated | Area efficient high voltage MOSFETs with vertical RESURF drift regions |
| US5696010A (en) * | 1992-09-02 | 1997-12-09 | Texas Instruments Incorporated | Method of forming a semiconductor device including a trench |
| US5831305A (en) * | 1994-01-19 | 1998-11-03 | Hyundai Electronics Industries Co., Ltd. | CMOS devices having minimized drain contact area |
Also Published As
| Publication number | Publication date |
|---|---|
| US4980306A (en) | 1990-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01125971A (ja) | Ｃ−ｍｉｓ型半導体装置とその製造方法 | |
| US6855969B2 (en) | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof | |
| JP3431734B2 (ja) | Ｓｏｉ形電界効果トランジスタおよびその製造方法 | |
| DE69925078T2 (de) | SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung | |
| US4772927A (en) | Thin film FET doped with diffusion inhibitor | |
| US4951102A (en) | Trench gate VCMOS | |
| DE112013002186B4 (de) | Verfahren zum Bilden einer Halbleitereinheit mit flacher Grabenisolierung | |
| US5032529A (en) | Trench gate VCMOS method of manufacture | |
| US6876055B2 (en) | Semiconductor device and its production method | |
| US5436173A (en) | Method for forming a semiconductor on insulator device | |
| DE102006015076B4 (de) | Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung | |
| DE102008010110B4 (de) | Verfahren zum Herstellen eines Halbleiterelements mit vergrabener Oxidschicht und einer Feldeffekttransistor-Anordnung mit vergrabener Oxidschicht | |
| JPH039631B2 (ja) | ||
| KR20040012900A (ko) | 이중 게이트형 트랜지스터 및 그 제조 방법 | |
| US5573969A (en) | Method for fabrication of CMOS devices having minimized drain contact area | |
| JP2002324905A (ja) | ボディ・コンタクトを有する集積回路の形成方法 | |
| US6294817B1 (en) | Source/drain-on insulator (S/DOI) field effect transistor using oxidized amorphous silicon and method of fabrication | |
| US5179038A (en) | High density trench isolation for MOS circuits | |
| US6368903B1 (en) | SOI low capacitance body contact | |
| DE10041748A1 (de) | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren | |
| JPS6016456A (ja) | 半導体装置の製造方法 | |
| JP3400528B2 (ja) | 半導体装置およびその製造方法 | |
| US6326247B1 (en) | Method of creating selectively thin silicon/oxide for making fully and partially depleted SOI on same waffer | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPH09266259A (ja) | 半導体記憶装置とその製造方法 |