JPS61164256A - 半導体メモリ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体メモリーに関する。

〔従来技術〕

従来、バイポーラ接合破壊形ＦＲＯＭ　　のメモリーセ
ル間全分離する方法として選択酸化膜による方法が用い
られている。第１図に示した従来の半導体メモリーの断
面図を用いて、その製造方法全説明する。第１図は少な
くともバイポーラＦＲＯＭ全含む半導体集積回路内に、
メモリーセルを形成する場合の方法を示している。コレ
クタ領域１上に二酸化シリコン膜２、続いてシリコン窒
化膜３全形成したのち、選択酸化膜４の形成予定領域を
エツチングに開孔し、この開孔部を酸化し、選択酸化膜
４を形成する。次にｎ型不純物およびｎ型不純物を拡散
して、ベース領域５．エミッタ領域６を形成する。次い
でＡ／（ｚ蒸着したのちバターニングしＡｌ配線７を形
成する。

このようにして製造された従来のバイポーラＰＲ。

ＯＭ　ＶＣおいてぼ、セル−セル間の寄生ｐｎｐｎビッ
ト干渉が起こり易く書込み不良の原因ともなる。

又選択酸化膜の境界表面にバードヘッドという突出部が
出来るためＡｌ配線の断線も懸念されるという欠点があ
る。

〔発明の目的〕

本発明の目的は、上記欠点を除去し、書込み歩留の向上
、１＝ｔｐ性の同上した半導体メモリー全提供すること
にある。さらにメモリーの大谷量化に伴うセル部の集積
度全向上することにある。

〔発明の構成〕

本発明の半導体メモリーは、メモリーセル間にスリット
状の溝全堀り、この溝内に絶縁層を設けた構造となって
いる。

〔実施例の説明〕

次に本発明の実施例全図面を用いて説明する。

第２図ｆａ）〜（Ｃ）は、本発明の一実施例を製造する
ための工程断面図である。

第２図（ａ）に示すようにコレクタ領域１１に、二酸化
シリコン膜１２を形成する。ホトレジスト膜１３全塗布
し、バターニングしたのち、ドライエツチング法を用い
て、幅約５μｍ程度の細いスリット１４を深さ２〜３μ
ｍに形成する１次に第２図（ｂ）に示すように、スリッ
ト１４に二酸化シリコン膜１５を成長させる。次に第２
図（Ｃ）に示すようにｐ型不純物およびｎ型不純物を拡
散し、ベース領域１６．エミッタ領域１７全形成したの
ち、Ａｌ配線１８を施こす。

このようにして製造された本発明の半導体メモリーにお
いては、セル間のアイソレーションに要する面積が小さ
くでき、セル部の集積度が向上できる。又、スリット部
がベース領域より充分深くなるため、セル−セル間の寄
生ｐｎｐｎ　　Ｉｃよるピット干渉が起こりにくい。さ
らにセル表面も平担化されるため、ＡＩ！断線が防止で
きる。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、セル−セ
ル間にスリット状の溝を掘り、溝内に絶縁層を設けるこ
とにより、高密度化が図れ、書込歩留、およびイｇ！ｌ
ｉｔ性の同上した半導体メモリーが得られ、その効果は
大きい。

【図面の簡単な説明】

第１図は従来の８択酸化による半導体メモリーの断面図
、第２図ｔａ＋〜ｆｃ）は本発明の実施例′に製造する
ための工程断面図である。 １・・・・・コレクタ領域、２・・・・・・二酸化シリ
コン酸、３・・・・・・シリコン窒化膜、４・・・・・
−選択酸化１模、５・・・・・ベース領域、６・・・・
・エミッタ領域、７・・・・Ａｌ配線、１１・・・・・
・コレクタ領域、１２・・・・・・二酸化シリコン膜、
１３・・・・・・ホトレジスト膜、１４・・・・・・ス
リット部、１５・・・・・・二酸化シリコン膜、１６・
・・・・・ベース領域、１７・・・・・・エミッタ領域
、１８・・・・・・Ａｌ配線。 一５＝ 第１図 箭２図 に

Claims (1)

【特許請求の範囲】
1. メモリーセル間にスリット状の溝をほり、この溝内に絶
   縁層を有することを特徴とする半導体メモリー。