JP2979603B2 - バイポーラメモリセル - Google Patents
バイポーラメモリセルInfo
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- JP2979603B2 JP2979603B2 JP2228689A JP22868990A JP2979603B2 JP 2979603 B2 JP2979603 B2 JP 2979603B2 JP 2228689 A JP2228689 A JP 2228689A JP 22868990 A JP22868990 A JP 22868990A JP 2979603 B2 JP2979603 B2 JP 2979603B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、溝分離領域により分割された素子領域内に
横型PNPトランジスタ及びNPNトランジスタが形成された
PNP負荷型バイポーラメモリセルに好適のバイポーラメ
モリセルに関する。
横型PNPトランジスタ及びNPNトランジスタが形成された
PNP負荷型バイポーラメモリセルに好適のバイポーラメ
モリセルに関する。
［従来の技術］ 第４図は従来のバイポーラメモリセルを示す断面図、
第５図は同じくその回路図である。なお、このバイポー
ラメモリセルは横型PNPトランジスタを負荷としたPNP負
荷型メモリセルである。
第５図は同じくその回路図である。なお、このバイポー
ラメモリセルは横型PNPトランジスタを負荷としたPNP負
荷型メモリセルである。
このメモリセルは、第５図に示すように、２個のPNP
トランジスタQ1,Q2及び２個のNPNトランジスタQ3,Q4に
より構成されている。このNPNトランジスタQ3,Q4はいず
れも２個のエミッタE1,E2を備えている。
トランジスタQ1,Q2及び２個のNPNトランジスタQ3,Q4に
より構成されている。このNPNトランジスタQ3,Q4はいず
れも２個のエミッタE1,E2を備えている。
トランジスタQ1,Q2のエミッタはいずれもワード線41a
に接続されている。そして、トランジスタQ1のベースは
トランジスタQ3のコレクタに接続されていると共に、ト
ランジスタQ2のコレクタ及びトランジスタQ4のベースに
接続されている。また、トランジスタQ2のベースはトラ
ンジスタQ4のコレクタに接続されていると共に、トラン
ジスタQ1のコレクタ及びトランジスタQ3のベースに接続
されている。
に接続されている。そして、トランジスタQ1のベースは
トランジスタQ3のコレクタに接続されていると共に、ト
ランジスタQ2のコレクタ及びトランジスタQ4のベースに
接続されている。また、トランジスタQ2のベースはトラ
ンジスタQ4のコレクタに接続されていると共に、トラン
ジスタQ1のコレクタ及びトランジスタQ3のベースに接続
されている。
トランジスタQ3,Q4の各エミッタE1は夫々ビット線42
a,42bに接続されており、各エミッタE2はいずれもワー
ド線41bに接続されている。
a,42bに接続されており、各エミッタE2はいずれもワー
ド線41bに接続されている。
この従来のバイポーラメモリセルは、第４図に示す構
造を有する。即ち、Ｐ型シリコン基板21にはN+埋込領域
22が設けられており、この埋込領域22上にはシリコンを
エピタキシャル成長させて形成したN-コレクタ領域28が
設けられている。このN-コレクタ領域28上には絶縁膜23
が形成されている。このN-コレクタ領域28の表面から埋
込領域22の下方のシリコン基板21に到達する領域には、
素子分離領域26が選択的に形成されている。この素子分
離領域26により、シリコン基板21は複数個の素子領域に
分割されている。
造を有する。即ち、Ｐ型シリコン基板21にはN+埋込領域
22が設けられており、この埋込領域22上にはシリコンを
エピタキシャル成長させて形成したN-コレクタ領域28が
設けられている。このN-コレクタ領域28上には絶縁膜23
が形成されている。このN-コレクタ領域28の表面から埋
込領域22の下方のシリコン基板21に到達する領域には、
素子分離領域26が選択的に形成されている。この素子分
離領域26により、シリコン基板21は複数個の素子領域に
分割されている。
各素子領域においては、N-コレクタ領域28の表面から
埋込領域22に到達するN+コレクタ領域27が選択的に形成
されている。また、N-コレクタ領域28の表面には、P+拡
散領域31及びベース領域29が選択的に形成されている。
更に、このベース領域29の表面には２つのエミッタ領域
30が選択的に形成されている。
埋込領域22に到達するN+コレクタ領域27が選択的に形成
されている。また、N-コレクタ領域28の表面には、P+拡
散領域31及びベース領域29が選択的に形成されている。
更に、このベース領域29の表面には２つのエミッタ領域
30が選択的に形成されている。
拡散領域31及びエミッタ領域30上の絶縁膜23にはコン
タクト孔が設けられており、アルミニウム電極33はこの
コンタクト孔を埋め込むと共に絶縁膜23上で所定のパタ
ーンになるように形成されている。なお、拡散領域31に
接続されたアルミニウム配線33はメモリセルアレイのワ
ード線に接続される。
タクト孔が設けられており、アルミニウム電極33はこの
コンタクト孔を埋め込むと共に絶縁膜23上で所定のパタ
ーンになるように形成されている。なお、拡散領域31に
接続されたアルミニウム配線33はメモリセルアレイのワ
ード線に接続される。
このバイポーラメモリセルにおいては、エミッタ領域
30、ベース領域29及びコレクタ領域27,28によりNPNトラ
ンジスタが構成されている。また、横型PNPトランジス
タは、P+拡散領域31をエミッタ領域とし、NPNトランジ
スタのN-コレクタ領域28及びベース領域29を夫々ベース
領域及びコレクタ領域として構成されている。
30、ベース領域29及びコレクタ領域27,28によりNPNトラ
ンジスタが構成されている。また、横型PNPトランジス
タは、P+拡散領域31をエミッタ領域とし、NPNトランジ
スタのN-コレクタ領域28及びベース領域29を夫々ベース
領域及びコレクタ領域として構成されている。
通常、横型PNPトランジスタのコレクタ領域及びエミ
ッタ領域、つまりNPNトランジスタのベース領域29及びP
+拡散領域31は、イオン注入法等を使用し、ボロンをコ
レクタ領域28に選択的に導入して同時に形成する。又
は、気相からコレクタ領域28にボロンを拡散させること
により、拡散領域31をベース領域29とは別個に形成する
こともある。この場合は、シリコン基板21上にシリコン
膜のマスクを形成し、このマスクの開口部を介して気相
からコレクタ領域28にボロンを拡散させることによりP+
拡散領域31を形成する。
ッタ領域、つまりNPNトランジスタのベース領域29及びP
+拡散領域31は、イオン注入法等を使用し、ボロンをコ
レクタ領域28に選択的に導入して同時に形成する。又
は、気相からコレクタ領域28にボロンを拡散させること
により、拡散領域31をベース領域29とは別個に形成する
こともある。この場合は、シリコン基板21上にシリコン
膜のマスクを形成し、このマスクの開口部を介して気相
からコレクタ領域28にボロンを拡散させることによりP+
拡散領域31を形成する。
ところで、メモリセルを微細化することにより、メモ
リ集積回路の集積度が向上すると共に、セル内の寄生容
量が低減して動作速度が向上する。従って、メモリセル
は可及的に微細化することが好ましい。上述のPNP負荷
型メモリセルは、１つの素子領域内にPNPトランジスタ
及びNPNトランジスタを形成するため、メモリセルを比
較的微細化することができるという長所を有している。
リ集積回路の集積度が向上すると共に、セル内の寄生容
量が低減して動作速度が向上する。従って、メモリセル
は可及的に微細化することが好ましい。上述のPNP負荷
型メモリセルは、１つの素子領域内にPNPトランジスタ
及びNPNトランジスタを形成するため、メモリセルを比
較的微細化することができるという長所を有している。
［発明が解決しようとする課題］ しかしながら、上述した従来のバイポーラメモリセル
においては、メモリセルの高集積化が十分であるとはい
えない。以下にその理由について説明する。
においては、メモリセルの高集積化が十分であるとはい
えない。以下にその理由について説明する。
PNP負荷型メモリセルの場合においては、情報の書き
換えを行なう際にワード線から拡散領域31に大きな書き
込み電流が流れるが、書き込み時間を短縮するためには
横型PNPトランジスタの高電流動作時の電流増幅率を低
電流のときよりも小さくする必要がある。このために、
第４図に示すように、横型PNPトランジスタのエミッタ
領域であるP+拡散領域31をN+埋込領域22の近傍まで延出
させて、高電流動作時のPNPトランジスタの電流経路を
埋込領域22側にすることにより、実効的なPNPトランジ
スタのベース幅を拡大して電流増幅率を低減している。
換えを行なう際にワード線から拡散領域31に大きな書き
込み電流が流れるが、書き込み時間を短縮するためには
横型PNPトランジスタの高電流動作時の電流増幅率を低
電流のときよりも小さくする必要がある。このために、
第４図に示すように、横型PNPトランジスタのエミッタ
領域であるP+拡散領域31をN+埋込領域22の近傍まで延出
させて、高電流動作時のPNPトランジスタの電流経路を
埋込領域22側にすることにより、実効的なPNPトランジ
スタのベース幅を拡大して電流増幅率を低減している。
しかし、従来は、コンタクト孔を介して基板表面にボ
ロンを導入し、このボロンを深さ方向に拡散させること
によりP+型拡散領域31を形成している。このため、横型
PNPトランジスタの電流増幅率を適正にするためには、
エピタキシャル領域（N-コレクタ領域28）をボロンが横
方向（基板の表面に沿う方向）に拡散することを考慮し
て、拡散領域31形成予定領域上に設けるコンタクト孔と
ベース領域29との間隔を広くする必要がある。従って、
従来のバイポーラメモリセルは、メモリセルの高集積化
が十分であるとはいえない。
ロンを導入し、このボロンを深さ方向に拡散させること
によりP+型拡散領域31を形成している。このため、横型
PNPトランジスタの電流増幅率を適正にするためには、
エピタキシャル領域（N-コレクタ領域28）をボロンが横
方向（基板の表面に沿う方向）に拡散することを考慮し
て、拡散領域31形成予定領域上に設けるコンタクト孔と
ベース領域29との間隔を広くする必要がある。従って、
従来のバイポーラメモリセルは、メモリセルの高集積化
が十分であるとはいえない。
また、メモリセルの動作速度を向上させるためには、
メモリセルの情報書き換え時の拡散領域31への電荷の充
放電時間を短縮する必要があるが、従来のメモリセルに
おいては、深さが深い拡散領域31を形成しようとする
と、不純物の横方向の移動距離も大きくなり、拡散領域
31が拡大してしまう。このため、従来のバイポーラメモ
リセルにおいては、書き換え時間を短縮することが困難
であるという問題点もある。
メモリセルの情報書き換え時の拡散領域31への電荷の充
放電時間を短縮する必要があるが、従来のメモリセルに
おいては、深さが深い拡散領域31を形成しようとする
と、不純物の横方向の移動距離も大きくなり、拡散領域
31が拡大してしまう。このため、従来のバイポーラメモ
リセルにおいては、書き換え時間を短縮することが困難
であるという問題点もある。
本発明はかかる問題点に鑑みてなされたものであっ
て、メモリセルを微細化できると共に情報書き換え時間
を短縮することができるバイポーラメモリセルを提供す
ることを目的とする。
て、メモリセルを微細化できると共に情報書き換え時間
を短縮することができるバイポーラメモリセルを提供す
ることを目的とする。
［課題を解決するための手段］ 本発明に係るバイポーラメモリセルは、半導体基板に
設けられた複数個の素子領域を相互に絶縁分離し、内壁
が第１及び第２の絶縁膜からなる積層膜で覆われ、第３
の絶縁膜で埋め込まれた溝分離領域と、この溝分離領域
内に選択的に設けられた第２の溝に埋め込まれた導電体
膜と、この導電体膜に接触して前記素子領域内に選択的
に設けられた第１の拡散領域と、この第１の拡散領域と
同一導電型であって前記素子領域内にこの第１の拡散領
域から離隔して設けられた第２の拡散領域とを有し、前
記第２の溝は、前記導電体膜が前記第１の拡散領域と接
する領域の前記積層膜と、前記第３の絶縁膜とを、前記
第３の絶縁膜がその幅の一部を残すように除去して形成
されたものであることを特徴とする。
設けられた複数個の素子領域を相互に絶縁分離し、内壁
が第１及び第２の絶縁膜からなる積層膜で覆われ、第３
の絶縁膜で埋め込まれた溝分離領域と、この溝分離領域
内に選択的に設けられた第２の溝に埋め込まれた導電体
膜と、この導電体膜に接触して前記素子領域内に選択的
に設けられた第１の拡散領域と、この第１の拡散領域と
同一導電型であって前記素子領域内にこの第１の拡散領
域から離隔して設けられた第２の拡散領域とを有し、前
記第２の溝は、前記導電体膜が前記第１の拡散領域と接
する領域の前記積層膜と、前記第３の絶縁膜とを、前記
第３の絶縁膜がその幅の一部を残すように除去して形成
されたものであることを特徴とする。
［作用］ 本発明においては、溝分離領域内に導電体膜が選択的
に設けられており、第１の拡散領域はこの導電体膜に接
触して素子領域内に設けられている。また、第２の拡散
領域は、この素子領域内に前記第１の拡散領域から離隔
して設けられている。前記第１の拡散領域は、例えば、
第１の導電体膜をボロンが添加された多結晶シリコン膜
により形成し、この多結晶シリコン膜から半導体基板に
ボロンを導入することにより形成することができる。ま
た、溝分離領域に前記導電体膜埋設用の溝を設け、この
溝内に不純物を含有するガスを供給して、この溝から半
導体基板に不純物を導入することにより形成してもよ
い。このようにして拡散領域を形成することにより、深
く且つ横方向の拡散が抑制された拡散領域を形成するこ
とができる。例えば、前記第２の拡散領域をPNP負荷型
バイポーラメモリセルの横型PNPトランジスタのコレク
タ領域とし、このトランジスタのエミッタ領域を上述の
如く溝分離領域内に設けられた導電体膜又は導電体膜埋
設用の溝から半導体基板に不純物を導入することにより
形成すると、深さが深く且つ横方向の長さが短いエミッ
タ領域を有する横型PNPトランジスタを得ることがで
き、メモリセルを高集積化することができる。また、横
型PNPトランジスタのエミッタ領域を縮小できるため、
情報書き換え時の電荷の充放電時間が短く、メモリセル
を高速で動作させることができる。
に設けられており、第１の拡散領域はこの導電体膜に接
触して素子領域内に設けられている。また、第２の拡散
領域は、この素子領域内に前記第１の拡散領域から離隔
して設けられている。前記第１の拡散領域は、例えば、
第１の導電体膜をボロンが添加された多結晶シリコン膜
により形成し、この多結晶シリコン膜から半導体基板に
ボロンを導入することにより形成することができる。ま
た、溝分離領域に前記導電体膜埋設用の溝を設け、この
溝内に不純物を含有するガスを供給して、この溝から半
導体基板に不純物を導入することにより形成してもよ
い。このようにして拡散領域を形成することにより、深
く且つ横方向の拡散が抑制された拡散領域を形成するこ
とができる。例えば、前記第２の拡散領域をPNP負荷型
バイポーラメモリセルの横型PNPトランジスタのコレク
タ領域とし、このトランジスタのエミッタ領域を上述の
如く溝分離領域内に設けられた導電体膜又は導電体膜埋
設用の溝から半導体基板に不純物を導入することにより
形成すると、深さが深く且つ横方向の長さが短いエミッ
タ領域を有する横型PNPトランジスタを得ることがで
き、メモリセルを高集積化することができる。また、横
型PNPトランジスタのエミッタ領域を縮小できるため、
情報書き換え時の電荷の充放電時間が短く、メモリセル
を高速で動作させることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係るバイポーラメモ
リセルを示す断面図である。なお、本実施例は第５図に
その回路図を示すPNP負荷型バイポーラメモリセルを半
導体基板に実現したものである。また、本実施例が第４
図に示す従来のメモリセルと異なる点は図中破線で示し
た領域の横型PNPトランジスタの構造が異なることにあ
り、NPNトランジスタの構造は第４図に示す従来のバイ
ポーラメモリセルと同一である。
リセルを示す断面図である。なお、本実施例は第５図に
その回路図を示すPNP負荷型バイポーラメモリセルを半
導体基板に実現したものである。また、本実施例が第４
図に示す従来のメモリセルと異なる点は図中破線で示し
た領域の横型PNPトランジスタの構造が異なることにあ
り、NPNトランジスタの構造は第４図に示す従来のバイ
ポーラメモリセルと同一である。
Ｐ型シリコン基板１にはN+埋込領域２が設けられてお
り、この埋込領域２上にはシリコンのエピタキシャル成
長により形成されたN-コレクタ領域８が設けられてい
る。そして、このN-コレクタ領域８上にはシリコン酸化
膜３が形成されている。また、このN-コレクタ領域８の
表面から埋込領域２の下方の基板１に到達する領域に
は、素子領域分離用の溝16aが選択的に設けられてい
る。そして、この溝16aの壁面にはシリコン酸化膜４及
びシリコン窒化膜５が積層されて形成されており、溝16
a内にはBSG（ボロンケイ酸ガラス）膜６が埋め込まれて
いる。また、この溝16a内には、シリコン酸化膜４、シ
リコン窒化膜５及びBSG膜６を選択的に除去して形成さ
れた第２の溝16bが設けられており、この第２の溝16b内
にはP+多結晶シリコン膜12が埋め込まれている。
り、この埋込領域２上にはシリコンのエピタキシャル成
長により形成されたN-コレクタ領域８が設けられてい
る。そして、このN-コレクタ領域８上にはシリコン酸化
膜３が形成されている。また、このN-コレクタ領域８の
表面から埋込領域２の下方の基板１に到達する領域に
は、素子領域分離用の溝16aが選択的に設けられてい
る。そして、この溝16aの壁面にはシリコン酸化膜４及
びシリコン窒化膜５が積層されて形成されており、溝16
a内にはBSG（ボロンケイ酸ガラス）膜６が埋め込まれて
いる。また、この溝16a内には、シリコン酸化膜４、シ
リコン窒化膜５及びBSG膜６を選択的に除去して形成さ
れた第２の溝16bが設けられており、この第２の溝16b内
にはP+多結晶シリコン膜12が埋め込まれている。
素子分離溝16aに囲まれた素子領域内には、従来と同
様に、N+コレクタ領域７、Ｐ型ベース領域９及びN+エミ
ッタ領域10が選択的に形成されている。また、この素子
領域内には、多結晶シリコン膜12に隣接して、P+拡散領
域11が選択的に形成されている。
様に、N+コレクタ領域７、Ｐ型ベース領域９及びN+エミ
ッタ領域10が選択的に形成されている。また、この素子
領域内には、多結晶シリコン膜12に隣接して、P+拡散領
域11が選択的に形成されている。
多結晶シリコン膜12及びエミッタ領域10上のシリコン
酸化膜３にはコンタクト孔が選択的に設けられており、
アルミニウム電極13はこのコンタクト孔を埋め込むと共
に、シリコン酸化膜３上に所定のパターンで形成されて
いる。なお、P+多結晶シリコン膜12と接続されたアルミ
ニウム電極13はワード線電極である。
酸化膜３にはコンタクト孔が選択的に設けられており、
アルミニウム電極13はこのコンタクト孔を埋め込むと共
に、シリコン酸化膜３上に所定のパターンで形成されて
いる。なお、P+多結晶シリコン膜12と接続されたアルミ
ニウム電極13はワード線電極である。
第２図（ａ）乃至（ｃ）は、第１図に破線で示した部
分において、本実施例の横型PNPトランジスタ部分の製
造方法を工程順に示す断面図である。
分において、本実施例の横型PNPトランジスタ部分の製
造方法を工程順に示す断面図である。
先ず、第２図（ａ）に示すように、Ｐ型シリコン基板
１上にN+埋込領域２を形成し、この埋込領域２上にエピ
タキシャル層（N-コレクタ領域８）を形成する。その
後、このエピタキシャル層の表面から埋込領域２の下方
の基板１に到達する素子分離溝16aを選択的に形成す
る。そして、エピタキシャル層上及び溝16aの壁面にシ
リコン酸化膜４を形成する。
１上にN+埋込領域２を形成し、この埋込領域２上にエピ
タキシャル層（N-コレクタ領域８）を形成する。その
後、このエピタキシャル層の表面から埋込領域２の下方
の基板１に到達する素子分離溝16aを選択的に形成す
る。そして、エピタキシャル層上及び溝16aの壁面にシ
リコン酸化膜４を形成する。
次に、溝16a内にシリコン窒化膜５を形成した後、こ
の溝16a内をBSG膜６で埋め込む。
の溝16a内をBSG膜６で埋め込む。
次に、第２図（ｂ）に示すように、フォトリソグラフ
ィ技術を使用して、溝16a上の所定領域が開口されたレ
ジスト膜14を形成した後、ドライエッチングにより、溝
16a内のBSG膜６、シリコン窒化膜５及びシリコン酸化膜
４を選択的にエッチング除去して第２の溝16bを設け、
この第２の溝16b内の側部にコレクタ領域８を露出させ
る。ドライエッチング後にシリコン酸化膜４が残存して
コレクタ領域８が十分に露出していない場合は、ウェッ
トエッチングを施すことにより、シリコン酸化膜４を十
分に除去する。その後、レジスト膜14を除去する。
ィ技術を使用して、溝16a上の所定領域が開口されたレ
ジスト膜14を形成した後、ドライエッチングにより、溝
16a内のBSG膜６、シリコン窒化膜５及びシリコン酸化膜
４を選択的にエッチング除去して第２の溝16bを設け、
この第２の溝16b内の側部にコレクタ領域８を露出させ
る。ドライエッチング後にシリコン酸化膜４が残存して
コレクタ領域８が十分に露出していない場合は、ウェッ
トエッチングを施すことにより、シリコン酸化膜４を十
分に除去する。その後、レジスト膜14を除去する。
次に、第２図（ｃ）に示すように、第２の溝16b内に
ボロンが1018cm-3以上の濃度で導入されたP+多結晶シリ
コンを埋め込んで、多結晶シリコン膜12を形成する。即
ち、全面に２μｍの厚さでP+多結晶シリコンを堆積さ
せ、その後エッチングバックにより溝16b以外の領域の
多結晶シリコンを除去するか、又は第２の溝16bの側部
に露出したコレクタ領域８から多結晶シリコン膜を選択
成長させることにより、多結晶シリコン膜12を形成す
る。多結晶シリコン膜12を選択成長により形成する場合
は、シボラン、シラン及び塩化水素等のガスを使用する
ことにより、通常の選択エピタキシャル成長の成長温度
よりも低い温度で多結晶シリコン膜12を形成することが
できる。
ボロンが1018cm-3以上の濃度で導入されたP+多結晶シリ
コンを埋め込んで、多結晶シリコン膜12を形成する。即
ち、全面に２μｍの厚さでP+多結晶シリコンを堆積さ
せ、その後エッチングバックにより溝16b以外の領域の
多結晶シリコンを除去するか、又は第２の溝16bの側部
に露出したコレクタ領域８から多結晶シリコン膜を選択
成長させることにより、多結晶シリコン膜12を形成す
る。多結晶シリコン膜12を選択成長により形成する場合
は、シボラン、シラン及び塩化水素等のガスを使用する
ことにより、通常の選択エピタキシャル成長の成長温度
よりも低い温度で多結晶シリコン膜12を形成することが
できる。
次に、熱処理を施すことにより、P+多結晶シリコン膜
12からN-コレクタ領域８にボロンを拡散させて、P+拡散
領域11を形成する。
12からN-コレクタ領域８にボロンを拡散させて、P+拡散
領域11を形成する。
このようにして、本実施例においては、多結晶シリコ
ン膜12からN-コレクタ領域８にボロンを拡散させること
により横型PNPトランジスタのエミッタ領域であるP+拡
散領域11を形成するから、この拡散領域11の深さを深く
しても拡散領域11とPNPトランジスタのコレクタ領域、
即ちNPNトランジスタのベース領域９との間の間隔を従
来に比して縮小することができる。また、ワード線電極
を素子分離領域上に配置するため、メモリセルをより一
層縮小することができる。更に、横型PNPトランジスタ
のエミッタ領域である拡散領域11のベース領域９に向か
う方向の寸法を従来に比して縮小することができるた
め、情報書き換え時の電荷充放電時間が従来に比して短
く、情報の書き換え速度が速いという利点もある。
ン膜12からN-コレクタ領域８にボロンを拡散させること
により横型PNPトランジスタのエミッタ領域であるP+拡
散領域11を形成するから、この拡散領域11の深さを深く
しても拡散領域11とPNPトランジスタのコレクタ領域、
即ちNPNトランジスタのベース領域９との間の間隔を従
来に比して縮小することができる。また、ワード線電極
を素子分離領域上に配置するため、メモリセルをより一
層縮小することができる。更に、横型PNPトランジスタ
のエミッタ領域である拡散領域11のベース領域９に向か
う方向の寸法を従来に比して縮小することができるた
め、情報書き換え時の電荷充放電時間が従来に比して短
く、情報の書き換え速度が速いという利点もある。
なお、素子分離溝16a内に、BSG膜に替えて段差被覆性
がBSG膜よりも良好なBPSG（ボロン−リンケイ酸ガラ
ス）膜を埋設することも考えられるが、そうすると、BP
SG膜からP+多結晶シリコン膜12内にリンが拡散してしま
い、多結晶シリコン膜12の抵抗値が上がってしまうとい
う不都合が発生する。このため、素子分離溝16a内にはB
SG膜を埋め込むことが好ましい。この場合に、LPCVD（L
ow Pressure Chemical Vapor Deposition）法を使用
し、且つ、BSG膜に高濃度でボロンを添加することによ
り、BSG膜の段差被覆性を改善でき、BSG膜を溝16a内に
十分に埋め込むことができる。
がBSG膜よりも良好なBPSG（ボロン−リンケイ酸ガラ
ス）膜を埋設することも考えられるが、そうすると、BP
SG膜からP+多結晶シリコン膜12内にリンが拡散してしま
い、多結晶シリコン膜12の抵抗値が上がってしまうとい
う不都合が発生する。このため、素子分離溝16a内にはB
SG膜を埋め込むことが好ましい。この場合に、LPCVD（L
ow Pressure Chemical Vapor Deposition）法を使用
し、且つ、BSG膜に高濃度でボロンを添加することによ
り、BSG膜の段差被覆性を改善でき、BSG膜を溝16a内に
十分に埋め込むことができる。
第３図は本発明の第２の実施例に係るバイポーラメモ
リセルの横型PNPトランジスタ部分を示す断面図であ
る。
リセルの横型PNPトランジスタ部分を示す断面図であ
る。
本実施例が第１の実施例と異なる点は素子分離溝16a
内に配設された導電体膜の材質及び拡散領域11の製造方
法が異なることにあり、その他の構成は第１の実施例と
略同様であるので相違点についてのみ説明する。
内に配設された導電体膜の材質及び拡散領域11の製造方
法が異なることにあり、その他の構成は第１の実施例と
略同様であるので相違点についてのみ説明する。
本実施例においては、第１の実施例における第２図
（ｂ）に示すように、素子分離溝16a内のBSG膜６、シリ
コン窒化膜５及びシリコン酸化膜４を選択的に除去して
第２の溝16bを設けた後、この第２の溝16bの側部にコレ
クタ領域８を露出させる。次に、第３図に示すように、
気相からこのコレクタ領域８にボロンを拡散させること
により、P+拡散領域11を形成する。次いで、この拡散領
域11からタングステンを成長させて、この第２の溝16b
内をタングステン膜15で埋め込む。その後、第１の実施
例と同様にして、全面に絶縁膜を形成し、この絶縁膜に
選択的にコンタクト孔を設け、このコンタクト孔を埋め
込むと共に所定のパターンでアルミニウム電極を絶縁膜
上に形成する。
（ｂ）に示すように、素子分離溝16a内のBSG膜６、シリ
コン窒化膜５及びシリコン酸化膜４を選択的に除去して
第２の溝16bを設けた後、この第２の溝16bの側部にコレ
クタ領域８を露出させる。次に、第３図に示すように、
気相からこのコレクタ領域８にボロンを拡散させること
により、P+拡散領域11を形成する。次いで、この拡散領
域11からタングステンを成長させて、この第２の溝16b
内をタングステン膜15で埋め込む。その後、第１の実施
例と同様にして、全面に絶縁膜を形成し、この絶縁膜に
選択的にコンタクト孔を設け、このコンタクト孔を埋め
込むと共に所定のパターンでアルミニウム電極を絶縁膜
上に形成する。
本実施例においても、第１の実施例と同様の効果を得
ることができるのに加えて、横型PNPトランジスタのエ
ミッタ領域、即ちP+拡散領域11が金属（タングステン膜
15）と接触しているため、両者の界面における電荷の再
結合が速く、情報書き換え時の電荷充放電時間を第１の
実施例に比して更に短縮することができるという効果が
ある。
ることができるのに加えて、横型PNPトランジスタのエ
ミッタ領域、即ちP+拡散領域11が金属（タングステン膜
15）と接触しているため、両者の界面における電荷の再
結合が速く、情報書き換え時の電荷充放電時間を第１の
実施例に比して更に短縮することができるという効果が
ある。
［発明の効果］ 以上説明したように本発明によれば、溝分離領域内に
導電体膜が選択的に配設されており、素子領域内にはこ
の導電体膜に接触して第１の拡散領域が設けられている
から、例えば導電体膜又は導電体膜埋設用の溝から半導
体基板に不純物を導入することによりこの第１の拡散領
域を形成することができ、深く且つ横方向の長さが短い
第１の拡散領域を得ることができる。従って、この深く
且つ横方向の長さが短い第１の拡散領域を例えば横型PN
Pトランジスタのエミッタ領域として使用すると、バイ
ポーラメモリセルを従来に比して縮小することができ
る。また、エミッタ領域を従来に比して縮小できるた
め、情報書き換え時の充放電時間を短縮でき、メモリセ
ルを高速で動作させることができる。
導電体膜が選択的に配設されており、素子領域内にはこ
の導電体膜に接触して第１の拡散領域が設けられている
から、例えば導電体膜又は導電体膜埋設用の溝から半導
体基板に不純物を導入することによりこの第１の拡散領
域を形成することができ、深く且つ横方向の長さが短い
第１の拡散領域を得ることができる。従って、この深く
且つ横方向の長さが短い第１の拡散領域を例えば横型PN
Pトランジスタのエミッタ領域として使用すると、バイ
ポーラメモリセルを従来に比して縮小することができ
る。また、エミッタ領域を従来に比して縮小できるた
め、情報書き換え時の充放電時間を短縮でき、メモリセ
ルを高速で動作させることができる。
第１図は本発明の第１の実施例に係るバイポーラメモリ
セルを示す断面図、第２図（ａ）乃至（ｃ）は同じくそ
の横型PNPトランジスタ部分の製造方法を工程順に示す
断面図、第３図は本発明の第２の実施例に係るバイポー
ラメモリセルの横型PNPトランジスタ部分を示す断面
図、第４図は従来のバイポーラメモリセルを示す断面
図、第５図は同じくその回路図である。 1,21;シリコン基板、2,22;埋込領域、3,4;シリコン酸化
膜、5;シリコン窒化膜、6;BSG膜、7,27;N+コレクタ領
域、8,28;N-コレクタ領域、9,29;ベース領域、10,30;エ
ミッタ領域、11,31;P+拡散領域、12;多結晶シリコン
膜、13,33;アルミニウム電極、15;タングステン膜、23;
絶縁膜、26;素子分離領域
セルを示す断面図、第２図（ａ）乃至（ｃ）は同じくそ
の横型PNPトランジスタ部分の製造方法を工程順に示す
断面図、第３図は本発明の第２の実施例に係るバイポー
ラメモリセルの横型PNPトランジスタ部分を示す断面
図、第４図は従来のバイポーラメモリセルを示す断面
図、第５図は同じくその回路図である。 1,21;シリコン基板、2,22;埋込領域、3,4;シリコン酸化
膜、5;シリコン窒化膜、6;BSG膜、7,27;N+コレクタ領
域、8,28;N-コレクタ領域、9,29;ベース領域、10,30;エ
ミッタ領域、11,31;P+拡散領域、12;多結晶シリコン
膜、13,33;アルミニウム電極、15;タングステン膜、23;
絶縁膜、26;素子分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8229 H01L 27/102 H01L 21/8228 H01L 27/082
Claims (3)
- 【請求項１】半導体基板に設けられた複数個の素子領域
を相互に絶縁分離し、内壁が第１及び第２の絶縁膜から
なる積層膜で覆われ、第３の絶縁膜で埋め込まれた溝分
離領域と、この溝分離領域内に選択的に設けられた第２
の溝に埋め込まれた導電体膜と、この導電体膜に接触し
て前記素子領域内に選択的に設けられた第１の拡散領域
と、この第１の拡散領域と同一導電型であって前記素子
領域内にこの第１の拡散領域から離隔して設けられた第
２の拡散領域とを有し、前記第２の溝は、前記導電体膜
が前記第１の拡散領域と接する領域の前記積層膜と、前
記第３の絶縁膜とを、前記第３の絶縁膜がその幅の一部
を残すように除去して形成されたものであることを特徴
とするバイポーラメモリセル。 - 【請求項２】前記第１の拡散領域は横型PNPトランジス
タのエミッタ領域であり、前記第２の拡散領域はNPNト
ランジスタのベース領域であることを特徴とする請求項
１に記載のバイポーラメモリセル。 - 【請求項３】前記導電体膜はボロンが添加された多結晶
シリコンからなることを特徴とする請求項１又は２に記
載のバイポーラメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228689A JP2979603B2 (ja) | 1990-08-29 | 1990-08-29 | バイポーラメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228689A JP2979603B2 (ja) | 1990-08-29 | 1990-08-29 | バイポーラメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109667A JPH04109667A (ja) | 1992-04-10 |
| JP2979603B2 true JP2979603B2 (ja) | 1999-11-15 |
Family
ID=16880262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228689A Expired - Lifetime JP2979603B2 (ja) | 1990-08-29 | 1990-08-29 | バイポーラメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979603B2 (ja) |
-
1990
- 1990-08-29 JP JP2228689A patent/JP2979603B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109667A (ja) | 1992-04-10 |
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