JPS63252467A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS63252467A JPS63252467A JP62088268A JP8826887A JPS63252467A JP S63252467 A JPS63252467 A JP S63252467A JP 62088268 A JP62088268 A JP 62088268A JP 8826887 A JP8826887 A JP 8826887A JP S63252467 A JPS63252467 A JP S63252467A
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- memory cell
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特にダイナミックＲ
ＡＭのノイズ耐性を向上させる構造に関する。
ＡＭのノイズ耐性を向上させる構造に関する。
半導体基板、特にシリコン半導体基板上に形成される集
積回路は、高密度、大容量化の一途を辿り、特に半導体
記憶装置の様な集積回路では、１Ｍビット又はそれ以上
へと集積度が増大してきている。
積回路は、高密度、大容量化の一途を辿り、特に半導体
記憶装置の様な集積回路では、１Ｍビット又はそれ以上
へと集積度が増大してきている。
現在、ダイナミックＲＡＭ （ＤＲＡＭ）の様な半導体
記憶装置においては、メモリセルが１個のＭＯ９Ｔ−ラ
ンジスタと１個のコンデンサから構成される方式が大容
量化に適しており、主流になっており、その情報の蓄積
方式としては、情報である電荷を基板側の反転層に蓄積
する方式が主流である。
記憶装置においては、メモリセルが１個のＭＯ９Ｔ−ラ
ンジスタと１個のコンデンサから構成される方式が大容
量化に適しており、主流になっており、その情報の蓄積
方式としては、情報である電荷を基板側の反転層に蓄積
する方式が主流である。
チップ当り１メガビット以上の記憶容量を持つＤＲＡＭ
を実現するためには、１素子当りの面積を小さくするこ
とが必須となる。特に、素子面積の大部分を占めるコン
デンサの面積を減少させる手段として、シリコン基板に
溝を掘り、この溝の内壁および底面を利用してコンデン
サを形成する方法が提案されてきた０例えば、ｒ１９８
２インターナショナル エレクトロン デバイス ミー
ティング テクニカル ダイジェスト（ＩＮＴＥＲＮＡ
ＴＩＯＮＡＬＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＭＥＥ
ＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）ＪｐＰ
、８０６−１１０８参照。
を実現するためには、１素子当りの面積を小さくするこ
とが必須となる。特に、素子面積の大部分を占めるコン
デンサの面積を減少させる手段として、シリコン基板に
溝を掘り、この溝の内壁および底面を利用してコンデン
サを形成する方法が提案されてきた０例えば、ｒ１９８
２インターナショナル エレクトロン デバイス ミー
ティング テクニカル ダイジェスト（ＩＮＴＥＲＮＡ
ＴＩＯＮＡＬＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＭＥＥ
ＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）ＪｐＰ
、８０６−１１０８参照。
しかし、基板側に情報電荷を蓄積し、かつ溝を用いる方
式のメモリセルでは、メモリセルの縮小に伴い容量溝の
間隔も小さくなるため、半導体基板表面のｎ＋拡散領域
に蓄えられた電荷がパンチスルーのため隣りのセルにリ
ークし、隣接溝間の電気的干渉が起きてしまう欠点があ
る。また、深い溝が形成されることからα線などの電離
放射線が半導体基板に照射された場合、発生するキャリ
アがセルに集まり易いため記憶された情報の担い手であ
る電荷が消失し易いという、いわゆるソフトエラー率が
大きいという欠点があった。
式のメモリセルでは、メモリセルの縮小に伴い容量溝の
間隔も小さくなるため、半導体基板表面のｎ＋拡散領域
に蓄えられた電荷がパンチスルーのため隣りのセルにリ
ークし、隣接溝間の電気的干渉が起きてしまう欠点があ
る。また、深い溝が形成されることからα線などの電離
放射線が半導体基板に照射された場合、発生するキャリ
アがセルに集まり易いため記憶された情報の担い手であ
る電荷が消失し易いという、いわゆるソフトエラー率が
大きいという欠点があった。
この問題を解決する手段として、特開昭６０−１９０７
０４は、溝内の電極に電荷を蓄積する方式が提案されて
いる。この方式では、第４図（ｂ）に示す様に、ボロン
濃度が高い領域２の上にボロン濃度の低い層３を薄く成
長したシリコン基板１（以下ＰＯＮＰ＋エビ基板と略す
）を用い、この基板の表面にボロン濃度が高い領域２の
深く道連する容量溝６を形成し、この溝内に容量絶縁膜
７を形成し、溝内に埋め込まれた電極とでメモリセル用
の溝容量９を形成するものである。この溝内に埋め込ま
れた電極は、ｎチャネルＭＯＳトランジスタのソースま
たはドレインとなるｎ＋拡散層に接続される。このタイ
プのセルを用いれば、セル間隔を接近させても相互の干
渉が起こらず、また、α線などの電離放射線が基板に照
射され、基板内部に電荷が発生してもこの電荷は当該構
造のセルには入りにくいため、α線による誤動作も防ぐ
ことが出来、高密度、高集積ＤＲＡＭのセル構造として
極めて有望であると考えられる。
０４は、溝内の電極に電荷を蓄積する方式が提案されて
いる。この方式では、第４図（ｂ）に示す様に、ボロン
濃度が高い領域２の上にボロン濃度の低い層３を薄く成
長したシリコン基板１（以下ＰＯＮＰ＋エビ基板と略す
）を用い、この基板の表面にボロン濃度が高い領域２の
深く道連する容量溝６を形成し、この溝内に容量絶縁膜
７を形成し、溝内に埋め込まれた電極とでメモリセル用
の溝容量９を形成するものである。この溝内に埋め込ま
れた電極は、ｎチャネルＭＯＳトランジスタのソースま
たはドレインとなるｎ＋拡散層に接続される。このタイ
プのセルを用いれば、セル間隔を接近させても相互の干
渉が起こらず、また、α線などの電離放射線が基板に照
射され、基板内部に電荷が発生してもこの電荷は当該構
造のセルには入りにくいため、α線による誤動作も防ぐ
ことが出来、高密度、高集積ＤＲＡＭのセル構造として
極めて有望であると考えられる。
一方、特開昭６０−０６９５１１に提案されているよう
に、溝の側壁をボロン拡散により濃度を高くし、かつＰ
ＯＮＰ＋エビ基板（１）を用いた、溝容量をコンデンサ
として用いるＤＲＡＭセルも、ＤＲＡＭセルと同様に高
密度、高集積ＤＲＡＭのセルとして極めて有望であると
考えられる。
に、溝の側壁をボロン拡散により濃度を高くし、かつＰ
ＯＮＰ＋エビ基板（１）を用いた、溝容量をコンデンサ
として用いるＤＲＡＭセルも、ＤＲＡＭセルと同様に高
密度、高集積ＤＲＡＭのセルとして極めて有望であると
考えられる。
ところで、その方式ではＰＯＮＰ＋エビ基板を用いるの
が特徴であるが、ＤＲＡＭとして周辺回路とメモリセル
アレイ部を同一チップ上に形成した場合、メモリセルが
ノイズの影響を受は易いと言う欠点がある。即ち、ＤＲ
ＡＭは主にメモリセルアレイ部と周辺回路部に分けられ
るが、周辺回路部ではＭＯＳＦＥＴが常にＯＮ、ＯＦＦ
を繰り返しているため、大量の基板電流が発生する。こ
の基板電流がメモリセル部に達するとトランスファゲー
トＭＯ８ＦＥＴの閾値電圧を変動させ、容量部に蓄積さ
れた電荷が流失してしまうなどの、誤動作の原因となる
ため、周辺回路部で発生した基板電流は極力少なくする
か、もしくは発生した基板電流はメモリセル部に到達し
ないようにする必要がある。
が特徴であるが、ＤＲＡＭとして周辺回路とメモリセル
アレイ部を同一チップ上に形成した場合、メモリセルが
ノイズの影響を受は易いと言う欠点がある。即ち、ＤＲ
ＡＭは主にメモリセルアレイ部と周辺回路部に分けられ
るが、周辺回路部ではＭＯＳＦＥＴが常にＯＮ、ＯＦＦ
を繰り返しているため、大量の基板電流が発生する。こ
の基板電流がメモリセル部に達するとトランスファゲー
トＭＯ８ＦＥＴの閾値電圧を変動させ、容量部に蓄積さ
れた電荷が流失してしまうなどの、誤動作の原因となる
ため、周辺回路部で発生した基板電流は極力少なくする
か、もしくは発生した基板電流はメモリセル部に到達し
ないようにする必要がある。
このＰ ＯＮＰ＋エビ基板を用いた場合、Ｐエピ層（例
えばボロン濃度Ｉ Ｘ １０１６Ｃ１１−’）と２１層
（ボロン濃度Ｉ Ｘ Ｉ Ｑ １９ＣＩＯ−３）の境界
では約０．１７りｅＶのバリアがあり、常温でシリコン
基板中を運動しているキャリアのエネルギーは０．０２
６ｅＶと小さいなめ、Ｐエビ層のキャリアの大部分はこ
のバリアを越えることが出来ない、従って、ＭＯＳＦＥ
Ｔの動作によって、発生した基板電流はＰエビ層とＰ＋
層界面において、Ｐエビ層へ反射されるため、基板電流
はより広い範囲に拡散しやすくなる。
えばボロン濃度Ｉ Ｘ １０１６Ｃ１１−’）と２１層
（ボロン濃度Ｉ Ｘ Ｉ Ｑ １９ＣＩＯ−３）の境界
では約０．１７りｅＶのバリアがあり、常温でシリコン
基板中を運動しているキャリアのエネルギーは０．０２
６ｅＶと小さいなめ、Ｐエビ層のキャリアの大部分はこ
のバリアを越えることが出来ない、従って、ＭＯＳＦＥ
Ｔの動作によって、発生した基板電流はＰエビ層とＰ＋
層界面において、Ｐエビ層へ反射されるため、基板電流
はより広い範囲に拡散しやすくなる。
上述した従来のＰＯＮＰ＋エビ基板を用いたＤＲＡＭに
おいては、第４図（ａ）、（ｂ）に示す様に、メモリセ
ルアレイ部２１と周辺回路２０との間が素子分離５ｉ０
２４によってのみしか電気的に分離されていないので、
周辺回路部２０に於て発生した基板電流が、素子分離５
ｉ０２４の下のＰエビ層３を通って、メモリセルアレイ
部２１に到達してしまい、メモリセルの動作を不安定に
してしまう欠点があった。
おいては、第４図（ａ）、（ｂ）に示す様に、メモリセ
ルアレイ部２１と周辺回路２０との間が素子分離５ｉ０
２４によってのみしか電気的に分離されていないので、
周辺回路部２０に於て発生した基板電流が、素子分離５
ｉ０２４の下のＰエビ層３を通って、メモリセルアレイ
部２１に到達してしまい、メモリセルの動作を不安定に
してしまう欠点があった。
本発明の目的は、このような従来の欠点を改善し、基板
電流を阻止してメモリセルの動作を安定化した半導体メ
モリ装置を提供することにある。
電流を阻止してメモリセルの動作を安定化した半導体メ
モリ装置を提供することにある。
本発明の構成は、第１導電性の不純物層の上に、この第
１導電性不純物層よりも低い濃度の第１導電性不純物エ
ピタキシャル層を有する半導体基板を用いて形成される
ダイナミック型ＭＯ３の半導体メモリ装置に於て、少な
くとも高い濃度の前記不純物層に達する程度に深く掘ら
れた分離溝が、メモリセルアレイ部領域と周辺回路部領
域との間でこのメモリセルアレイ部領域を囲むように配
置され、この分離溝は前記半導体基板から電気的に絶縁
され、かつその分離溝内に絶縁物または導電性物質が充
填されて形成されていることを特徴とする。
１導電性不純物層よりも低い濃度の第１導電性不純物エ
ピタキシャル層を有する半導体基板を用いて形成される
ダイナミック型ＭＯ３の半導体メモリ装置に於て、少な
くとも高い濃度の前記不純物層に達する程度に深く掘ら
れた分離溝が、メモリセルアレイ部領域と周辺回路部領
域との間でこのメモリセルアレイ部領域を囲むように配
置され、この分離溝は前記半導体基板から電気的に絶縁
され、かつその分離溝内に絶縁物または導電性物質が充
填されて形成されていることを特徴とする。
次に、図面により本発明の詳細な説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図およ
びその断面図である。本実施例は、図に示すように、周
辺回路部２０とメモリセルアレイ部２１との間に、Ｐ＋
層３にまで達する深さのノイズ防止用分離溝５を設け、
メモリセルアレイ部２１をこの分離用溝５で囲む構造と
するものである。すなわち、本実施例は、ノイズ防止用
分離溝５を設けることにより、耐α線性が高く、隣接溝
間干渉に強いＤＲＡＭの動作を、更に安定化させること
が出来る構造となっている。
びその断面図である。本実施例は、図に示すように、周
辺回路部２０とメモリセルアレイ部２１との間に、Ｐ＋
層３にまで達する深さのノイズ防止用分離溝５を設け、
メモリセルアレイ部２１をこの分離用溝５で囲む構造と
するものである。すなわち、本実施例は、ノイズ防止用
分離溝５を設けることにより、耐α線性が高く、隣接溝
間干渉に強いＤＲＡＭの動作を、更に安定化させること
が出来る構造となっている。
このようなメモリ素子構造は、次のような製造工程で製
作される。
作される。
第２図（ａ）〜（ｆ）は第１図の実施例のメモリ素子構
造を製作工程順に説明する断面図である。ここでは、半
導体基板１にＰＯＮＰ＋エビ基板を用いたｎチャネル型
セルを取上げるが、ｐチャネル型は単にｎ型をｐ型に置
き換えればよい。また、ノイズ防止用分離溝内にはポリ
シリコンを埋込んでいる。
造を製作工程順に説明する断面図である。ここでは、半
導体基板１にＰＯＮＰ＋エビ基板を用いたｎチャネル型
セルを取上げるが、ｐチャネル型は単にｎ型をｐ型に置
き換えればよい。また、ノイズ防止用分離溝内にはポリ
シリコンを埋込んでいる。
まず、第２図（ａ）に示すように、１×１０１９Ｃ１１
’程度のボロン濃度を有するＰ゛層層上上厚さ２〜１０
μｍで１×１０１６ｃ！１１−３程度のボロン濃度を有
するＰエビ層３を成長したシリコン基板１の表面に、周
知のＬＯＧＯ３工程により素子及び分離用溝を形成する
以外の領域に、素子分離５ｉ０２４を形成する。
’程度のボロン濃度を有するＰ゛層層上上厚さ２〜１０
μｍで１×１０１６ｃ！１１−３程度のボロン濃度を有
するＰエビ層３を成長したシリコン基板１の表面に、周
知のＬＯＧＯ３工程により素子及び分離用溝を形成する
以外の領域に、素子分離５ｉ０２４を形成する。
次に、第２図（ｂ）に示すように、フォトリソグラフィ
技術と反応性イオンエツチングを用いて、所望の領域の
シリコン基板１の表面に分離用溝５を形成する。この分
離用溝５はＰ＋層２に達する程度の深さが必要である。
技術と反応性イオンエツチングを用いて、所望の領域の
シリコン基板１の表面に分離用溝５を形成する。この分
離用溝５はＰ＋層２に達する程度の深さが必要である。
もし、メモリセルに溝容量セルをもちいる場合、この分
離用溝５はセルに用いる容量溝６と同時に形成してもよ
い。
離用溝５はセルに用いる容量溝６と同時に形成してもよ
い。
次に、第２図（ｃ）に示す様に、分離用溝５内に容量絶
縁膜７を形成する。この容量絶縁膜７はシリコン基板１
を熱酸化して得られる５ｉ０２を用いてもよいし、５ｉ
０２とＳｉ３Ｎ４の２層構造を取ってもよく、この容量
絶縁膜７は溝容量部に用いる容量絶縁膜と同時に形成し
てもよい。次に、この容量絶縁膜７上にポリシリコン８
を気相成長し、分離用溝５を完全に埋め込んだ後、この
ポリシリコン８をエッチバックし、第２図（ｄ）に示す
様に分離用溝５内または容量溝６内にのみポリシリコン
を残す。
縁膜７を形成する。この容量絶縁膜７はシリコン基板１
を熱酸化して得られる５ｉ０２を用いてもよいし、５ｉ
０２とＳｉ３Ｎ４の２層構造を取ってもよく、この容量
絶縁膜７は溝容量部に用いる容量絶縁膜と同時に形成し
てもよい。次に、この容量絶縁膜７上にポリシリコン８
を気相成長し、分離用溝５を完全に埋め込んだ後、この
ポリシリコン８をエッチバックし、第２図（ｄ）に示す
様に分離用溝５内または容量溝６内にのみポリシリコン
を残す。
次に、メモリセル用溝容量９を形成する。第２図（ｅ）
のように、基板上にｎ＋拡散ＪＩＩＯ、ポリシリコン１
１を形成する。このポリシリコン１１が容量溝６内のポ
リシリコン８とｎ＋拡散層１０とを接続している。次に
、分離用溝５内のポリシリコンを酸化し絶縁５ｉ０２１
２を形成し、分離用溝５上部に配される配線から分離用
溝５を絶縁する。
のように、基板上にｎ＋拡散ＪＩＩＯ、ポリシリコン１
１を形成する。このポリシリコン１１が容量溝６内のポ
リシリコン８とｎ＋拡散層１０とを接続している。次に
、分離用溝５内のポリシリコンを酸化し絶縁５ｉ０２１
２を形成し、分離用溝５上部に配される配線から分離用
溝５を絶縁する。
次に、ワード線１３を配線し、通常のプロセスによりｎ
＋拡散層１４となるトランスファーゲートＭＯ３ＦＥＴ
および周辺回路部のＭＯＳＦＥＴを形成する。次に、眉
間膜１５を堆積したのち、ビット線１６を配線すること
により、第２図（ｆ）に示す如＜ＤＲＡＭが完成する。
＋拡散層１４となるトランスファーゲートＭＯ３ＦＥＴ
および周辺回路部のＭＯＳＦＥＴを形成する。次に、眉
間膜１５を堆積したのち、ビット線１６を配線すること
により、第２図（ｆ）に示す如＜ＤＲＡＭが完成する。
本実施例では、ノイズ防止用分離溝５の中のボリシリコ
ン８の電位はフローチングとなっているが、ポリシリコ
ン８の電位をシリコン基板または接地電位またはその他
の電位に固定してもよい。
ン８の電位はフローチングとなっているが、ポリシリコ
ン８の電位をシリコン基板または接地電位またはその他
の電位に固定してもよい。
〔実施例２〕
第３図（ａ）〜（ｄ）は本発明の他の実施例のメモリ素
子構造を製作工程順に説明する断面図である。ここでは
、半導体基板１にＰＯＮＰ＋エビ基板を用いたｎチャネ
ル型セルを取り上げ、分離用溝内にはＳｉＯ□を埋め込
む例を取上げる。
子構造を製作工程順に説明する断面図である。ここでは
、半導体基板１にＰＯＮＰ＋エビ基板を用いたｎチャネ
ル型セルを取り上げ、分離用溝内にはＳｉＯ□を埋め込
む例を取上げる。
まず、第３図（ａ）に示すように、１×１０１９（２）
−３程度のボロン濃度を有するＰ“層２上に厚さ２〜１
０μｍでｌ Ｘ Ｉ Ｑ １６ｃｍ−３程度のボロン濃
度を有するＰエビ層３を成長したシリコン基板１表面に
、フォトエツチング技術と反応性イオンエツチングによ
り所望の領域のシリコン基板１に分離用溝５を形成する
。このシリコン基板１に設けられる分離用溝５は２１層
２に達する程度の深さが必要である。
−３程度のボロン濃度を有するＰ“層２上に厚さ２〜１
０μｍでｌ Ｘ Ｉ Ｑ １６ｃｍ−３程度のボロン濃
度を有するＰエビ層３を成長したシリコン基板１表面に
、フォトエツチング技術と反応性イオンエツチングによ
り所望の領域のシリコン基板１に分離用溝５を形成する
。このシリコン基板１に設けられる分離用溝５は２１層
２に達する程度の深さが必要である。
次に、素子を形成する以外の領域に、ＬＯＣＯ８工程に
より素子分離５ｉ０２４を形成する。このとき、第３図
（ｂ）に示す様に、分離用溝５の中にも５ｉ０２４が形
成される。
より素子分離５ｉ０２４を形成する。このとき、第３図
（ｂ）に示す様に、分離用溝５の中にも５ｉ０２４が形
成される。
次に、メモリセル用溝容量９を形成する。第３図（Ｃ）
のように、基板１上にｎ＋拡散層１０、ポリシリコン１
１が形成される。このポリシリコン１１が容量溝６内の
ポリシリコン８とｎ＋拡散層１０を接続している０次に
ワード線１３を配線し、通常のプロセスによりｎ＋拡散
層１４となるトランスファーゲートＭＯ３ＦＥＴおよび
周辺回路のＭＯＳＦＥＴを形成する０次に、層間膜１５
を堆積したのち、ビット線１６を配線することにより、
第３図（ｄ）の如＜ＤＲＡＭが完成する。
のように、基板１上にｎ＋拡散層１０、ポリシリコン１
１が形成される。このポリシリコン１１が容量溝６内の
ポリシリコン８とｎ＋拡散層１０を接続している０次に
ワード線１３を配線し、通常のプロセスによりｎ＋拡散
層１４となるトランスファーゲートＭＯ３ＦＥＴおよび
周辺回路のＭＯＳＦＥＴを形成する０次に、層間膜１５
を堆積したのち、ビット線１６を配線することにより、
第３図（ｄ）の如＜ＤＲＡＭが完成する。
また、本実施例の工程は、ＰＯＮＰ＋エビ基板を用い、
かつ溝の側壁をボロン拡散により濃度を高くした構造の
ＤＲＡＭにも全く同様に適用できる。
かつ溝の側壁をボロン拡散により濃度を高くした構造の
ＤＲＡＭにも全く同様に適用できる。
以上説明したように本発明においては、ダイナミックＲ
ＡＭの周辺回路部に於て発生した基板電流が、メモリセ
ルアレイ部と周辺回路部との間に入っている分離用溝に
止められ、かつＰ＋層によっても止められるなめ、メモ
リセル動作の基板電流による擾乱が防止でき、安定した
ＤＲＡＭ動作を実現することができる。
ＡＭの周辺回路部に於て発生した基板電流が、メモリセ
ルアレイ部と周辺回路部との間に入っている分離用溝に
止められ、かつＰ＋層によっても止められるなめ、メモ
リセル動作の基板電流による擾乱が防止でき、安定した
ＤＲＡＭ動作を実現することができる。
第１図（ａ）、（ｂ）は本発明の一実施例のＤＲＡＭの
平面図およびその部分断面図、第２図（ａ）〜（ｆ＞お
よび第３図（ａ）〜（ｄ）は本実施例を２つの製造工程
順に示したＤＲＡＭの断面図、第４図（ａ）、（ｂ）は
従来のＤＲＡＭの一例の平面図およびその部分断面図で
ある。 １・・・シリコン基板、２・・・Ｐ＋層、３・・・Ｐエ
ビ層、４・・・素子分ｔｌｆｉｓｉｏｚ、５・・・分離
用溝、６・・・容量溝、７・・・容量絶縁膜、８・・・
ポリシリコン、９・・・メモリセル用溝容量、１０・・
・ｎ＋拡散層、１１・・・ポリシリコン、１２・・・絶
縁５ｉ０２．１３・・・ワード線、１４・・・ｎ＋拡散
層、１５・・・層間膜、１６・・・ビット線、２０・・
・周辺回路部、２１・・・メモリセルアレイ部。 ４８．、−１ 、：１ 一ノ で ・“・６
平面図およびその部分断面図、第２図（ａ）〜（ｆ＞お
よび第３図（ａ）〜（ｄ）は本実施例を２つの製造工程
順に示したＤＲＡＭの断面図、第４図（ａ）、（ｂ）は
従来のＤＲＡＭの一例の平面図およびその部分断面図で
ある。 １・・・シリコン基板、２・・・Ｐ＋層、３・・・Ｐエ
ビ層、４・・・素子分ｔｌｆｉｓｉｏｚ、５・・・分離
用溝、６・・・容量溝、７・・・容量絶縁膜、８・・・
ポリシリコン、９・・・メモリセル用溝容量、１０・・
・ｎ＋拡散層、１１・・・ポリシリコン、１２・・・絶
縁５ｉ０２．１３・・・ワード線、１４・・・ｎ＋拡散
層、１５・・・層間膜、１６・・・ビット線、２０・・
・周辺回路部、２１・・・メモリセルアレイ部。 ４８．、−１ 、：１ 一ノ で ・“・６
Claims (1)
- 第１導電性の不純物層の上に、この第１導電性不純物
層よりも低い濃度の第１導電性不純物エピタキシャル層
を有する半導体基板を用いて形成されるダイナミック型
ＭＯＳの半導体メモリ装置に於て、少なくとも高い濃度
の前記不純物層に達する程度に深く掘られた分離溝が、
メモリセルアレイ部領域と周辺回路部領域との間でこの
メモリセルアレイ部領域を囲むように配置され、この分
離溝は前記半導体基板から電気的に絶縁され、かつその
分離溝内に絶縁物または導電性物質が充填されて形成さ
れていることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088268A JPS63252467A (ja) | 1987-04-09 | 1987-04-09 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088268A JPS63252467A (ja) | 1987-04-09 | 1987-04-09 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63252467A true JPS63252467A (ja) | 1988-10-19 |
Family
ID=13938145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088268A Pending JPS63252467A (ja) | 1987-04-09 | 1987-04-09 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011682A1 (de) * | 1999-08-09 | 2001-02-15 | Infineon Technologies Ag | Verfahren zur herstellung einer isolation |
| JP2004022850A (ja) * | 2002-06-18 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置の製造方法 |
| US6897108B2 (en) * | 2003-07-14 | 2005-05-24 | Nanya Technology Corp. | Process for planarizing array top oxide in vertical MOSFET DRAM arrays |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052053A (ja) * | 1983-08-31 | 1985-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61208256A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-04-09 JP JP62088268A patent/JPS63252467A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052053A (ja) * | 1983-08-31 | 1985-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61208256A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011682A1 (de) * | 1999-08-09 | 2001-02-15 | Infineon Technologies Ag | Verfahren zur herstellung einer isolation |
| US6638814B1 (en) | 1999-08-09 | 2003-10-28 | Infineon Technologies Aktiengesellschaft | Method for producing an insulation |
| JP2004022850A (ja) * | 2002-06-18 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置の製造方法 |
| US6897108B2 (en) * | 2003-07-14 | 2005-05-24 | Nanya Technology Corp. | Process for planarizing array top oxide in vertical MOSFET DRAM arrays |
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