JPS62274771A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体集積回路メモリに係わり、特に平面面
積を増大することなく大容量を実現し、高集積化に適し
た半導体集積回路メモリに関する。

〔従来の技術〕

Ｓｉ基板に掘り込んだ溝の側壁をキャパシタとしてデ［
１いた最初のメモリセルは、特開昭５１−１３０１７８
に記載されている。しかし、このセルにはセル間のリー
ク電流と呼ばれる高集積化に障壁となる問題があった。

これを解決した新しいメモリセルに、特開昭５８−２１
２１６１に記載されたものがある。このセルでは、プレ
ートを隣接セルとの分離に利用しているので、リーク電
流の問題が少なく高集積化が可能となった。

〔発明が解決しようとする問題点〕

しかし、次のような′ａ題が残されていた。

まず第一に、キャパシタのプレートの配線をＳｉ表面上
で行うので、そのためのコンタクト傾城を表面に設けな
ければならないこと及びスイッチ素子部が平面トランジ
スタより成っていることが高集積化を妨げていた。第二
に、平面トランジスタを使っているために、キャパシタ
部が四方でなく三方から囲むようになっていた。そのた
め、隣接セルとの絶縁のために、溝をすべて多結晶Ｓｉ
で埋めた後にマスクを用いてその一部を取りのぞくか、
あるいは溝をすべて５ＬＯｚで埋めた後にその一部を取
りのぞくという複雑なプロセスを必要とした。第三に、
折り返しビットライン構成をとることが難しかった。

本発明の目的は、メモリセルの微細化に伴う低Ｓ／Ｎ化
やα線によるソフトエラー増大化等の問題を、主に、十
分なキャパシタ表面積の確保による信号電荷量の維持に
より解決しつつ、かつ高集積化も達成できる新しい１ト
ランジスタ型ダイナミツクメモリセルを提供することに
ある。

〔問題点を解決するための手段〕

本発明は、容量部のプレートをシリコ基体内部で配線し
たこと、及び蓄積容量部とスイッチ素子部との両方を立
体化したものである。

〔作用〕

上記構成により信号電荷量を維持しつつ高集積化を達成
できる。また、蓄積容量部となる溝がシリコン基体を四
方から囲むように形成されるので、空乏層の延びがお互
いに押えられα線によるソフトエラーを低減するのに有
効で、かつ隣接するヤヤパシタとの空乏層の接触ではな
いので、セル間の信号の混信の問題もない。

〔実施例１〕 第１図及び第２図に、本発明の第一の実施例を示す、第
２図は第１図中破、１！　（ａ）についての断面図であ
る。これは、ＭＯＳトランジスタを用いた１トランジス
タ型ダイナミツクメモリセルであり、電荷を貯えるキャ
パシタ１とスイッチ用ＭＯＳトランジスタ２より成り、
スイッチトランジスタのドレインはビット線３に接続さ
れ、ゲートはワード線４に接続されている。第３図にそ
の回路図を示す。

このメモリセルにおけるキャパシタは、ある深さ以下で
Ｓｉ層を囲むようにして形成される。第４図及び第５図
において、網目線１６によりキャパシタとなる領域を示
す、プレート９は溝１７に形成されており、第４図１７
でわかる通り、基板内部でつながっている。第４［ｉ！
！Ｉ１６で囲まれた長方形が１つのメモリセルとなって
いる。隣接するキャパシタとの絶縁は、キャパシタ上部
は５１０２Ｍ１０により、キャパシタ下部はｐ中層５に
より達成される。このキャパシタに蓄えられた信号電荷
は、第１図、第２図中１１で示すように、穴に沿って形
成された縦型のＭｏＳトランジスタ２をスイッチとして
出し入れされる。なお、第４図、第５図においては、こ
のＭＯＳは書いていない。

以後説明を簡単にするため、ｐ型のＳｉ基体を用いた場
合について述べる。ｎ型のＳｉ基体を用いる場合には、
Ｐとｎとを逆にすればよい。

以下、第６図（ａ）〜（ｊ）を用いて１本発明のプロセ
スフローを説明する。まず、第６図（ａ）に示すように
、ｐ◆型Ｓｉ基体５上に−ｐＳｉ６をエピタキシャル成
長させたＳｉ基体表面にｎ中層７を形成する。ｆ通ｐ一
層の比抵抗は１００口程度、ｐ中層の比抵抗は１０１以
下である。ｎ中層は、Ａｓ　　やリンのイオン打込みに
より深さ０．２μｍ程度に作られる。

次に、第６図（ｂ）及び第６図（ｃ）に示すような形状
の溝を掘る。この溝はＰ中層に達するだけの深さが必要
である。ここでは５μｍ程度とする。ＦやＣＱのガス例
えばＣＣｕ４．ＣＦａ等を主成分、あるいはこれらにＨ
の入ったガスを主成分とした平行平板型プラズマエツチ
ングにより溝を形成する。マスク材として、ここではＣ
ＶＤ５ｉＯｚ／５ｉａＮａ／５ｉＯｚ三層膜を用いたが
、これに限定する必要はなく、後に除去できるものであ
ればよし）。

次に、第６図（ｄ）に示すようにキャパシタの絶縁膜８
を形成する。絶縁膜は１通常のダイナミックメモリに用
いられる熱酸化５ｉ（ｈを用いたが、Ｃ’Ｊ　Ｄ　、　
５ｉｓＮ番膜等でもよい。

この後、第６図（８）に示すように、多結晶Ｓｉで代表
されるプレート９をＣＶＤ法により全面に被着する。そ
の後選択的エツチングにより、多結晶Ｓｉを表面より適
当な深さまで除去し、第６図（ｆ）に示すように深さ１
〜２μｍの溝を形成する。この溝の深さは、後に形成さ
れる縦型ＭＯＳトランジスタのゲート長のオーダである
。

エツチングの際、５ｉＯｚさらにはＳｉ基体までが多少
エツチングされても、後に５ｉＯｚで埋めるので問題な
い。

この後、第６図（ｇ）に示す通り、ＣｖＤ酸化法等によ
り、溝を５ｉＯｚで埋める、余分な５ＬＯｘはエツチン
グにより除去し表面をなめらかにする。

ｎ＋ｐ７の形成はこの直後に行ってもよい、やはり、Ａ
ｓやリンのイオン打ち込みにより、５ｊＯｚ膜１０をマ
スクとして表面にｎ板層が形成される。

次に第６図（ｈ）に示す通り、穴をあけた後、第６図（
ｉ）に示すように、縦型ＭＯＳ）−ランジスタのゲート
Ｊ１を形成する。このトランジスタは第１図１１の位置
にある。トランジスタの形成法は、第６図（Ｑ）〜（、
）で述べたキャパシタの形成法と同様である。穴は、第
１図に示すように、１つのメモリセルに１個あけろ。穴
の直径は、メモリセル内におさまりさえすれば任意だが
。

１μｍ程度が適当だろう。穴の深さは、５ｉＯｚｌＯよ
りも深くなければならないが、Ｐ板層に達してはならな
い。５ｉＯｚｌＯと同じか、わずかに深い程度が望まし
い。

次に、第６図（ｊ）及び第１図に示すように、所定の部
分に多結晶Ｓｉ等のワード線４を形成する６第１図に示
す通り、ワード線は、常に縦型トランジスタのゲート１
１か、５ｉＯｚｌＯかのどちらかの上を通るように構成
する。第１図は、折り返しビットライン構成の例である
。

コノ後第６図（ｋ）に示すように、ＣＶ　ＤＳｉ（ｈ膜
で代表される絶縁膜１３を３００−１０００ｎ　ｍ厚に
被着し、基板のｎ板層７に達する電極接続孔１４を形成
する。

最後に、Ａｆｉで代表される電極３を選択的に被着すれ
ば、１トランジスタ型ダイナミツクメモリセルが、第１
図及び第２図のように構成できる。

基板内部で配線されたプレートを表面にとり出すために
は、第６図（ｅ）から（ｆ）の過程において、そり出し
たい部分をエツチングしなければよい。

本実施例では、ｐ−ｏｎｐ十基板基板ピタキシャル構造
を用いたが、１０Ω１程度のＰ型一様基板を用いても構
成できる。すなわち、第６図（ｃ）で溝を形成した直後
に、ｓｂ等を基板に垂直にイオン打込みし、溝の底部に
ｐ板層を形成することにより、キャパシタ間に絶縁を達
成する。このとき、溝形成時のマスクがそのままイオン
打込みのマスクとなる。

縦型トランジスタの穴は、第７図（ａ）、（ｂ）に示す
ように、メモリセル内のどこに掘ってもよいしく第７図
（ａ））、　場合によってはｎ板層７を囲うように形成
してもよい（第７図（ｂ））。

また、トランジスタの形も第２図に示す通りでなくとも
、たとえば第８図のように斜めでもよい。

本実施例は、折り返しビットライン構成であったが、開
放ビットライン構成についても第９図に示す通り容易に
達成できろ。

〔実施例２〕 第１ｏ図及び第１１図に、本発明の他の実施例を示す。

これは、上に述べた実施例のキャパシタ部に沿ってｎ一
層１５を設けたものである。

本実施例を実現するには、上に述べた実施例に次のよう
な過程を加えればよい。すなわち、第１２図に示す通り
、溝を掘った時点で溝に沿ってｓｂ等を熱拡散し、ｎ一
層１５を形成する。この際、溝の底部がｐ＋がらｎ−へ
と反転することは避けなければならないから、ｎ−濃度
は、十濃度より少なくとも１けた低くなければならない
。すなわち、Ｐ十濃度が１０”ａｍ″″８程度なら、ｎ
−濃度をＩＱＩｌｌ、−８Ｌ度とする。あるいは、溝の
底部に厚い５ｉＯｚ膜を設けることにより、隣接メモリ
セル間に絶縁を達成する場合には、ｎ一層は溝の底部に
は形成されないので、濃度に上に述べた注意は必要ない
。

次に、第６図（ｇ）までと同様な過程をたどった後、第
１３図に示す通り、第１２図で掘った溝と同じ位置に１
幅はより広く、深さはより浅い溝を形成する。この際、
５Ｌ（ｌｚｌｏはほとんどエラトングされないから、第
１３図に示すような溝が形成される。これにより表面近
くの不要なｎ一層が除かれ、キャパシタ部に達する必要
はなく、キャパシタと縦型ＭＯＳトランジスタはｎ一層
により接続されている。以下は、前に述べた実施例と同
様な過程をたどれば第１０図及び第１１図に示すメモリ
セルができる。

〔実施例３〕 第１４図及び第１５図に本発明の他の実施例を示す。こ
れは、第１図及び第２図の実施例を上下逆にした１トラ
ンジスタ型ダイナミツクメモリである。第４図と同様に
、Ｓｉ層を囲むようにして縦型のキャパシタを形成する
が、第５図とは異なり、表面近くにこれを作る。このキ
ャパシタの電荷は筒形のトランジスタ２を通して、Ｓｉ
基体内に埋め込まれたビット線３に接続されており、い
わば、噴水型の形状をしている。ワード線４はＳｉ表面
に形成される。折り返しビットライン構成のレイアウト
例を第１４図に示す。レイアウトにより、第９図と同様
な開放ビットライン構成も容易に達成できる。

このメモリセルにおいては、ビット線に多結晶Ｓｉを用
いているので、へ〇配線からのα線飛来の問題がなくＰ
ＩＱ等によりパッケージからのα線をしゃ断すれば、α
線によるソフトエラーに対してきわめて強い。

以下第１６図（ａ）〜（ｈ）までを用いて本発明のプロ
セスフローを説明する。まず第１６図（ａ）及び（ｂ）
に示す通り、Ｓｉ基体にｎ板層より成るビットｌｌＡ３
を形成する。第１６図（ａ）は上から見た図、第１６図
（ｂ）は横から見た図である。ｎ板層は、Ａｓ等のイオ
ン打ち込みでもいいし、埋込み多結晶Ｓｉでもよい。

この後、第１６図（ｃ）に示す通りエピタキシャル成長
によりｐ型ｓｉ層６を形成し１表面にｎ十層７をイオン
打ち込みする。

次に、第１６図（ｄ）及び（ｅ）に示すように。

エビ層６に溝を掘る。さらに隣接するキャパシタ間を絶
縁するため、溝の底部にｐ＋をイオン打込みするか、ま
たは厚い５ｉＯｚ膜を底部にのみ形成する。第１６図（
ｄ）は上から見た図、第１６図（ｅ）は横から見た図で
ある。この溝の側面がキャパシタ部となる。

次に、第１６図（ｆ）及び（ｇ）に示すように、筒形の
穴を、ビット、ｗ！３につながるようにあける。

この穴の側面が縦型トランジスタとなる。

この後、第１６図（ｈ）に示すように、穴及び溝の表面
を酸化して薄い５ＬＯｚ膜を形成し、多結晶Ｓｊを埋め
込んだ後表面を平坦化する。

最後に、多結晶Ｓｉによりワード線１２を形成し、５ｉ
Ｏｚを被着して絶縁膜を形成すれば、第１５図に示すよ
うな１トランジスタダイナミツクメモリが実施できる。

第１７図は、本発明の別の実施例である。これは第１５
図の実施例において、キャパシタ部にｎ一層を形成した
ものである。第１６図（ｅ）においてｎ一層を表面に形
成するかわりに、厚いｎ一層をエピタキシャル成長させ
ることにより、第１７図が実施例できる。

以上述べたいくつかの実施例においては、次に述べる発
明の効果以外に、それぞれの実施例特有の効果が期待で
きる。

第２図に代表される実施例においては、Ｐ子基板を用い
ているので、α線によるソフトエラーの低減が達成され
る。すなわち、ドリフト成分による電荷の捕獲、すなわ
ちファネリング効果が小さくなる。

第１０図に代表される実施例においては、ワード線のゲ
ート１１とキャパシタのプレート９が、簿い５ｉ（ｈ膜
を通して重なる必要がないので、寄生容量が低減される
。

第１５図及び第１７図に代表される実施例においては、
配線が多結晶Ｓｉによってのみ成されているので、α線
によるソフトエラーに対してきわめて強い。

第１７図に代表される実施例においては、縦型ＭＯＳト
ランジスタ１１のゲート長を適当な長さに設定できる。

〔発明の効果〕

本発明によれば、容量部のプレートをシリコン基体内部
で配線したこと、及び蓄積容量部とスイッチ素子部との
両方を立体化したことにより、信号電荷量を維持し、そ
の結果、低Ｓ／Ｎ化を避けながら高集積化が達成できる
効果がある。たとえば、第４図１６で示す、プレートに
より囲まれた領域をＩ　Ｘ　１．５μｍ”、この長方形
の短辺間の距離を２μｍ、長辺間の距離を１μｍとし、
１×１．５μｍ２の領域に１×１μｍの穴を形成し、こ
れを縦型トランジスタとして用いる場合、セルサイズは
３．５　Ｘ　２　ｐｍ”であり、１６Ｍｂ用ＤＲＡＭと
して十分に適用できる。微細化技術が進めば、原理的に
セルサイズを無限に小さくすることが可能である。蓄積
電荷量は溝を深くすれば、いくらでも増やせるので、高
集積化に伴う低Ｓ／Ｎ化の問題はない。

また、蓄積容量部となる溝がシリコン基体を四方から囲
むように形成されるので、空乏層の延びがお互いに押え
られ、α線によるソフトエラー低減に効果がある。第２
図６で示すシリコン層の比抵抗が１０Ｑｃｎ、容量部電
位が５ｖ、基板電圧が一３Ｖであるとき、空乏層の延び
は２．４μｍにもなる。第４図１６で示す領域をＩＸｌ
、５μｍ２とすれば、空乏層の延びは実質、たかだか０
．７５ｐｍ程度であるａ　Ｆ、１ａｃｔｒｏｎ　Ｄｅｖ
ｉｃｅ　Ｌａｔｔｅｒｓ、　ＶＯＬ。

ＥＤＬ−３＋　ｐ２９　（１９８２）において、Ｃ，Ｈ
ｕが指摘したように、α線入射に伴い容量部に集められ
る電荷量は、おおざっばに言って空乏層に比例すると考
えてよい、したがって、ソフトエラーの観点からみれば
、Ｗ積電荷量はみかけ上２〜３倍にもなる０以上述べた
ソフトエラーに対する効果は、高集積化に伴い、対向す
る側壁が近づけば近づくほど顕著となる利点がある。

以上の様に、容量部、スイッチ用トランジスタの両方を
、溝形成としう従来からある比較的容易な技術により立
体化した結果、低Ｓ／Ｎ化やα線によるソフトエラー増
大化の問題を解決しつつ、高集積化を達成することが可
能となった。

【図面の簡単な説明】

第１図、第４図、第６図（ｂ）、第７図、第９図、第１
１図、第１４図、第１６図（Ｆｌ）　、　（ｄ）。 （ｆ）は本発明の半導体メモリの実施例を示す平面図、
第２図、第５図、第６図（ａ）　、　　（ｃ）。 （ｄ）　ｔ　（ｅ）　＊　（ｆ）　ｐ　（ｇ）　ｔ　　
（ｈ）　ｔ　　（ｉ）ｔ（ｊ）　、　（ｋ）　、　第８
ＦＩ、　第１Ｉ！１１．第１２ｒｙＩｉ。 第１３図、第１５図、第１６図（ｂ）　、　　（Ｑ）　
。 （ｅ）、（ｇ）、（ｈ）、第１７図は本発明の半導体メ
モリの実施例を示す断面図、第３図はメモリセルの原理
を説明する図である。 】・・・キャパシタ、２・・・スイッチ用ＭｏＳトラン
ジスタ、；３・・・ビット線、４・・・ワード線、５・
・・ｐ＋シリコン基体、６・・・ｐ−シリコンエピ層、
７・・・ｎ＋ドレイン、８・・・キャパシタ酸化膜、９
・・・プレート、１０・・・絶縁用第１酸化膜、１１・
・・ゲート、１２・・・ゲート電極、１３・・・絶縁用
第２酸化膜、１４・・・ビット線用コンタクト孔、１５
・・・キャパシタ部ｎ一層、１６・・・キャパシタ部、
１７・・・溝、１８・・・ｐ＋層。 早　３　図 アＬ−ト（γン 第　４　圀 早　５　図 第　６　図 （し） （（１，） 奉　６　図 ＜ｅ） 第　／ｂ　菌 （α〕 早　／６　目 ＜ｄ−） 口；＝Ｚコ　　ロ：；＝Ｚ　　Ｆ２ （ｆ、）

Claims (1)

1. 【特許請求の範囲】 １、１つのトランジスタと１つの容量とから成るメモリ
   セルを複数個有する半導体メモリに於いて、半導体基板
   に形成された溝により四方を囲まれた上記基板を該メモ
   リセルの電荷蓄積用電極とし、上記溝とは異なるマスク
   を用いて形成された溝の側壁をスイッチ用トランジスタ
   のチャネル領域として利用していることを特徴とする半
   導体メモリ。 ２、電荷蓄積部に用いられる溝は、半導体表面より少な
   くとも０．２μｍの深さまでは絶縁物により埋められて
   おり、スイッチ用トランジスタ部に用いられる溝は、少
   なくともその一部が上記絶縁物を側壁としていることを
   特徴とする特許請求の範囲第１項記載の半導体メモリ。 ３、半導体基板内に埋め込まれた、基板とは異なる導電
   形の不純物領域をビット線とし、この不純物領域に達す
   るように形成された溝の側壁をスイッチ用トランジスタ
   のチャネル領域として利用していることを特徴とする、
   特許請求の範囲第１項記載の半導体メモリ。 ４、少なくとも同一導電形の第１、第２の不純物層を半
   導体基板表面から深さ方向にこの順で有し、上記第２の
   不純物層の不純物濃度が第１の不純物層の不純物濃度よ
   り高濃度であり、上記電荷蓄積用電極として用いる溝が
   、第２の不純物層に達することを特徴とする、特許請求
   の範囲第２項記載の半導体メモリ。 ５、上記電荷蓄積用電極として用いる溝の底部に、半導
   体基板と同じ導電形で、基板より高濃度の不純物領域を
   持つことを特徴とする、特許請求の範囲第１項記載の半
   導体メモリ。