JPH02263473A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置

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JPH02263473A
JPH02263473A JP1045403A JP4540389A JPH02263473A JP H02263473 A JPH02263473 A JP H02263473A JP 1045403 A JP1045403 A JP 1045403A JP 4540389 A JP4540389 A JP 4540389A JP H02263473 A JPH02263473 A JP H02263473A
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徹 加賀
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紳一郎 木村
Masahiro Shigeniwa
昌弘 茂庭
Haruhiko Tanaka
田中　治彦
Atsushi Hiraiwa
篤 平岩
Eiji Takeda
英次 武田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、絶縁ゲート型電界効果トランジスタを有する
半導体装置及び半導体記憶装置に関する６
【従来の技術
１ 従来のＭＯ８型電界効果トランジスタ（以下ＭＯ３ＦＥ
Ｔと略す）について図面を用いて説明する。代表的な構
造を第２２図（ａ）に平面レイアウトで示し、このＡ−
Ａ’断面による断面構造を第２２図（Ｂ）に示す。 この素子は、チャネル及びソース、ドレイン電極として
用いる活性領域１９の周囲に厚い絶縁膜２１を形成する
ことで活性領域１９を分離し、この活性領域１９にゲー
ト絶縁膜を形成したうえにゲート電極３０を形成し、こ
のゲート電極３０をマスクとしてイオン打ち込み法によ
り自己整合的にソース電極４０、ドレイン電極５０を形
成することで作られている。このデバイスを同一基板上
で集積するとき、上記の酸化膜により行った活性領域の
分離により電気的な分離がなされている。 この酸化膜形成において、ゲート絶縁膜に比べ十分な厚
さを確保することで、動作電圧がゲートに加えられても
この酸化膜に覆われた部分は不活性状態を保たせること
ができる。この酸化膜を成長させるには、通常ウェット
雰囲気で酸化を行ない十分な膜厚まで酸化膜を成長させ
る。こうした酸化をフィールド酸化と、また成長した酸
化膜をフィールド酸化膜と呼ぶ、以下とこてもこの用語
をもちいる。 上記素子において集積度を高めると、例えば図中Ｘで示
したデバイス間隔が近づいてくると、図中ａの矢印で示
したフィールド絶縁膜２１下を電流が流れ易く成る問題
が生じてくる。 このような不要な電流パスを無くすため、第２３図に示
すチャネル下に絶縁膜２０を敷いたＳＯＩ　（Ｓｉｌｉ
ｃｏｎ　　Ｏｎ　　Ｉｎ５ｕｌａｔｏｒ）基板構造が考
えられてきた。 この［８物上に形成したＦＥＴについては、アイ、イー
、イー、イー、エレクトロン、デバイス、レター、第９
巻第２冊の第９７頁から第９９頁（ＩＥＥＥ　Ｅｌｅｃ
ｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、　ｖｏｌ、
９．　Ｎｏ、２゜Ｆｅｂ、　（１９８８）ｐｐ、９７〜
９９）　　において論じられている。 この構造は、酸素をイオン打ち込みすることで形成され
たシリコン酸化物層を＄’ｌ！縁、９２０として内部に
有する基板１０上にトランジスタを形成している。トラ
ンジスタは、上記基板表面の半導体上にゲート絶縁膜を
付け、ゲート電極３０を形成したのち、ゲートに対しイ
オン打ち込み法を用いて自己整合的にソース電極４０．
　ドレイン電極ＳＯを形成して製造する。このトランジ
スタは。 平面レイアウト的には第２２図（ａ）に示した通常のＭ
Ｏ８ＦＥＴ構造と同じ構造をとっている。 さらに、ここに見られる構造の特徴として、絶縁膜２０
上のシリコンの厚さｄすなわちチャネルの厚さを０．１
μｍ程度以下の薄膜にしたことを上げられる。第２２図
に示した構造では、ゲートから離れた基板内部では、ゲ
ートの電界効果が及び難くなっている。これに対して第
２３図で示した構造では、こうした電界効果の及びにく
い領域を絶縁物に置き換えている。そのためゲートによ
り良好なデバイス動作の制御を行うことができる。 【発明が解決しようとする課題】 上記従来技術の構造では、デバイスの流す電流量１とチ
ャネル＠Ｗとの間には、 Ｉ（Ｘ：Ｗ の関係があるため、Ｗを小さくするとＩも減少する問題
があった。そのため、電流量を減らさずに平面的な寸法
を小さくすることができなかった。 本発明の目的は、高集積化に好適な半導体装置及び半導
体記憶装置を提供することにある。
【課題を解決するための手段］ 上記目的は、（１）基板上にソース電極とドレイン電極
とを設け、さらに該ソース電極及びドレイン電極間にチ
ャネルと、該チャネルに絶縁膜を介して電界効果を及ぼ
すゲート電極とを設けた電界効果トランジスタを有する
半導体装置において、上記チャネルは、少なくともその
一部分が基板にほぼ垂直な半導体層に設けられ、上記チ
ャネルを流れる電流の方向は基板とほぼ平行であること
を特徴とする半導体装置、（２）上記電界効果トランジ
スタのチャネルは、その垂直方向の下部の上記基板との
間の少なくとも一部分に絶縁層が配置されていることを
特徴とする上記１記載の半導体装置、（３）上記チャネ
ルは、基板と実質的に絶縁されていることを特徴とする
上記１記載の半導体装置、（４）基板上に、電荷結合部
と、該電荷結合部に絶縁膜を介して作用する複数のゲー
ト電極とを設けた電荷結合素子を有する半導体装置にお
いて、上記電荷結合部の少なくとも一部分が基板とほぼ
垂直な半導体層に設けられ、上記電荷結合部における電
荷転送の方向は基板とほぼ平行であることを特徴とする
半導体装置、（５）基板上に少なくとも二個のトランジ
スタを有し、該トランジスタの少なくとも一個は、ソー
ス電極、ドレイン電極、チャネル及び該チャネルに絶縁
膜を介して電界効果を及ぼすゲート電極を有する電界効
果トランジスタである半導体記憶装置において、上記電
界効果トランジスタのチャネルは、少なくともその一部
分が上記ソース電極及びドレイン電極の間に基板にほぼ
垂直に配置され、該チャネルを流れる電流の方向は基板
とほぼ平行であることを特徴とする半導体記憶装置、（
６）上記チャネルは、基板と実質的に絶縁されているこ
とを特徴とする上記５記載の半導体記憶装置、（７）基
板上にソース電極とドレイン電極とを設け、さらに該ソ
ース電極及びドレイン電極間にチャネルと、該チャネル
に絶縁膜を介して電界効果を及ぼすゲート電極とを設け
た電界効果トランジスタを少なくとも二個有する半導体
装置において、上記各々のチャネルは、少なくともその
一部分が基板にほぼ垂直な半導体層に設けられ、上記チ
ャネルを流れる電流の方向は基板とほぼ平行であり、上
記二個のチャネルの間に上記トランジスタの少なくとも
一個のゲート電極が配置されていることを特徴とする半
導体装置、（８）基板上にソース電極とドレイン電極と
、該ソース電極及びドレイン電極間に配置されたチャネ
ルと、該チャネルに絶縁膜を介して電界効果を及ぼすゲ
ート電極とを設けた電界効果トランジスタを少なくとも
一個及び容量を少なくとも一個有する半導体記憶装置に
おいて、上記チャネルは、少なくともその一部分が基板
にほぼ垂直な半導体層に設けられ、上記チャネルを流れ
る電流の方向は基板とほぼ平行であることを特徴とする
半導体記憶装置、（９）上記チャネルは、基板と実質的
に絶縁されていることを特徴とする上記８記載の半導体
記憶装置によって達成される。 本発明において、チャネルは基板と実質的に絶縁されて
いることが好ましい。ここに実質的とは完全に絶縁され
ていなくても、その作動電圧において絶縁されている場
合とほぼ同様の効果を及ぼすことである。また、半導体
層は薄膜であることが好ましい。 【作用ｌ 基板にほぼ垂直な半導体層にチャネルを設け、チャネル
を流れる電流の方向を基板とほぼ平行としたＦＥＴにお
いては、半導体層の高さを高くすることにより電流量を
決めるチャネル幅を拡げることができる。そのためゲー
トによる良好な電気特性を得る薄膜チャネル効果を損な
うこと無く、半導体層の高さを確保することで電流量を
維持し。 かつ、平面的には微細化したＦＥＴとすることができる
。 【実施例】 以下、本発明の実施例を図面を用いて説明する。 第１図は、本発明の特徴を表した素子構造図である。基
板と垂直に立つ薄膜半導体層は、絶縁層２０により基板
１０と分離されている。ゲート電極３０は、ゲート絶縁
膜９１を挾んで薄膜半導体層を取り囲んでいる。ゲート
に覆われていない薄膜部が不純物を高濃度にドーピング
し活性化したソース電極４０及びドレイン電極５０であ
り、その間のゲートに覆われた薄膜半導体層が基板面と
平行方向にチャネルを構成する。チャネルは、絶縁Ｒ２
０及びゲート、ｔ！！縁膜９１により囲まれているため
、基板１ｏと電気的に分離されている。 ゲート電極３０はゲート絶縁膜９１を介してチャネルに
電界効果を及ぼし、ソース電極４０とドレイン電極５０
により３端子電界効果型トランジスタ動作を行う。 この構造はＰ型チャネルトランジスタでもＮ型チャネル
トランジスタでも同様に作ることができる。ここでは、
Ｎ型チャネルトランジスタの形成方法を第２図を用いて
説明する。第２図は、第２図（ａ）、（ｂ）、（ｃ）、
（ｅ）は第１図のａ−ａ断面を示したものである。 （第２図（ａ））　　Ｐ型シリコン基板表面を熱酸化し
て、２０ｎｍ程度のシリコン酸化膜１５１を形成し、シ
リコン窒化膜７０１をＣＶＤ法により２０ｎｍ程度堆積
してから、レジスト２０１により細線状にパターニング
し、さらにＲＩＥ法により基板を垂直に１μｍ程度エツ
チングし、基板と垂直に立つ厚み０．１μｍの半導体層
１００を形成する。このバターニングはシリコン酸化膜
によって行なってもよい。以下ここではこのように基板
に垂直に立った、その一部をチャネルとして用いる層を
、半導体層と呼ぶことにする。 このとき半導体Ｎ１０ρの厚さをゲートの電界効果によ
り延びるであろう空乏層幅より小さくすると薄膜トラン
ジスタ動作を得ることができる。 すなわち、ゲートにバイアスを加えチャネルがオン状態
となるチャネル部表面が強反転した状態で。 半導体層内は空乏状態ないし反転状態とすることができ
る。このため、半導体層内の正孔密度を低く抑える等の
ゲートによる制御を行なうことができる。 ゲートがゲート絶縁膜を介して基板側に伸ばす空乏層幅
Ｘｄ、すなわち電界効果の及ぶ範囲は、Ｘｄ＝　　　２
ＸＫｓＸｔ、Ｘφｓ／ｑＸＮｓ）とみることができる。 ここに　Ｋｓ：基板半導体の誘電率 ε。：真空の誘電率 φＳ：表面が強反転状態となるときの表面空乏層でのポ
テンシャル変化 ｑ　：電子電荷量 Ｎｓ：基板の不純物濃度 である。そのためシリコンチャネルにおいて、たとえば
基板不純物濃度５　Ｘ　１０　ｉｓ　ｃｍ　−３のとき
Ｘｄ＝０．１μｍ程度となる。本実施例では後の工程で
説明するように、半導体層１００は両側からゲート電極
３０によって電界効果が及ぼされる。 そのため半導体層の膜厚を０．２μｍ以下に設定すれば
よい。 （第２図（ｂ））　上記薄膜形成後、レジストマスクを
除去し、基板表面に２０ｎｍ程度のシリコン酸化膜１５
２を形成し、ＣＶＤ法を用いてシリコン窒化膜を２０ｎ
ｍ程度堆積し、ＲＩＥ法を用いてシリコン窒化膜を異方
的にエツチングすることにより、薄膜側壁にシリコン窒
化膜７００を形成せしめる。上記基板をフッ酸系のエツ
チングによりシリコン窒化膜７０１及び７００で覆われ
ていない部分のシリコン酸化膜１５２を取り除き、さら
に、フッ硝酸系のウェットエツチングにより底部シリコ
ンを軽くエツチングしてから１１００℃のウェット雰囲
気でフィールド酸化することにより半導体層以外の基板
表面に選択的に厚いフィールド酸化膜をつけることがで
きる。この酸化膜が絶縁層２０となる。このとき、半導
体層底部は、両側より酸化膜が成長するため、延びてき
た酸化膜がつながり、これによって半導体層１００は基
板１０と分離される。 （第２図（Ｃ））　シリコン窒化膜７００，７０１をウ
ェットエツチングで取り除いた後、薄膜表面を酸化し熱
酸化膜（図示せず）を形成し、フッ酸系の等方的なエツ
チングを行いこの熱酸化膜を除去することで、半導体層
表面よりエツチングによるダメージを受けている層を取
り除き、また、半導体層１００の膜厚を所定のものに整
える。このあと酸化により１０ｎｍの厚さのゲート酸化
膜９１を形成し、ゲートとなる多結晶シリコン３０’　
を２００ｎｍ程度堆積し、レジスト材によりパターニン
グし、これをマスクにゲートをエツチングにより加工す
る。ゲート電極と半導体眉間のゲート絶縁膜以外の半導
体層表面のゲート酸化膜をフッ酸系ウェットエツチング
により除去しリンをドープすることでソース電極４０、
ドレイン電極５０の拡散層及びゲート電極となる多結晶
シリコン３０’　に高濃度のリンを導入し、熱アニルを
加えることで不純物を活性化してソース、ドレイン及び
ゲートの各電極を形成する。このソース、ドレイン電極
への不純物導入は、ゲートをマスクとしてイオン打ち込
み法により行ってもよい。 半導体層の両側面に対して基板と斜め方向からイオン打
ち込みすることで形成できる。また半導体層の高さが低
いとき、たとえば０．２μｍ程度のときには、イオン打
ち込み後熱処理により不純物を広く拡散せずにソース、
ドレイン電極が形成できること、また、打ち込みエネル
ギを低く設定できるためフィールド酸化膜でイオン打ち
込みの不純物を止めることができるため、基板面にほぼ
垂直な方向から打ち込むことで形成してもよい。 （第２図（ｄ））　この図は第１図ｂ−ｂ断面を示す、
第２図（ｃ）の工程の後に、ゲート電極３０、ソース電
極４０、ドレイン電極５０の表面に熱酸化膜（図示せず
）を成長せしめた上にシリコン酸化物１５０を堆積した
のち、ゲート電極３０、ソース電極４０、ドレイン電極
５０にコンタクトホールを開孔し各々配線を行う。コン
タクトの形成は半導体Ｍ１００の側面に接するようにす
ることで、コンタクト面積を大きくシ、コンタクトの抵
抗を小さくすることができる。 以上、第１図に示した素子構造の製造方法を示したが、
この方法を改良した例を示す。第２図（ｂ）工程におい
て、エツチングによる半導体層形成に際し、側壁のみに
シリコン窒化膜７００を形成後、さらに半導体基板エツ
チングを追加することで、半導体層１００の側壁下部に
はシリコン窒化膜をつけない領域を形成できる（第２図
（ｅ））。この後にフィールド酸化すれば、半導体層１
０ｏ下の絶縁層２０の形成を容易にすることができる。 また第２図（ａ）−の工程において、半導体層上部にシ
リコン窒化膜７０１を予め堆積することで、半導体上部
の酸化を抑えたが、上部にはシリコン窒化膜を敷かずに
フィールド酸化することで、半導体上部にも酸化膜を形
成することができる。この場合、半導体層上部の酸化膜
は、後のゲート加工の際にエツチングのストッパー層と
して働く。 なお、半導体層の高さはトランジスタのチャネル幅を決
める。そのため、半導体層を高くすることで、流れる電
流量を増大できる。しかし、これを高くすることは、後
工程においてソース、ドレインにコンタクトをとるとき
高い半導体層上で行わなければならず、コンタクトの引
出層形成が困難になる。そのため、第２図（ｆ）に他の
実施例の横断面図を示す様に、チャネル以外の半導体層
の高さを低くすることで回避することができる。 本発明構造では、ゲート電極がチャネルとなる半導体層
を乗り越えるため、従来の平面型ＭＯ５ＦＥＴにくらベ
ゲート長が実効的には長くなる。 そのため、ゲート配線抵抗が増大する問題がある。 しかし第２図（ｇ）に示すようにゲート電極３０の多結
晶シリコンの堆積を隣接チャネル間の幅の１／２以上の
厚さにするとゲート上部はほぼ一様につながることがで
き、ゲート抵抗を従来構造程度とすることができる。ま
た、第２図（ｇ）にあるように、このゲート電極上にタ
ングステンシリサイド層３０’　を設けたり、ゲート電
極３０をシリサイドに置換することでゲート電極の配線
抵抗を減らすことができる。この構造ではデバイスのオ
ン、オフ状態を決めるゲートバイアスの閾値はゲート材
の仕事関数に強く依存してくる。そのためゲート材に適
当な仕事関数をもつシリサイド等の材料を用いることで
、回路動作上必要とされる閾値を設定することができる
。 本発明の素子は、基板とはｌＩＡ縁されているため同−
基板上又はチップ上において集積しても、各々は独立し
た素子であり、素子間の分離は良好におこなうことがで
きる。そのため従来のＣＭＯＳ構造で問題視されていた
ラッチアップをおこしにくく、また、α線や宇宙線等の
引き起こすソフトエラーも避けることができる。 半導体層の厚さをより薄くすると、ゲート電極によるチ
ャネル制御がより強く働く、そのため、シリコンチャネ
ルにおいて０．１μｍないし０．０５μｍ程度にするこ
とで良好な薄膜トランジスタ特性を得ることができる。 ここでは、酸化法を用いてＳＯＩ基板構造を形成したが
、基板内に高濃度の酸素をイオン打ち込みし、基板内部
に酸化膜層を形成したＳＯＩ基板（いわゆる”ＳＩＭＯ
Ｘ”）或は、酸化膜層上にシリコン再結晶層を形成して
できたＳ○工基板、或は、シリコン酸化物層を挾んでシ
リコン単結晶層を張り合わせることにより形成した’Ｓ
　ＯＩ等の基板や、ＳＯ３（Ｓｉｌｉｃｏｎ　　Ｏｎ　
　５ａｐｐｈｉｒｅ）基板を用いて、本発明デバイス構
造を作ることができる。 なお、半導体層の下部に両側から延びる絶縁層がつなが
らない状態では、素子と基板との電気的絶縁分離の効果
は失われる。しかし、薄膜半導体に作るチャネルに対し
、両側のゲートが行う電界効果による良好なチャネル電
気特性の制御や、高集積化に好適等の素子の特徴を保つ
ことができる。 第３図はそのような素子構造を示したもので、第３図（
ａ）は平面図、第３図（ｂ）は同図（ａ）のＡ−Ａ’断
面図、第３図（ｃ）は同図（ａ）のＢ−Ｂ’断面図であ
る。２個のトランジスタの半導体層１００がゲート電極
３０を共有する構造である。第３図（ｃ）に示すように
、このような構造では、ソース、ドレイン電極拡散層フ
ィールド酸化膜より浅めに半導体層１００内に形成しゲ
ート電極をこれより深く形成することでより安定した電
気特性を得ることができる。こうした基板結晶と薄膜が
つながる構造では、開孔部をもつ絶縁層２０を基板上に
形成し、開孔より基板結晶をエピタキシャル生長させ、
半導体Ｍ１００を得ることができる。 第４図は、本発明をＤＲＡＭセルに応用した実施例を示
すもので、第４図（ａ）は平面図、第４図（ｂ）は側面
透視図である。第１図に示したトランジスタのソース電
極に配線によるコンタクトをとる代わりに、ゲート絶縁
膜同様にソース電極周囲を容量絶縁膜９０で覆い、その
上にプレート電極６０を付けることにより、容量部４１
を形成できる。第４図では、ワード線３１及びビット線
８０により２ビツトのメモリを構成している。第４図に
示すように容量部４１のレイアウトを複雑化し、Ｔ字型
とすることで表面積を増大させ容量を増やすことができ
る。 また、第４図（０）、（ｄ）、（ｅ）に示すように薄膜
半導体上に容量部４１を積み上げて容量を増大させるこ
とができる。第４図（ｃ）は平面図、第４図（ｄ）は（
ｃ）のＡ−Ａ’線での断面図である。ソース電極４０、
ドレイン電極５０のチャネル側に低濃度不純物拡散Ｎ４
５．５５を形成し、ＤＤＤ型のトランジスタを形成した
。また第４図（ｅ）は他の実施例で、図に示すようにワ
ード線３１形成後、ビット線８０を形成し、その後容量
部４１を積み上げても良い。 第５図は、本発明をトレンチ型のＤＲＡＭセルに用いた
実施例を示す素子断面図、第６図は、その製法を示す工
程図である。 第５図において容量部４１は基板に掘ったトレフチ９６
内部にあり、その周囲を容量絶縁膜９０を挾んで基板プ
レート６０′により構成される。 フィールド酸化膜２０上の半導体Ｍ１００を用い、ワー
ド線３１をゲートとする薄膜トランジスタを介してビッ
ト線８０から容量部４１に電荷情報を書き込むことがで
きる。 本発明構造であるトランジスタは、基板と電気的には分
離されているため、基板から電気的な影響を受けること
がない。そのため、プレートすなわち基板の電位は任意
に設定可能である。ここでは、基板をプレートとして用
いているが、基板に形成した基板より不純物濃度を高く
して導電性を高めたウェル層によりプレートを構成して
も同様である。 第６図を用いて第５図の実施例における素子の形成法を
説明する。 （第６図（ａ））　ボロンを濃度Ｉ　Ｘ　１０”Ｑｍ−
”イオン打ち込みし熱処理により拡散してｐ型ウェル１
１を形成したシリコン基板１０表面を熱酸化し、２０ｎ
ｍ程度の酸化膜（図示せず）を形成し、その上にシリコ
ン窒化膜７０１をＣＶＤ法により２０ｎｍ程度堆積して
から、レジストにトレンチパターンを形成する。これを
マスクにＲＩＥ法により異方的にシリコン窒化膜７０１
をエツチングし、さらにＲＩＥ法により基板を垂直に５
μｍ程度エツチングしてトレンチを形成した後レジスト
を除去し、トレンチ表面に容量絶縁膜９０を形成する。 （第６図（ｂ））　上記基板全面に多結晶シリコンをＣ
ＶＤ法によりトレンチ径の１７２程度以上堆積したのち
エッチバックし、基板表面より５００ｎｍ程度の深さま
で多結晶シリコンを除去し、トレンチ内部に容量部とな
る多結晶シリコンを残す。エッチバック法とは異方的エ
ツチング等でできた基板上の溝パターンのもっともひろ
い幅の１／２以上の厚さまで等方的な堆積をすると基板
表面がほぼ平坦化されることを利用し、堆積後に基板に
垂直なエツチングをおこなうことで、形成されていた溝
部分のみに堆積物を残す方法である。 上記多結晶シリコンをマスクに容量絶縁膜９゜をエツチ
ングしトレンチ上部の側壁９００を開口したのち、再び
多結晶シリコンの堆積及びエッチバックを繰り返すこと
で、トレンチ内部に多結晶シリコンを詰め込み、容量部
４１を形成する。その後、シリコン窒化膜７０１を熱リ
ン酸系のウェットエツチングにより除いてから、シリコ
ン酸化物を２０ｎｍ堆積（図示せず）し、再びシリコン
窒化膜７０１′を５０ｎｍ堆積した後、半導体層を形成
するためのレジスト２０１をパターニングする。 上記工程において、シリコン酸化物及びシリコン窒化膜
の堆積を行わずにつぎの工程で半導体層の形成と熱酸化
を行ってからシリコン窒化膜の堆積を行ってもよい。 （第６図（Ｃ））　上記レジスト２０１のマスクをもと
に基板を垂直にエツチングし、トランジスタとなる半導
体層１００を形成する。該半導体層１００を熱酸化し、
半導体層表面に１０ｎｍの酸化膜を成長させてから、シ
リコン窒化膜７０２を２０ｎｍ堆積し、容量部４１と半
導体Ｍ１００との接続部及び半導体層１００を保護する
ため、半導体層１００に接するトレンチ上部の一部に引
出部形成用マスクをかけてから、異方的にエツチングす
ることで半導体層１００及びトレンチ引出部をシリコン
窒化膜７０１’　　７０２により覆う。 ここでウェル不純物をさらにＩ　Ｘ　１０”ｃｍ　””
にイオン打ち込みすることでチャネルとは別に、プレー
ト電極となる基板の不純物濃度及びｐ型を設定できる。 （第６図（ｄ））　上記基板よりレジストを除去し、フ
ィールド酸化することで厚い絶縁膜２゜を形成し、チャ
ネルとなる半導体層１００を基板より絶縁分離する。こ
のとき、半導体層１００と容量部４１とを電気的に接続
する部分は、前記シリコン窒化膜７０２で被覆されてい
るので、酸化膜が成長せず電気的導通が保持される。こ
ののちシリコン窒化物７０２を除去する。 （第６図（ｅ））　薄膜表面を酸化し２０ｎｍの厚さの
ゲート絶縁膜（図示せず）を形成した後、ワード線３１
を形成する。以下配線等の工程は、第一実施例と同様で
ある。 本実施例においては、トレンチ容量−個に対して薄膜半
導体で構成されたトランジスタは一個である。これに対
して、チャネルとなる半導体層を１つのトレンチ容量に
対し複数個形成することで。 実質的にトランジスタのチャネル幅を増やし、流れる電
流を増大させることができる。 本発明構造のデバイスを選択トランジスタとして用い、
チャネルを縦型の薄膜化することで平面的なスペースを
縮小することができる。第７図に示すように、ＤＲＡＭ
において従来アイソレーション領域としてのみ用いられ
てきた領域をトランジスタ領域として有効に使うことが
できる。このため、メモリセル面積の減少、或は、蓄積
容量を増大する効果がある。第７図（ａ）は２セルを持
つＤＲＡＭの平面配置図であり、第７図（ｂ）は、第７
図（ａ）のＡ−Ａ’断面、第７図（Ｃ）は、第７図（ａ
）のＢ−Ｂ’断面である。 容量部４１は隣接容量部間のアイソレーションに必要な
領域を除き、メモリセル内に最大限の面積を持つように
レイアウトできる。半導体層１００は、この容量部４１
を挾み、ワード線３１がその容量部の上を横切ることが
できる。また、トレンチ開口部２５０を除いて表面がフ
ィールド酸化膜２ｏに覆われているため、その上部に作
るコンタクト等の形成にとって、容量部４１のレイアウ
トを考慮しなくて良い。 第８図は、微細なメモリセル面積を実現し得るＤＲＡＭ
用メモリセルの実施例である。一つの薄膜半導体を選択
トランジスタのチャネルとして用いた２交点型のメモリ
セル配置を示している。 第９図は、チャネル薄膜１００をトレンチマスクと自己
整合的に形成したものである。第９図（ａ）は２つのセ
ル配置を示した平面図、第９図（ｂ）は、（ａ）のＡ−
Ａ’断面、第９図（ｃ）は（ａ）のＢ−Ｂ’断面である
。 （第１０図（ａ））　基板上に５００ｎｍ程度のシリコ
ン酸化物２１１を堆積した上から、トレンチを形成する
ためのパターニングを行ないそれをマスクにトレンチを
形成する。容量部４１をトレンチ内に形成後、レジスト
を塗布し、エツチングバックすることで、シリコン酸化
物表面までレジスト２１０を詰める。 （第１０図（ｂ））　その後、シリコン酸化物２１１を
除去し、基板面とレジストの段差を用いてレジスト側壁
にスペーサ２１２を付ける。このように段差のあるパタ
ーン上に等方的に−様な厚さの堆積を行なったのち、基
板と垂直に堆積した膜厚だけエツチングすると段差側壁
にのみ堆積物を残すことができる。以下このようにして
形成した堆積物をスペーサと呼ぶことにする。上記スペ
ーサをマスクに基板をエツチングすることで、トレンチ
パターンと自己整合化した半導体層１０１を形成するこ
とができる。 第１０図（ｃ）は、他の実施例を示し、トレンチ周囲の
半導体層１００へ容量部４１から引出層３００を用いて
接続してもよい。 第１１図（ａ）は２交点配置における２セルの平面配置
図、第１１図（ｂ）は（ａ）のＡ−Ａ’断面、第１１図
（ｃ）は（ａ）のＢ−Ｂ断面である。トレンチ９６内の
容量部４１は、トレンチ開口部２５０から引出層３００
により半導体層１００と接続する。引出／［３００は、
ワード線３１．３１′側壁にシリコン酸化物によるスペ
ーサ３１０を形成することでワード線３１．３１′と自
己整合的に形成することができる。 第１２図は、半導体層１００を隣接セル間の基板シリコ
ンを利用して設けた時の２交点配置を示す平面図である
。容量部４１は引出層３００により半導体層１００に接
続されている。ワード線３１により、半導体層１００に
選択トランジスタが構成され、ビット線コンタクト４０
０を介しデータ線（図示せず）につながる。 第１２図に示した素子は、次のようにして製造する。第
１３図に示すように、基板にトレンチを開孔し容量部４
１を形成後、等方的にエツチングすることで突起部を細
らせ、所定の厚さの半導体層１００を形成する。この工
程で、熱酸化により半導体層表面層を酸化膜にし、シリ
コン酸化物を除去することで突起部を細らせ、半導体層
１００を形成しても良い。これらの手法によれば、隣接
トレンチ間に自己整合的にチャネルとなる半導体層を形
成することができる。そのため、隣接トレンチとの距離
を一様にすることができるため、高集積するのに好適で
ある。その後、フィールド酸化膜形成後、チャネルに使
わない半導体層１００を除去することで、自己整合的に
半導体層１００を形成できる。この除去工程は、チャネ
ル等として用いるアクティブ領域をマスキングしたうえ
でエツチングすればよい、またアクティブ領域以外の薄
膜半導体を熱酸化等により不活性化することでアクティ
ブ領域と分離しておいてもよい。 また、トレンチを形成するとき、０．１〜０．２μｍ程
度の間隔でエツチングすることで、トレンチと半導体層
１００を同時に形成することができる。第１４図（ａ）
は２交点での４ビツトのメモリセル平面配置図、第１４
図（ｂ）は（ａ）のＡ−Ａ’断面図、第１４図（ｃ）は
（ａ）のＢ−Ｂ’断面図である。第１４図（ｄ）は他の
メモリセル平面配置図である。 第１４図に示す実施例において、基板表面に厚さ５００
ｎｍ程度のフィールド酸化膜２５を熱酸化により形成し
てからトレンチ９６を開孔することで、部分的にシリコ
ン酸化物層２５を持つ半導体層１００を形成することが
できる。この装置においては、隣接する電極間が初めに
設けたフィールド酸化膜２５により電気的に分離されて
いるため、薄膜半導体の下に形成したフィールド酸化膜
２０の形成が不充分であっても、セル間のリークは抑え
られる。また、トレンチ９６を平面的にみて凹型に形成
することで引出層３００を形成する際、隣のトレンチと
の分離余裕αや薄膜半導体との合わせ余裕βを大きくす
ることができる。また、（ｄ）に示すようにトレンチを
対称の位置に配置してもよい。 この実施例の構造では、容量部も基板とともにフィール
ド酸化して分離するため、容量部の形成時にチャネルを
形成するための制約がすくなくてすむ。 他の実施例として第１５図に示すように容量部４１をプ
レート電極６０’で囲むようにしてもよい、このときプ
レート電極６０′及び容量部４１は、ともに例えば多結
晶シリコンで作ることができるため、絶縁膜中の、或は
絶縁膜を形成する際の不純物が基板表面或は基板内を汚
染する危険が小さく、従って容量絶縁膜９０にＴａ、２
０５、Ｈｆ酸化物等様々な材料を使うことができる。第
１５図（ａ）は１セルの平面配置図、第１５図（ｂ）は
（、）のＡ−Ａ’断面図である。第１５図の実施例であ
る半導体装置を形成するには、第１４図において、トレ
ンチ形成後、側壁にシリコン酸化膜１５０を形成し、プ
レート電極６０を形成する。 さらに容量絶縁膜９０を形成後、容量蓄積電極４３を詰
めることで容量部を形成できる。 第１６図は１交点配置による他の実施例である。 （ａ）は２セルの平面図、（ｂ）は（ａ）の八−Ａ′断
面図である。 また、第１７図に示すように半導体層１００を十分に薄
くすることで１片側のみにゲートを付けても良い。この
素子では半導体層は０．１μｍの薄膜に設定すればよい
。第１７図（ａ）は１ゲートでの平面配置図、（ｂ）は
（ａ）のＡ−Ａ’断面図である。半導体層１００の片側
にシリコン酸化物によるスペーサ５００を形成し、その
上をゲート電極３０を走らせ、ソース電極４０、ドレイ
ン電極５ｏとでトランジスタ動作を得ることができる。 第１７図（ｃ）は他の実施例で、図に示すように段差部
５０１において、半導体層１００を用いてトランジスタ
を形成しても良い。 第１８図は、本発明構造のトランジスタを用いて、５段
のＣＭＯＳインバータチェーンを形成したものである。 第１８図（ａ）は、平面配置図、第１８図（ｂ）は（ａ
）のＡ−Ａ’断面図である。 櫛状の薄膜半導体層１０３がＮＭＯ３を構成し、薄膜半
導体Ｎ１０４がＰＭＯ８を構成する。また、この実施例
においてゲート３０側壁にシリコン酸化物によるスペー
サ５００形成後、シリコン薄膜表面を金属、例えばタン
グステン等との反応でできるシリサイド層６００を設け
、薄膜半導体装置導電性を高めることができる。従来の
ソース、ドレインとなる拡散層では、抵抗や基板との寄
生容量により、配線層として用いることが困難であった
が、本実施例においては、１層目の配線層として用いる
ことができる。また、各々の素子が独立しているため、
集積しても容易に素子間のアイソレーションを保ことか
できる。 また、半導体層１００を用いてバイポーラトランジスタ
を作ることができる。このとき、ＭＯＳＦＥＴと同様に
形成することができるため、ＭＯＳＦＥＴとバイポーラ
を併せもつ回路を形成することが容易にできる。第１９
図（ａ）はその１例の平面レイアウト図、同図（ｂ）は
等価の回路図を示したものである。第１９図Ａ−Ａ’　
によるＭｏＳ部の断面を第２０図（ａ）に示し、第１９
図Ｂ−Ｂ’　によるバイポーラ部の断面を第２０図（ｂ
）に示した。バイポーラはＭｏ８のゲート加工時にシリ
コン酸化物でベース８０１上にマスクを形成し、インプ
ラ法によってエミッタ８００、コレクタ８０２領域を形
成することができる。このとき、マスク側壁にスペーサ
８０５を形成し、その前後２度インプラすることで片側
のみ２段の濃度分布を持つようにすることができる。こ
れによって中濃度領域８０２′を形成することができる
。 同様にバイポーラトランジスタとＭｏ８ＦＥＴを併せも
つ回路を形成した他の半導体装置の平面レイアウト図を
第２１図（ａ）に、その等価回路図を同図（ｂ）に示す
。この装置の形成も第１９図に示した例と同様な方法で
行なうことができる。 第２４図に２トランジスタによるＤＲＡＭセルを本発明
構造のトランジスタを用いて形成した例を示す。（ａ）
は等価回路図、（ｂ）は素子の断面図、（ｃ）は（ｂ）
のＡ−Ａ’切断面で（ｂ）とは直交する向きの断面構造
を示したものである。 半導体層１００上に選択トランジスタαとメモリ部トラ
ンジスタβを形成する。トランジスタβは、半導体層１
００を裏側のゲート電極３２とし、その上にゲート酸化
後多結晶シリコンを５００人程定形ＶＤ法により堆積し
、チャネル９１０を形成し、さらにゲート酸化膜９１を
付けてから上部ゲート電極３０を形成する。チャネル９
１０では裏側のゲート電極３２の電位すなわちゲート電
極３２に蓄えられた電荷量によってゲート電極３０のＶ
　ｔ　ｈが変化する。この変化を読みだすことでメモリ
素子として動作させることができる。 第２５図（、）はＳＲＡＭのメモリセル等価図である。 ここで基板の記号を用いてＰＭＯ８，ＮＭＯ５を表示し
である０本発明構造トランジスタでは基板を分離してい
るため、トランジスタ間の分離を容易であることから近
付けて配置することができる。そのため、本トランジス
タは、ＳＲＡＭ構造のようにトランジスタを高集積する
必要性の高いときに有効である。 第２５図（ｂ）、（Ｃ）に実際の素子構成例を示す。第
２５図（ｂ）は平面レイアウト図、同図（Ｃ）は（ｂ）
のＡ−Ａ’断面図を示す。 第２５図（ｂ）のαで示した枠が１ビツトのメモリセル
を構成しており、（ｂ）は２ビツトのセル配置例を示し
ている。第２５図においてワード線３１をゲートとする
トランジスタ（ａ）、（ｂ）は半導体層１００を用いて
形成されている。トランジスタ（Ｑ）、（ｄ）は、トレ
ンチ９６により基板内部の埋め込みｎ　層６１とゲート
３０による縦型のトランジスタによって形成されている
。 ゲート３ｏと半導体層１００はコンタク１〜４０２によ
り接続している。トランジスタ（ｅ）、（ｆ）は、ゲー
ト３０上に積み上げた多結晶シリコン３０’　をチャネ
ルとするポリシリコンＭｏＳトランジスタで形成されて
いる。このチャネル層３０′はゲート３０上に堆積した
ゲート絶縁膜９２を介しゲート３０層により制御される
。多結晶シリコン層３０′はトレンチ９６パターン上で
各々対となるゲート３０とコンタクトをとり、他端をコ
ンタクト４０３を介して電源線５１につながる。 第２６図に示すように本発明構造では、ゲートを重ねる
ことで、電荷結合素子（ＣＣＤ）を作ることができる。 Ｉ　Ｘ　１０”ａｍ　−３ａ度のＰ型半導体層１００の
周囲にＩ　Ｘ　１０１７ａｍ　−’のＮ型中濃度不純物
層８０３を形成しゲート絶縁膜９０をつけ、その上にゲ
ート電極３ｏを形成し、ゲート電極３ｏの上を選択的に
酸化してシリコン酸化膜層１０２を形成したうえにゲー
ト電極３０に重なるようにゲート電極３２′を形成する
。ゲート電極に対し順次バイアスを加えることで半導体
層１００中を電荷を転送することができる。
【発明の効果】
本発明によれば、高集積でかつ良好な電気特性を有する
薄膜トランジスタを有する半導体装置を得ることができ
る。またこの薄膜トランジスタを用いて、集積化に好適
で、かつ、良好な電気特性をもった半導体記憶装置を得
ることができる。
【図面の簡単な説明】
第１図は１本発明の一実施例の半導体装置の構造図、第
２図は第１図に示した半導体装置の製造方法を示す工程
図及び他に実施例の半導体装置の製造方法を示す工程図
、第３図、第４図、第５図は本発明のさらに他の実施例
の断面図、平面図及び側面透視図、第６図は第５図に示
した実施例の製造方法を示す工程図、第７図、第８図、
第９図、第１０図、第１１図、第１２図、第１３図、第
１４図、第１５図　、第１６図、第１７図、第１８図及
び第２０図は、本発明のさらに他の実施例の断面図及び
平面図、第１９図は第２０図に示した実施例の平面レイ
アウト図及び回路図、第２１図はさらに他の実施例の平
面レイアウト図及び回路図、第２２図及び第２３図は、
従来の半導体装置の断面図及び平面レイアウト図、第２
４図、第２５図及び第２６図は本発明のさらに他の実施
例の平面図、断面図及び回路図である。 １０・・・基板　　　　　　　１１・・・ウェル１９・
・・活性領域　　　　　２０・・・絶縁層２１・・・絶
縁膜　　　　　　２５・・・フィールド酸化膜３０．３
２．３２′・・・ゲート電極 ３０′・・・多結晶シリコン ３１．３１′・・・ワード線　　４０・・・ソース電極
４０′・・・ソース配線　　　４１・・・容量部４５．
５５・・・低濃度不純物層 ５０・・・ドレイン電極　　　５１・・・電源線６０・
・・プレート電極　　　６０′・・・基板プレート６１
・・・埋め込みｎ１層　　８０・・・ビット線９０・・
・容量絶縁膜　　　　９１・・・ゲートＭ！Ａ縁膜９６
・・・トレンチ　　　　　１００，１０１・・・半導体
層１０２・・・シリコン酸化物層 １０３、１０４・・・薄膜半導体層 １５０．１５１．１５２．２１１・・・シリコン酸化物
２０１．２１０・・・レジスト ２１２、３１０，５００，８０５・・・スペーサ２５０
・・・トレンチ開口部　３００・・・引出層４００・・
・ビット線コンタクト ４０２．４０３・・・コンタクト ５０１・・段差部　　　　　５１０・・・インプット孔
６６０・・・シリサイド層 ７００．７０１．７０１’　、７０２・・・シリコン窒
化膜８００・・エミッタ　　　　８０１・・・ベース８
０２・・・コレクタ ８０２’　、　８０３・・・中濃度領域９００・・・側
壁　　　　　　９１０・・・チャネル代理人弁理士　中
　村　純　之　助 第１図 ２Ｏ−、を色緑層 ３０・・−テ゛−ト［ａ 第 ２図 （ｄ） 第 図 ２０−−−一縫２球１ ３０−−−−ケ・−ト電オ基 ３０’−−−一夕籟晶シリコン 第２図 第 ３図 第４図 第３ 図 （ｅ） 第４ 図 第 ５図 ６０’−一基す及フ０レート −一≦８１−イ半Ｊ ３１−−−ワード電電 ４０−−−ンー７を鳩を ５０・−一胤イシを噛分 ９６−・−１−ムシナ ００−一傅４イ４−層 ４００−・−ど：、７１廓昶ルックμ 第８図 （ｂ） 第１０図 第１１図 第１０図 第１２図 （ａ） （ｂ） 第１３図 と−７け稟クシタクト 第１４図 （ｄ） 第１４図 第１４図 第１５図゛ ９６　トレーす ５０　シリコ〉酸化物 ２５０　　Ｉ−Ｌン七開ロ却 ３００５）土層 第１６図 第１８図 第１７図 第２０図 （Ｑ） ｉ−、−，１ （ｂ） 第２２図 ５呑拉Ａ→歌丁デｋ 、絶（粂腰 γ−ト電才セ ・ノーズ１ケ伜 ドシイ〉電さ （Ｑ） 第２１図 第２３図 第２４図 （ｂ） 第２５図 第２５図 第２５図 （Ｃ）

Claims (1)

  1. 【特許請求の範囲】 １、基板上にソース電極とドレイン電極とを設け、さら
    に該ソース電極及びドレイン電極間にチャネルと、該チ
    ャネルに絶縁膜を介して電界効果を及ぼすゲート電極と
    を設けた電界効果トランジスタを有する半導体装置にお
    いて、上記チャネルは、少なくともその一部分が基板に
    ほぼ垂直な半導体層に設けられ、上記チャネルを流れる
    電流の方向は基板とほぼ平行であることを特徴とする半
    導体装置。 ２、上記電界効果トランジスタのチャネルは、その垂直
    方向の下部の上記基板との間の少なくとも一部分に絶縁
    層が配置されていることを特徴とする請求項１記載の半
    導体装置。 ３、上記チャネルは、基板と実質的に絶縁されているこ
    とを特徴とする請求項１記載の半導体装置。 ４、基板上に、電荷結合部と、該電荷結合部に絶縁膜を
    介して作用する複数のゲート電極とを設けた電荷結合素
    子を有する半導体装置において、上記電荷結合部の少な
    くとも一部分が基板とほぼ垂直な半導体層に設けられ、
    上記電荷結合部における電荷転送の方向は基板とほぼ平
    行であることを特徴とする半導体装置。 ５、基板上に少なくとも二個のトランジスタを有し、該
    トランジスタの少なくとも一個は、ソース電極、ドレイ
    ン電極、チャネル及び該チャネルに絶縁膜を介して電界
    効果を及ぼすゲート電極を有する電界効果トランジスタ
    である半導体記憶装置において、上記電界効果、トラン
    ジスタのチャネルは、少なくともその一部分が上記ソー
    ス電極及びドレイン電極の間に基板にほぼ垂直に配置さ
    れ、該チャネルを流れる電流の方向は基板とほぼ平行で
    あることを特徴とする半導体記憶装置。 ６、上記チャネルは、基板と実質的に絶縁されているこ
    とを特徴とする請求項５記載の半導体記憶装置。 ７、基板上にソース電極とドレイン電極とを設け、さら
    に該ソース電極及びドレイン電極間にチャネルと、該チ
    ャネルに絶縁膜を介して電界効果を及ぼすゲート電極と
    を設けた電界効果トランジスタを少なくとも二個有する
    半導体装置において、上記各々のチャネルは、少なくと
    もその一部分が基板にほぼ垂直な半導体層に設けられ、
    上記チャネルを流れる電流の方向は基板とほぼ平行であ
    り、上記二個のチャネルの間に上記トランジスタの少な
    くとも一個のゲート電極が配置されていることを特徴と
    する半導体装置。 ８、基板上にソース電極とドレイン電極と、該ソース電
    極及びドレイン電極間に配置されたチャネルと、該チャ
    ネルに絶縁膜を介して電界効果を及ぼすゲート電極とを
    設けた電界効果トランジスタを少なくとも一個及び容量
    を少なくとも一個有する半導体記憶装置において、上記
    チャネルは、少なくともその一部分が基板にほぼ垂直な
    半導体層に設けられ、上記チャネルを流れる電流の方向
    は基板とほぼ平行であることを特徴とする半導体記憶装
    置。 ９、上記チャネルは、基板と実質的に絶縁されているこ
    とを特徴とする請求項８記載の半導体記憶装置。
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