JP2005005465A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】サーフェスストラップを用いてトレンチキャパシタとフィンゲート構造のＭＯＳＦＥＴのソース領域又はドレイン領域とを接続する場合に、コンタクト抵抗を低減出来る半導体記憶装置及びその製造方法を提供する。
【解決手段】トレンチキャパシタＴＣと、前記トレンチキャパシタを選択するフィンゲート構造のＭＯＳＦＥＴ ＴＲとを有するメモリセルＭＣを備えている。前記ＭＯＳＦＥＴの活性化領域Ｓの一方と前記トレンチキャパシタの一方の電極５０は、サーフェスストラップＳＳで電気的に接続されている。前記サーフェスストラップＳＳは、前記ピラーＦＩＮの上面及び側壁の上部でコンタクトすることを特徴とする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関し、特にトレンチキャパシタを有するＤＲＡＭ（記憶保持が必要な随時書き込み読み出しメモリ）に係り、フィンゲート構造のトレンチ型ＤＲＡＭに適用されるものである。
【０００２】
【従来の技術】
近年、デザインルールの縮小に伴うセルサイズの縮小によって、セルトランジスタの電流駆動力を決定する重要なパラメータであるチャネル幅が狭くなり、駆動力が低下している。このようなセルトランジスタの駆動力の低下を抑制するために、フィンゲート構造のダブルゲートトランジスタを用いたトレンチ型ＤＲＡＭセルが提案されている（例えば、特許文献１参照）。
【０００３】
上記トレンチ型ＤＲＡＭを形成する従来の製造工程のうち、セルトランジスタのゲート電極を加工した後に、ゲート電極の側壁にソース／ドレイン領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にするためのスペーサＳｉＮ膜を形成する場合がある。この際、フィンゲート構造のセルトランジスタでは、半導体基板の主表面よりも深い位置の活性化領域（ソース／ドレイン領域）の側壁にも上記ＳｉＮ膜が形成されてしまう。このため、トレンチキャパシタとセルトランジスタの活性化領域の一方とをサーフェスストラップで電気的に接続する場合に、基板表面でしかコンタクトを取れない。
【０００４】
図４３は、上記従来のフィンゲート構造のダブルゲートトランジスタを用いたトレンチ型ＤＲＡＭにおけるトレンチキャパシタとセルトランジスタのソース領域とのコンタクト部を模式的に示す断面構造図である。
【０００５】
図４３では、半導体基板１１１の主表面に形成されたピラーＦＩＮ、素子分離領域となるＳＴＩ酸化膜１００、ピラーＦＩＮ中に形成されたソース領域１０１、サーフェスストラップ１０２、ピラーＦＩＮの側壁部に形成されたＳｉＮ膜１０３、バリアＳｉＮ膜１０４、及びＢＰＳＧ膜１０５を拡大して示している。
【０００６】
ここで、破線で囲んだコンタクト側壁部１０６には、ゲート電極の側壁にスペーサＳｉＮ膜を形成したときのＳｉＮ膜１０３が残存しており、サーフェスストラップ１０２はソース領域１０１の上面（ピラーＦＩＮの上面）のみで電気的に接続されている。このため、サーフェスストラップ１０２とソース領域１０１とのコンタクト抵抗が大きくなる。
【０００７】
最近では、微細化の要請に伴い、ピラーＦＩＮや活性化領域の幅も縮小されており、ピラーの表面でしかコンタクトを形成出来ない従来の構造では、サーフェスストラップとソース領域とのコンタクト面積が減少してコンタクト抵抗が増大する。その結果、最終的には、ＤＲＡＭのデータ保持特性及び書き込みスピードを劣化させる原因となる。
【０００８】
【特許文献１】
特願２００１−２２４７４０ 明細書
【０００９】
【発明が解決しようとする課題】
上述したように従来の半導体記憶装置及びその製造方法は、サーフェスストラップを用いてトレンチキャパシタとソース領域又はドレイン領域とを電気的に接続する場合に、コンタクト抵抗が増大するという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、サーフェスストラップを用いてトレンチキャパシタとフィンゲート構造のＭＯＳＦＥＴのソース領域又はドレイン領域とを接続する場合に、コンタクト抵抗を低減出来る半導体記憶装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明の一態様によると、トレンチキャパシタと、前記トレンチキャパシタを選択するフィンゲート構造のＭＯＳＦＥＴとを有するメモリセルを備えた半導体記憶装置であって、半導体基板の主表面に形成されるピラーと、前記ピラーの基部近傍の前記半導体基板上に形成される素子分離領域と、前記ピラーの側壁及び上面に形成され、ワード線として働くゲート電極と、前記ピラーと前記ゲート電極との間に介在されるゲート絶縁膜と、前記ピラー中に形成され、ビット線に接続される第１の活性化領域と、前記ピラー中に形成され、前記第１の活性化領域と離隔して前記ゲート電極を挟むように配置される第２の活性化領域と、前記ゲート電極における前記ピラーの上面に対応する側壁に形成される第１の酸化膜と、前記ピラーにおける前記第２の活性化領域の近傍に形成されるトレンチと、前記トレンチの側壁部に形成されるキャパシタと、前記ピラーの側壁における上部の前記素子分離領域上に、前記ピラーの上面よりも低い位置まで形成される第２の酸化膜と、前記ピラーにおける前記第２の活性化領域上に対応する位置の前記第２の酸化膜上に設けられ、前記第２の活性化領域と前記キャパシタの一方の電極とを電気的に接続するサーフェスストラップとを具備し、前記ゲート電極の側壁の絶縁を前記第１の酸化膜のみで行い、前記ゲート電極と前記サーフェスストラップとの絶縁を前記第２の酸化膜のみで行い、前記サーフェスストラップと前記第２の活性化領域とのコンタクトを、前記ピラーの上面及び側壁の上部で行う半導体記憶装置が提供される。
【００１２】
さらに、この発明の一態様によると、半導体基板の主表面をリセスエッチングし、素子形成領域となるピラーを形成する工程と、前記リセス領域に素子分離領域を埋め込み形成する工程と、前記ピラーの表面にゲート絶縁膜の少なくとも一部を形成する工程と、前記リセス領域の前記素子分離領域上にゲート電極材料を埋め込み、前記ピラーの側壁及び上面にゲート電極を形成する工程と、前記ピラーの端部近傍にトレンチを形成し、このトレンチの側壁部にキャパシタを形成する工程と、前記ゲート電極をマスクに用いて前記ピラー中に不純物を導入し、前記ゲート電極を挟むように第１，第２の活性化領域を形成する工程と、前記素子分離領域上の前記ピラーの側壁に、前記ゲート電極を挟むように第１の酸化膜を埋め込み形成する工程と、前記ピラーの上部に第２の酸化膜を形成する工程と、前記第２の絶縁膜をマスクとして前記第１の酸化膜の上部を除去し、前記ピラーの上面及び側壁の上部を露出させる工程と、前記露出させたピラーの上面及び側壁の上部に導電材料を形成し、前記キャパシタと前記第２の活性化領域とを電気的に接続するサーフェスストラップを形成する工程とを具備する半導体記憶装置の製造方法が提供される。
【００１３】
上記のような構成並びに製造方法によれば、サーフェスストラップと第２の活性化領域とのコンタクトを、第２の活性化領域の上面及び側壁の上部の広い面積で行うので、コンタクト抵抗を低減出来る。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態］
図１乃至図６はそれぞれ、この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、トレンチ型ＤＲＡＭを例にとって示している。図４はフィンゲート構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とトレンチキャパシタとからなるメモリセルを用いたメモリセルアレイを模式的に示す平面図である。図５は図４の平面図に更にワード線、ビット線及びサーフェスストラップを加えてメモリセルアレイを模式的に示す平面図である。図３は図４に示すメモリセルアレイの要部を模式的に示す斜視図である。図１は図５におけるＢ−Ｂ´線に沿った断面構造図である。図２は図５におけるＣ−Ｃ´線に沿った断面構造図である。図６は図１のピラーの一部分を拡大した断面構造図である。
【００１６】
まず、図４及び図５の平面図を用いてメモリセルアレイのパターン構成例について説明する。ここで、図中＜ｍｎ＞（ｍ，ｎはそれぞれ正の整数）はそれぞれ各メモリセルにおける＜カラム（ｃｏｌｕｍｎ） ロウ（ｒｏｗ ）＞に対応している。図４に破線で囲んで示すＭＣ＜００＞〜ＭＣ＜４７＞はそれぞれ、１ビットのメモリセルである。これらのメモリセルＭＣ（ＭＣ＜００＞〜ＭＣ＜４７＞）は、図５に示すようにビット線ＢＬ（ＢＬ＜０＞〜ＢＬ＜４＞）とワード線ＷＬ（ＷＬ＜０＞〜ＷＬ＜７＞）との交点にそれぞれ対応して設けられている。上記ビット線ＢＬは、素子領域となるピラーＦＩＮの長手方向に沿って延設される。上記ワード線ＷＬは、上記ビット線ＢＬと交差するようにピラーＦＩＮ上に延設される。
【００１７】
上記各メモリセルＭＣは、フィンゲート構造のＭＯＳＦＥＴ（ＴＲ）（ＴＲ＜００＞〜ＴＲ＜４７＞）とトレンチキャパシタＴＣ（ＴＣ＜００＞〜ＴＣ＜４７＞）とで形成される。また、各トランジスタＴＲの一方の活性化領域であるソース領域はトレンチキャパシタＴＣの一方の電極に接続され、他方の活性化領域であるドレイン領域は隣接するメモリセルＭＣ中のトランジスタＴＲのドレイン領域と共用され、一対のメモリセルＭＣを形成する。夫々のトランジスタＴＲのドレイン領域は、ビット線コンタクト（接続部）ＢＣ（ＢＣ＜０３＞，…）を介してビット線に接続される。これら一対のメモリセルＭＣは、各ワード線ＷＬに沿ってトランジスタＴＲとトレンチキャパシタＴＣとが一対ずつ交互に繰り返されるように配置されている。このように、一対のフィンゲート構造のＭＯＳＦＥＴＴＲと一対のトレンチキャパシタＴＣを交互に千鳥状に配置することによりパターン占有面積を低減することが出来る。
【００１８】
次に、上記図５おけるメモリセルＭＣ＜０３＞とメモリセルＭＣ＜０４＞を抽出し、サーフェスストラップの平面構造、並びに図３の斜視図を用いて立体的な構造を詳しく説明する。図５に示すように、ワード線ＷＬに沿って、ＭＯＳＦＥＴ ＴＲのソース領域Ｓ及びトレンチキャパシタＴＣ上に夫々サーフェスストラップＳＳ（ＳＳ＜００＞〜ＳＳ＜４７＞）が形成される。上記サーフェスストラップＳＳは、隣接するワード線ＷＬの間に形成される。このサーフェスストラップＳＳによって、ＭＯＳＦＥＴ ＴＲのソース領域ＳとトレンチキャパシタＴＣの一方の電極が電気的に接続される。
【００１９】
図３に示すように、Ｐ型シリコン基板１１には、このシリコン基板１１の主表面が突起状に加工されたピラー（凸形状の半導体領域）ＦＩＮが形成されている。このピラーＦＩＮの高さは、例えば０．３〜１．０μｍ程度であるが、０．３μｍ以下でも良い。上記ピラーＦＩＮの両側壁には、チャネル領域が形成される。また、上記チャネル領域の表面上には、ゲート絶縁膜ＧＯＸ（ＧＯＸ＜０３＞、ＧＯＸ＜０４＞）が形成され、その膜厚は例えば５ｎｍ程度である。ゲート絶縁膜ＧＯＸ上には、ゲート電極が形成され、上記ゲート電極は図示しないワード線ＷＬに接続される。
【００２０】
さらに、上記ピラーＦＩＮ内部の両側壁には上記チャネル領域を挟むように、活性化領域であるソース領域Ｓ（Ｓ＜０３＞、Ｓ＜０４＞）／ドレイン領域Ｄ（Ｄ＜０３＞、Ｄ＜０４＞）が形成される。このソース領域Ｓ／ドレイン領域Ｄは、例えばＮ＋型の不純物が拡散されることにより形成される。上記ドレイン領域Ｄはビット線コンタクトＢＣ（ＢＣ＜０３＞）を介して、図示しないビット線ＢＬ（ＢＬ＜０＞）に接続される。
【００２１】
次に図１、図２、及び図６を用いて断面構造を更に詳しく説明する。図１に示すように、Ｐ型シリコン基板１１の主表面には、素子分離領域としてのシリコン酸化膜３６が埋め込み形成される。上記シリコン酸化膜３６上に上記ゲート電極を挟むようにピラーＦＩＮの側壁にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜７０が形成される。このＳＯＧ膜７０の上面はピラーＦＩＮの上面よりも低くなるように形成され、ＳＯＧ膜７０の上にサーフェスストラップＳＳ（ＳＳ＜１２＞）が形成される。さらに、ピラーの側面において、上記ゲート電極とサーフェスストラップとの間には上記ＳＯＧ膜７０が形成される（図示せず）。
【００２２】
カラー絶縁膜４７を介して上記シリコン酸化膜３６及びＳＯＧ膜７０に挟まれるようにシリコン基板１１内にトレンチキャパシタＴＣ（ＴＣ＜０３＞、ＴＣ＜２３＞）が形成される。さらに、上記ピラーＦＩＮ及びトレンチキャパシタＴＣの上には、サーフェスストラップＳＳ（ＳＳ＜０３＞、ＳＳ＜１２＞、及びＳＳ＜２３＞）が形成される。サーフェスストラップＳＳの層間絶縁膜として例えばＳＯＧ膜６５が形成される。
【００２３】
さらに図２に示すように、ピラーＦＩＮの上面には、例えば０．１μｍ程度以下の絶縁膜１０を介在してワード線ＷＬ（ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞）が形成される。従って、チャネル領域に形成された絶縁膜１０を介して、ワード線（アクティブワード線）ＷＬ＜３＞及びＷＬ＜４＞が形成される。ここで、アクティブワード線ＷＬとは、直下のトランジスタをスイッチング動作させるワード線である。また、上記絶縁膜１０は、例えば膜厚が０．００２μｍのシリコン酸化膜１２及び膜厚が０．０７μｍのシリコンナイトライド膜３０から形成される。
【００２４】
上記トレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成され、内壁に沿ってカラー絶縁膜４７が形成される。上記埋め込み絶縁膜５１の膜厚は例えば０．０３μｍ以上であり、ゲート絶縁膜ＧＯＸの膜厚よりも厚く形成される。各埋め込み絶縁膜５１上には、隣接するメモリセルのワード線（パッシングワード線）ＷＬが形成される。例えば、トレンチキャパシタＴＣ＜００＞及びＴＣ＜０３＞の上面に形成された埋め込み絶縁膜５１の上には、パッシングワード線ＷＬ＜１＞及びＷＬ＜２＞が形成される。このパッシングワード線ＷＬは、トレンチキャパシタＴＣ上を単に通過するに過ぎず、メモリセルＭＣに対しては何らスイッチング動作に作用しない。このようにワード線ＷＬは、アクティブワード線とパッシングワード線が交互に配置されている。
【００２５】
上記ワード線ＷＬの上にはキャップ材として例えばＢＰＳＧ膜５３が形成される。ワード線ＷＬの側壁には酸化膜で形成されたスペーサ７３が形成される。上記ＢＰＳＧ膜５３上にはＴＥＯＳ膜７６が形成される。さらに、ドレイン領域Ｄ上に形成されたアモルファスシリコン７４の上に形成された上記ＴＥＯＳ膜７６中にビット線コンタクトＢＣ（ＢＣ＜０３＞）が形成される。このビット線コンタクトＢＣにより、上記ＴＥＯＳ膜７６上に形成されたビット線ＢＬとＭＯＳＦＥＴのドレイン領域とが電気的に接続される。
【００２６】
上記のように、ソース領域Ｓ（Ｓ＜００＞、Ｓ＜０３＞）はサーフェスストラップＳＳ（ＳＳ＜００＞、ＳＳ＜０３＞）を介してトレンチキャパシタＴＣ（ＴＣ＜００＞、ＴＣ＜０３＞）に接続される。
【００２７】
さらに図６に示すように、上記サーフェスストラップＳＳ（ＳＳ＜１２＞）は、ソース領域Ｓ（Ｓ＜１２＞）が形成されたピラーＦＩＮの上面だけでなく側面にも接するように形成されている。従って、ソース領域Ｓが形成されたピラーＦＩＮの側壁７１は、サーフェスストラップＳＳと接している。
【００２８】
このように、ピラーＦＩＮ内に形成されたＭＯＳＦＥＴのソース領域Ｓは、このソース領域Ｓの上面及び側面と接するサーフェスストラップＳＳを介して、トレンチキャパシタＴＣの一方の電極（ストレージ電極５０）に電気的に接続される。
【００２９】
次に、メモリセルＭＣ＜０３＞を例に挙げて、各メモリセルＭＣの基本的な動作の一例を説明する。以下において基本的な動作の一例の説明は、読み出し／書き込み動作時におけるビット線ＢＬ＜０＞の電圧の変化に着目して行う。
【００３０】
まず、データの読み出し動作について説明する。ビット線ＢＬ＜０＞を選択し、プリチャージを行ってビット線ＢＬ＜０＞を活性化する。このビット線ＢＬ＜０＞のプリチャージレベルは、例えばビット線ＢＬ＜０＞からの信号をセンスするセンスアンプを駆動する電源電圧ＶＤＤの１／２（ＶＤＤ／２）である。
【００３１】
次に、データの読み出しを行うワード線ＷＬを選択する。選択されたワード線ＷＬには、ロウデコーダ中のワード線ドライバから正の電位が印加される。例えば、ワード線ＷＬ＜３＞が選択されると、ワード線ＷＬ＜３＞に接続されたゲート電極を有するトランジスタがそれぞれ“オン”する。例えば、ワード線ＷＬ＜３＞に接続されたゲート電極Ｇ＜０３＞が選択され、トランジスタＴＲ＜０３＞が“オン”状態となる。
【００３２】
これにより、プリチャージレベルのビット線ＢＬ＜０＞と、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞の一方の電極であるストレージ電極とが電気的に接続される。
【００３３】
このとき、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていると、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞からビット線ＢＬ＜０＞に電荷が放電される。この結果、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が高くなる。これに対し、トレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていないと、ビット線ＢＬ＜０＞からトレンチキャパシタＴＣ＜０３＞に電荷が供給されて放電される。これによって、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が低くなる。そして、この先に接続されたセンスアンプによって上記電位差が検知・増幅されることによって、“１”または“０”の読み出し動作がなされる。この際、読み出した“１”または“０”のデータに応じて、メモリセルＭＣ＜０３＞中のトレンチキャパシタＴＣ＜０３＞に“１”または“０”のデータが再書き込みされる（データリフレッシュ）。
【００３４】
次に、データの書き込み動作について説明する。まず、センスアンプからビット線ＢＬ＜０＞に書き込みデータの“１”または“０”に応じてＶＤＤレベルまたは０Ｖが印加される。ここで、ワード線ＷＬ＜３＞が選択されると、トランジスタＴＲ＜０３＞が“オン”状態となり、ビット線ＢＬ＜０＞とトレンチキャパシタＴＣ＜０３＞のストレージ電極が電気的に接続される。
【００３５】
そして、ビット線ＢＬ＜０３＞からトランジスタＴＲ＜０３＞を介してトレンチキャパシタＴＣ＜０３＞に電荷が充電、またはトレンチキャパシタＴＣ＜０３＞から電荷が放電され、書き込み動作がなされる。他のメモリセルＭＣの動作についても同様である。
【００３６】
上記のように、上記サーフェスストラップＳＳは、ソース領域Ｓが形成されたピラーＦＩＮの上面だけでなく側面にも接するように形成されている。従って、ソース領域Ｓが形成されたピラーＦＩＮの側壁７１は、サーフェスストラップＳＳと接している。このように、ピラーＦＩＮ内に形成されたソース領域Ｓの上面及び側面と接するサーフェスストラップＳＳを介して、トレンチキャパシタＴＣの一方の電極（ストレージ電極５０）に電気的に接続される。即ち、コンタクト部分がピラーＦＩＮの上面だけでなく側面にも形成され、広い面積で接触している。
【００３７】
その結果、サーフェスストラップＳＳとソース領域Ｓの間に発生するコンタクト抵抗を低減することが出来る。さらに、コンタクト抵抗が低減することにより、データ保持特性及び書き込み／読み出し動作速度を向上することが出来る。
【００３８】
また上記のように、ＳＯＧ膜７０の上面はピラーＦＩＮの上面よりも低くなるように形成され、さらにＳＯＧ膜７０の上にサーフェスストラップＳＳが形成される。そのため、ピラーの側面において、上記ゲート電極ＧとサーフェスストラップＳＳとの間には、上記ＳＯＧ膜７０が形成される。その結果、ゲート電極ＧとサーフェスストラップＳＳの電気的絶縁を酸化膜（ＳＯＧ膜７０）によって行うことが出来る。
【００３９】
さらに、上記のようにワード線ＷＬの側壁には酸化膜で形成されたスペーサ７３が形成される。従って、ゲート電極に接続されるワード線の側壁の絶縁は、酸化膜で形成されるスペーサ７３により行うことが出来る。
【００４０】
次に、この発明の第１の実施形態に係る半導体装置の製造方法について、図１乃至図６に示したフィンゲート構造のＭＯＳＦＥＴとトレンチキャパシタを有するメモリセルの製造方法を例にとって説明する。以下の説明において、図７（ａ）〜図３３（ａ）、図７（ｂ）〜図３３（ｂ）、図７（ｃ）〜図３３（ｃ）、及び図７（ｄ）〜図３３（ｄ）を用いて説明する。
【００４１】
図７（ａ）〜図３３（ａ）はそれぞれ、図５におけるＡ−Ａ´線に沿った断面の製造工程を順次示す断面構造図である。図７（ｂ）〜図３３（ｂ）はそれぞれ、図５におけるＢ−Ｂ´線に沿った断面の製造工程を順次示す断面構造図である。図７（ｃ）〜図３３（ｃ）はそれぞれ、図５におけるＣ−Ｃ´線に沿った断面の製造工程を順次示す断面構造図である。図７（ｄ）〜図３３（ｄ）はそれぞれ、図５におけるＤ−Ｄ´線に沿った断面の製造工程を順次示す断面構造図である。
【００４２】
まず、図７（ａ）〜（ｄ）に示すように、Ｐ型シリコン基板１１の主表面上に、例えば熱酸化によってシリコン酸化膜１２を例えば２ｎｍ程度の厚さで堆積形成する。さらに、このシリコン酸化膜１２上に、シリコンナイトライド膜３０を例えば７０ｎｍ程度の厚さで堆積形成する。上記シリコンナイトライド膜３０の上に、反応ガスにＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってＴＥＯＳ−ＳｉＯ２膜３１を例えば５５０ｎｍ程度の厚さに堆積形成する。さらに、上記ＴＥＯＳ−ＳｉＯ２膜３１上に、絶縁膜系のハードマスク膜３２を例えば３００ｎｍ程度、ＳＯＧ膜３３を例えば１０ｎｍ程度の厚さに形成する。これらハードマスク膜３２及びＳＯＧ膜３３は、ＴＥＯＳ−ＳｉＯ２膜３１に後述するトレンチを正確に形成するためのものである。次に、上記ＳＯＧ膜３３上にフォトレジスト３４を塗布し、露光及び現像を行ってこのフォトレジスト３４に素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域を形成するためのパターンを形成する。上記素子分離領域の幅は、例えば９０ｎｍ〜１１０ｎｍ程度であり、９０ｎｍ〜１１０ｎｍの間隔で配置される。尚、上記シリコン酸化膜１２は化学処理により形成した薄膜の組成のずれた酸化膜でもよい。
【００４３】
次に、図８（ａ）〜（ｄ）に示すように、上記フォトレジスト３４をマスクにして、ＳＯＧ膜３３、ハードマスク膜３２及びＴＥＯＳ−ＳｉＯ２膜３１を、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によってエッチングする。その後、上記ＳＯＧ膜３３及びフォトレジスト３４を除去する。
【００４４】
次に、残存されているハードマスク膜３２とＴＥＯＳ−ＳｉＯ２膜３１をマスクにして、シリコンナイトライド膜３０、シリコン酸化膜１２、及びシリコン基板１１に、例えばＲＩＥ法によって幅３０ｎｍ〜１３０ｎｍ、深さ２５０ｎｍ程度のトレンチ３５を形成する。このトレンチ３５により、シリコン基板１１の主表面にピラーＦＩＮ（ＦＩＮ＜１２＞）が形成され、図９（ａ）〜（ｄ）に示すようになる。尚、上記ピラーＦＩＮの幅は、例えば２０ｎｍ〜１１０ｎｍ程度である。
【００４５】
次に、上記トレンチ３５の内壁に例えば熱酸化によって酸化膜を形成する。さらに、例えばＣＶＤ法によりＳｉＯ２を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する。以上の工程によって、図１０（ａ）〜（ｄ）に示すようにトレンチ３５内に素子分離領域となるシリコン酸化膜３６を埋め込み形成する。
【００４６】
次に、図１１（ａ）〜（ｄ）に示すようにメモリセルアレイのシリコン酸化膜３６を例えばウェットエッチング法によって１５０ｎｍ程度エッチバックする。この時、トレンチの底部に残存されるシリコン酸化膜３６の膜厚は例えば３０ｎｍ程度である。
【００４７】
次に、例えばイオン打ち込み法によって、メモリセルアレイにおけるシリコン酸化膜３６の上部のシリコン基板１１の側壁に、例えばボロン（Ｂ）を斜め方向に方向を変えて２回打ち込む。さらに、窒素雰囲気中又はプラズマ雰囲気中でチッ化し、アニ−リングする。その後、例えば熱酸化によってゲート絶縁膜ＧＯＸを５ｎｍ程度形成する（図示せず）。さらに、図１２（ａ）〜（ｄ）に示すようにエッチバックされたトレンチ内部にゲート電極Ｇとなるポリシリコン層３８を堆積形成する。さらにその後、シリコンナイトライド膜３０をストッパとして、例えばＣＭＰ法によりポリシリコン層３８を平坦化する。
【００４８】
次に、図１３（ａ）〜（ｄ）に示すようにシリコン基板１１の全面に、例えばＯ２とＨ２を燃焼した低圧力の雰囲気中若しくはオゾンを含む雰囲気中において酸化膜を形成する。さらに、シリコンナイトライド膜４０を１００ｎｍ程度、マスク材となるＢＳＧ膜４１を１６００ｎｍ程度、ハードマスク膜４２を７００ｎｍ程度、及びＳＯＧ膜４３を１０ｎｍ程度、順次形成する。さらに、上記ＳＯＧ膜４３上にフォトレジスト４４を塗布し、このフォトレジスト４４の露光及び現像を行ってディープトレンチを形成するためのマスクパターニングを形成する。尚、上記ハードマスク膜４２及びＳＯＧ膜４３は、ＢＳＧ膜４１を正確にエッチングするために形成されている。
【００４９】
次に、上記フォトレジスト４４をマスクとして、例えばＲＩＥ法によりＳＯＧ膜４３、ハードマスク膜４２、ＢＳＧ膜４１、シリコンナイトライド膜４０、シリコンナイトライド膜３０、及びシリコン酸化膜１２を順次エッチングして、ディープトレンチを形成するためのマスクとなるトレンチ４５を形成する。その後、図１４（ａ）〜（ｄ）に示すように、上記フォトレジスト４４及びＳＯＧ膜４３を除去する。尚、この工程において、シリコンナイトライド３０とシリコンナイトライド膜４０の間に形成された図示しない上記酸化膜があるために、シリコンナイトライド膜４０のみを選択的に除去することが出来る。
【００５０】
次に、図１５（ａ）〜（ｄ）に示すように例えば低選択比エッチング法によって、メモリセルアレイのポリシリコン層３８及びシリコン酸化膜３６をエッチングする。
【００５１】
次に、図１６（ａ）〜（ｄ）に示すようにシリコン基板１１を例えばＲＩＥ法によってエッチングし、ディープトレンチ４６を形成する。さらに、ポストクリーニングを行う。尚、上記ディープトレンチ４６の深さは、例えば６μｍ程度である。
【００５２】
次に、図１７（ａ）〜（ｄ）に示すようにハードマスク膜４２及びＢＳＧ膜４１を除去する。さらにポリシリコン層３８を全て酸化する。その後、シリコン基板１１を例えば１１００℃程度で熱酸化することによって、トレンチ４６内部に酸化膜を形成する。さらに、トレンチ４６内部にシリコンナイトライド膜を形成し、トレンチ４６の上部の上記図示しないシリコンナイトライド膜を除去する。その後、再び例えば熱酸化によりシリコンナイトライド膜が除去された部分のみ選択的にカラー絶縁膜４７を形成する。尚、上記カラー絶縁膜４７の最終的な膜厚は例えば２５ｎｍ〜３０ｎｍ程度である。このような工程により、所望のカラー絶縁膜４７の膜厚を制御することが出来る。
【００５３】
次に、図１８（ａ）〜（ｄ）に示すように上記ディープトレンチ４６の底部４８を例えばケミカルドライエッチング法により３０ｎｍ程度エッチングして底部を広くする。さらに、気相反応によりディープトレンチ４６内部にＡｓ（ヒ素）もしくはＰ（リン）を吸着及び拡散させ、シリコン基板１１内にＮ＋型拡散領域４９（プレート電極）を形成する。引き続き、ディープトレンチ４６の底部４８の内壁に沿ってキャパシタ絶縁膜を形成する。さらに、このディープトレンチ４６内にポリシリコン層５０（ストレージ電極）を埋め込み形成する。その後、上面を例えばＣＭＰ法によって平坦化する。
【００５４】
次に、図１９（ａ）〜（ｄ）に示すように上記ポリシリコン層５０を、例えばＲＩＥ法で５０ｎｍ程度エッチバックする。さらにエッチバックによって形成された窪みに、例えば反応ガスにＴＥＯＳを用いたＣＶＤ法によってＴＥＯＳ−ＳｉＯ２からなる埋め込み絶縁膜５１を２００ｎｍ程度堆積形成する。その後、例えばＣＭＰ法によって、埋め込み絶縁膜５１の一部及びシリコンナイトライド膜４０を除去し、ポリシリコン層３８の上面が現れるまで平坦化する。
【００５５】
次に、図２０（ａ）〜（ｄ）に示すように全面にポリシリコン層５２を７０ｎｍ程度の厚さに堆積形成する。さらに、上記ポリシリコン層５２に、イオン打ち込み法により、例えばＢ（ボロン）を５ｋｅＶで２×１０１５／ｃｍ３の条件でドープする。さらに、上記ポリシリコン層５２上に、キャップ材となるＢＳＧ膜５３を１５０ｎｍ程度の厚さに堆積形成する。
【００５６】
次に、図２１（ａ）〜（ｄ）に示すように上記ＢＳＧ膜５３上にフォトレジストを塗布し、このフォトレジストに露光及び現像などの処理を行い所望のパターンを形成する（図示せず）。さらに、上記フォトレジストをマスクとして例えばＲＩＥ法により、素子領域にのみポリシリコン層３８残存するように、ＢＳＧ膜５３、ポリシリコン層５２、及びポリシリコン層３８を順次エッチングする。ここで、ポリシリコン層３８が除去された素子分離領域５は、後で形成されるビット線ＢＬに沿って隣接するトレンチキャパシタＴＣを分離するための分離部となる。
【００５７】
さらに、上記シリコン基板１１の導電型と逆導電型の不純物イオン、例えばリン（Ｐ）あるいはヒ素（Ａｓ）をイオン打ち込み法により基板１１中に導入する。その後、アニールして拡散させることによって、トランジスタＴＲの活性化領域であるソース領域Ｓ及びドレイン領域Ｄを形成する。
【００５８】
次に、図２２（ａ）〜（ｄ）に示すように例えば塗布法により全面に例えばＳＯＧ膜７０（塗布系の酸化膜）を形成する。この工程において、ソース領域Ｓが形成されたピラーＦＩＮの側壁を上記ＳＯＧ膜７０で完全に埋め込む。
【００５９】
次に、図２３（ａ）〜（ｄ）に示すように上記ＳＯＧ膜７０を例えばウェットエッチングにより、シリコンナイトライド膜３０の表面までエッチバックする。
【００６０】
次に、図２４（ａ）〜（ｄ）に示すように例えばＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により、ＴＥＯＳ膜７２を全面に堆積形成する。
【００６１】
次に、図２５（ａ）〜（ｄ）に示すように例えばＲＩＥ法により全面をエッチバックする。この工程により、ゲート電極の側壁に酸化膜のスペーサ７３を形成する。
【００６２】
次に、図２６（ａ）〜（ｄ）に示すように、更に例えばＲＩＥ法によって時間等を制御してエッチングを続ける。この工程により、上記スペーサ７３をマスクにしてエッチングをする為、側壁にスペーサ７３を残した形でシリコンナイトライド膜３０及び埋め込み絶縁膜５１を自己整合的にエッチバックする。
【００６３】
次に、図２７（ａ）〜（ｄ）に示すように、例えばＲＩＥ法によりさらにエッチングすることにより、ドレイン領域Ｄ及びソース領域ＳとなるピラーＦＩＮの上面のシリコン酸化膜１２を除去し、ピラーＦＩＮの側面のＳＯＧ膜７０の上部を後退させる。以上の工程により、ソース領域ＳとなるピラーＦＩＮの上面及び側壁７１が露出する。
【００６４】
次に、図２８（ａ）〜（ｄ）に示すように例えばＣＶＤ法によりＰ型の不純物が導入されたアモルファスシリコン７４を例えば２２００Å程度の厚さに堆積する。
【００６５】
次に、図２９（ａ）〜（ｄ）に示すように上記アモルファスシリコン７４の表面を例えばＣＭＰ法により平坦化する。
【００６６】
次に、図３０（ａ）〜（ｄ）に示すようにフォトレジスト７５を塗布し、露光及び現像を行ってこのフォトレジスト７５が活性化領域上に残るパターンを形成する。
【００６７】
次に、上記フォトレジスト７５をマスクにして例えばＲＩＥ法によりアモルファスシリコン７４をエッチングする。その後、図３１（ａ）〜（ｄ）に示すように、上記フォトレジスト７５を除去する。以上のような工程により、サーフェスストラップＳＳ（ＳＳ＜０３＞、ＳＳ＜１２＞、ＳＳ＜２３＞）を形成する。上記工程により、サーフェスストラップＳＳ（ＳＳ＜１２＞）は、ソース領域Ｓ（Ｓ＜１２＞）が形成されたピラーＦＩＮの上面及び側面と接するように形成される。
【００６８】
次に、図３２（ａ）〜（ｄ）に示すようにさらに例えば塗布法によりＳＯＧ膜６５を全面に形成する。その後、例えばＣＭＰ法によって上記ＳＯＧ膜６５を平坦化する。尚、以上の工程において上記ＳＯＧ膜６５を例えばＢＰＳＧ膜とすることも可能である。
【００６９】
次に、図３３（ａ）〜（ｄ）に示すように、例えばＣＶＤ法によりＴＥＯＳ膜７６を全面に堆積形成する。さらに、例えばＲＩＥ法により、ドレイン領域Ｄ（Ｄ＜０３＞、Ｄ＜０４＞）上に形成されたアモルファスシリコン７４にコンタクトホールを形成する。さらに、このコンタクトホールに例えばＷ（タングステン）等を埋め込むことによりビット線コンタクトＢＣ（ＢＣ＜０３＞）を形成する。そして、上記ＴＥＯＳ膜７６上にビット線ＢＬを形成し、上記ビット線コンタクトＢＣを介してＭＯＳＦＥＴ ＴＲのドレイン領域Ｄと電気的に接続する。
【００７０】
以上の製造工程により、図１乃至図６で示したＤＲＡＭを形成する。
【００７１】
上記の製造工程においては、図２７（ａ）〜（ｄ）に示したように、例えばＲＩＥ法によりさらにエッチングすることにより、ドレイン領域Ｄ及びソース領域ＳとなるピラーＦＩＮの上面のシリコン酸化膜１２を除去し、ピラーＦＩＮの側面のＳＯＧ膜７０の上部を後退させている。この工程により、ソース領域ＳとなるピラーＦＩＮの上面及び側壁７１を露出することが出来る。そのため、ピラーＦＩＮの側壁７１の絶縁膜を除去することが出来る。
【００７２】
また、図２８（ａ）〜（ｄ）に示したようにフォトレジスト７５を塗布し、露光及び現像を行ってこのフォトレジスト７５が活性化領域上に残るパターンを形成する。上記の工程により、ラインアンドスペースのフォトレジストパターンを用いてサーフェスストラップＳＳを形成することが出来る。従って、マスク形成が単純となり、製造コストを低減することが出来る。
【００７３】
また、図２２（ａ）〜（ｄ）に示したように、例えば塗布法により全面に例えばＳＯＧ膜７０を形成し、ソース領域Ｓが形成されたピラーＦＩＮの側壁を上記ＳＯＧ膜７０で完全に埋め込む。上記の工程により、ソース領域Ｓが形成されたピラーＦＩＮの側壁７１をＳＯＧ膜７０で完全に埋め込むことが出来る。そのため、その後に側壁となるスペーサ７３を形成する工程において、ＴＥＯＳ膜７２が上記ソース領域が形成されたピラーＦＩＮの側壁７１に入り込むことはない。そのため、ピラーＦＩＮの側部７１に上記ＴＥＯＳ膜７２が残存すること排除することが出来る。
【００７４】
さらに、上記のように塗布法による酸化膜を用いることにより、ゲートコンタクトのパターン（ポリシリコン層５２及びＢＳＧ膜５３のパターン）によらず平坦に形成することが出来る。尚、上記のＳＯＧ膜７０は、例えば塗布法で形成されたＳｉＯ２膜等の塗布系の酸化膜や、ＣＶＤ法により形成されるＳｉＯ２膜等を用いることも可能である。
【００７５】
さらに、上記のように本実施形態ではフィンゲート構造のＭＯＳＦＥＴを形成するためのピラーＦＩＮを先に形成し、その後トレンチキャパシタＴＣを形成する。そのため、ポリシリコン層５０をエッチングする深さを時間や温度等を制御することによって、十分深く形成することが出来る。このエッチングの深さは、その後形成される埋め込み絶縁膜５１の膜厚となる。従って、上記のような製造方法によれば、所望の埋め込み絶縁膜５１の膜厚を自由に設定することが出来る。
【００７６】
［第２の実施形態］
次に図３４及び図３５を用いて、この発明の第２の実施形態に係るＤＲＡＭの断面構造を説明する。図３４は上記図１と同様の方向から見た断面構造図である。図３５は上記図２と同様の方向から見た断面構造図である。尚、以下の説明において、上記第１の実施形態と同様の部分の記載は省略する。
【００７７】
図３４及び図３５に示すように、アモルファスシリコン７４の上にシリサイド膜７４Ｓが形成される。図３５に示すように、ポリシリコン層５２の上にシリサイド膜５２Ｓが形成される。さらに、ＢＰＳＧ膜８１の下面の全面にバリアシリコン窒化膜８０が形成される。
【００７８】
上記のように、アモルファスシリコン７４の上にシリサイド膜７４Ｓが形成される。ポリシリコン層５２の上にシリサイド膜５２Ｓが形成される。上記のような構成により、サーフェスストラップＳＳのコンタクト抵抗値をさらに低減することが出来る。
【００７９】
また上記のように、全面にバリアシリコン窒化膜８０が形成される。そのため、メモリセルアレイの全体の絶縁性が向上し、メモリセルの信頼性を向上することが出来る。
【００８０】
次に、この第２の実施形態に係る半導体装置の製造方法について、図３４及び図３５に示したフィンゲート構造のＭＯＳＦＥＴとトレンチキャパシタを有するメモリセルの製造方法を例にとって説明する。以下の説明において、図３６（ａ）〜図４２（ａ）、図３６（ｂ）〜図４２（ｂ）、図３６（ｃ）〜図４２（ｃ）、及び図３６（ｄ）〜図４２（ｄ）を用いて説明する。
【００８１】
図３６（ａ）〜図４２（ａ）は、上記図７（ａ）〜図３３（ａ）と同様の方向における断面の製造工程を順次示す断面構造図である。図３６（ｂ）〜図４２（ｂ）は、図７（ｂ）〜図３３（ｂ）と同様の方向における断面の製造工程を順次示す断面構造図である。図３６（ｃ）〜図４２（ｃ）は、上記図７（ｃ）〜図３３（ｃ）と同様の方向における断面の製造工程を順次示す断面構造図である。図３６（ｄ）〜図４２（ｄ）は、図７（ｄ）〜図３３（ｄ）と同様の方向における断面の製造工程を順次示す断面構造図である。尚、以下の説明において、上記第１の実施形態と同様の部分の記載は省略する。
【００８２】
まず、図３６（ａ）〜（ｄ）に示すように第１と同様の製造工程により、サーフェスストラップＳＳとなるアモルファスシリコン７４をピラーＦＩＮの側面及び上面と接するように形成する。さらに、例えば塗布法によりＳＯＧ膜６５を全面に形成する。その後、例えばＣＭＰ法によって上記ＳＯＧ膜６５を平坦化する。尚、以上の工程において上記ＳＯＧ膜６５を例えばＢＰＳＧ膜とすることも可能である。
【００８３】
次に、図３７（ａ）〜（ｄ）に示すようにワード線となるポリシリコン層５２の上に形成されていたＢＰＳＧ膜５３を例えば熱燐酸により選択的に除去する。
【００８４】
次に、図３８（ａ）〜（ｄ）に示すように例えばスパッタリング法によりＣｏ／Ｔｉ／ＴｉＮ膜７７を全面に堆積形成する。上記Ｃｏ／Ｔｉ／ＴｉＮ膜７７の膜厚は、例えばそれぞれ１２０／２００／２００Å程度である。
【００８５】
次に、図３９（ａ）〜（ｄ）に示すように例えば熱工程を行うことにより、ワード線となるポリシリコン層５２上及びアモルファスシリコン７４上に、選択的にシリサイド膜５２Ｓ及びシリサイド膜７４Ｓを形成する。その後、ＳＯＧ膜６５上に堆積されたＣｏ／Ｔｉ／ＴｉＮ膜７７を例えばウェットエッチング法により選択的に除去する。
【００８６】
次に、図４０（ａ）〜（ｄ）に示すようにバリアシリコン窒化膜８０を例えばＣＶＤ法により全面に堆積形成する。上記バリアシリコン窒化膜８０の膜厚は、例えば１５０Å程度である。その後、例えばＣＶＤ法によりＢＰＳＧ膜８１を全面に堆積形成する。
【００８７】
次に、図４１（ａ）〜（ｄ）に示すように例えばＣＭＰ法により上記ＢＰＳＧ膜８１を平坦化する。
【００８８】
次に、図４２（ａ）〜（ｄ）に示すように例えばＲＩＥ法によりドレイン領域Ｄ（Ｄ＜０３＞、Ｄ＜０４＞）上に形成されたシリサイド膜７４Ｓ接するように、バリアシリコン窒化膜８０及びＢＰＳＧ膜８１にコンタクトホールを形成する。さらに、このコンタクトホールに例えばＷ（タングステン）等を埋め込むことによりビット線コンタクトＢＣ（ＢＣ＜０３＞）を形成する。そして、上記ＴＥＯＳ膜７６上にビット線ＢＬを形成し、上記ビット線コンタクトＢＣを介してＭＯＳＦＥＴ ＴＲのドレイン領域Ｄと電気的に接続する。
【００８９】
以上の製造工程により、図３４及び図３５で示したＤＲＡＭを形成する。
【００９０】
上記の製造工程において、図３９（ａ）〜（ｄ）に示すように例えば熱工程を行うことにより、ワード線となるポリシリコン層５２上及びアモルファスシリコン７４上に、選択的にシリサイド膜５２Ｓ及びシリサイド膜７４Ｓを形成する。上記の製造工程により、ポリシリコン層５２上及びアモルファスシリコン７４上に、シリサイド膜５２Ｓ及びシリサイド膜７４Ｓを同時選択的に形成することが出来る。そのため、製造コストを低減することが出来る。
【００９１】
以上、第１及び第２の実施の形態を用いて本発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９２】
【発明の効果】
以上説明したようにこの発明によれば、サーフェスストラップを用いてトレンチキャパシタとフィンゲート構造のＭＯＳＦＥＴのソース領域又はドレイン領域とを接続する場合に、コンタクト抵抗を低減出来る半導体記憶装置及びその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体記憶装置を説明するためのもので、ＤＲＡＭセルにおけるワード線の延設方向に沿った断面構造図。
【図２】この発明の第１の実施形態に係る半導体記憶装置を説明するためのもので、ＤＲＡＭセルにおけるビット線の延設方向に沿った断面構造図。
【図３】この発明の第１の実施形態に係る半導体記憶装置を説明するためのもので、メモリセルアレイの要部を模式的に示す斜視図。
【図４】この発明の第１の実施形態に係る半導体記憶装置を説明するためのもので、フィンゲート構造のＭＯＳＦＥＴとトレンチキャパシタを用いたメモリセルアレイを模式的に示す平面図。
【図５】この発明の第１の実施形態に係る半導体記憶装置を説明するためのもので、図４の平面図に更にワード線、ビット線及びサーフェスストラップを加えたメモリセルアレイを模式的に示す平面図。
【図６】この発明の第１の実施形態に係る半導体記憶装置を説明するためのもので、図１のピラーの一部分を拡大した断面構造図。
【図７】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図８】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図９】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第３の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１０】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第４の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１１】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第５の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１２】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第６の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１３】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第７の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１４】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第８の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１５】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第９の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１６】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１０の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１７】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１１の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１８】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１２の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図１９】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１３の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２０】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１４の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２１】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１５の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２２】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１６の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２３】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１７の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２４】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１８の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２５】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第１９の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２６】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２０の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２７】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２１の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２８】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２２の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図２９】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２３の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３０】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２４の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３１】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２５の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３２】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２６の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３３】この発明の第１の実施形態に係る半導体記憶装置の製造方法における第２７の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３４】この発明の第２の実施形態に係る半導体記憶装置を説明するためのもので、ＤＲＡＭセルを示しており、図１と同様の方向における断面構造図。
【図３５】この発明の第２の実施形態に係る半導体記憶装置を説明するためのもので、ＤＲＡＭセルを示しており、図２と同様の方向における断面構造図。
【図３６】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第１の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３７】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第２の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３８】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第３の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図３９】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第４の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図４０】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第５の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図４１】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第６の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図４２】この発明の第２の実施形態に係る半導体記憶装置の製造方法における第７の工程図であり、（ａ）は図５におけるＡ−Ａ´線に沿った断面を示す断面構造図、（ｂ）は図５におけるＢ−Ｂ´線に沿った断面を示す断面構造図、（ｃ）は図５におけるＣ−Ｃ´線に沿った断面を示す断面構造図、（ｄ）は図５におけるＤ−Ｄ´線に沿った断面を示す断面構造図。
【図４３】従来技術に係るピラーに形成されたソース領域とサーフェスストラップとのコンタクトの問題点を模式的に示す断面構造図。
【符号の説明】
１１…Ｐ型シリコン基板、ＦＩＮ…ピラー、Ｓ＜１２＞…ソース領域、ＴＣ＜０３＞，ＴＣ＜２３＞…トレンチキャパシタ、４７…カラー絶縁膜、４９…プレート絶縁膜、５０…ストレージ電極、３６…シリコン酸化膜、７０…ＳＯＧ膜、６５…ＳＯＧ膜、７６…ＴＥＯＳ膜、ＳＳ＜２３＞，ＳＳ＜１２＞，ＳＳ＜０３＞…サーフェスストラップ。

Claims (14)

  1. トレンチキャパシタと、前記トレンチキャパシタを選択するフィンゲート構造のＭＯＳＦＥＴとを有するメモリセルを備えた半導体記憶装置であって、
    半導体基板の主表面に形成されるピラーと、
    前記ピラーの基部近傍の前記半導体基板上に形成される素子分離領域と、
    前記ピラーの側壁及び上面に形成され、ワード線として働くゲート電極と、
    前記ピラーと前記ゲート電極との間に介在されるゲート絶縁膜と、
    前記ピラー中に形成され、ビット線に接続される第１の活性化領域と、
    前記ピラー中に形成され、前記第１の活性化領域と離隔して前記ゲート電極を挟むように配置される第２の活性化領域と、
    前記ゲート電極における前記ピラーの上面に対応する側壁に形成される第１の酸化膜と、
    前記ピラーにおける前記第２の活性化領域の近傍に形成されるトレンチと、
    前記トレンチの側壁部に形成されるキャパシタと、
    前記ピラーの側壁における上部の前記素子分離領域上に、前記ピラーの上面よりも低い位置まで形成される第２の酸化膜と、
    前記ピラーにおける前記第２の活性化領域上に対応する位置の前記第２の酸化膜上に設けられ、前記第２の活性化領域と前記キャパシタの一方の電極とを電気的に接続するサーフェスストラップとを具備し、
    前記ゲート電極の側壁の絶縁を前記第１の酸化膜のみで行い、前記ゲート電極と前記サーフェスストラップとの絶縁を前記第２の酸化膜のみで行い、前記サーフェスストラップと前記第２の活性化領域とのコンタクトを、前記ピラーの上面及び側壁の上部で行うこと
    を特徴とする半導体記憶装置。
  2. 更に、前記サーフェスストラップの側壁部を埋め込み、前記第２の酸化膜と同じ材料の第３の酸化膜を有すること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 更に、前記サーフェスストラップの側壁部を埋め込み、前記第２の酸化膜と異なる材料の絶縁膜を有すること
    を特徴とする請求項１に記載の半導体記憶装置。
  4. 更に、前記ゲート電極上及び前記サーフェスストラップ上に形成されるシリサイド層を有すること
    を特徴とする請求項１乃至請求項３いずれか１つの項に記載の半導体記憶装置。
  5. 前記ワード線は、前記ピラーの短手方向に沿って配置され、前記ビット線は、前記ワード線と交差する方向に沿って配置されること
    を特徴とする請求項１乃至請求項４いずれか１つの項に記載の半導体記憶装置。
  6. 前記メモリセルは、前記ＭＯＳＦＥＴと前記トレンチキャパシタがそれぞれ一対ずつ隣接して配置され、前記一対のＭＯＳＦＥＴと一対のトレンチキャパシタが交互に千鳥状に配置されること
    を特徴とする請求項１乃至請求項５いずれか１つの項に記載の半導体記憶装置。
  7. 半導体基板の主表面をリセスエッチングし、素子形成領域となるピラーを形成する工程と、
    前記リセス領域に素子分離領域を埋め込み形成する工程と、
    前記ピラーの表面にゲート絶縁膜の少なくとも一部を形成する工程と、
    前記リセス領域の前記素子分離領域上にゲート電極材料を埋め込み、前記ピラーの側壁及び上面にゲート電極を形成する工程と、
    前記ピラーの端部近傍にトレンチを形成し、このトレンチの側壁部にキャパシタを形成する工程と、
    前記ゲート電極をマスクに用いて前記ピラー中に不純物を導入し、前記ゲート電極を挟むように第１，第２の活性化領域を形成する工程と、
    前記素子分離領域上の前記ピラーの側壁に、前記ゲート電極を挟むように第１の酸化膜を埋め込み形成する工程と、
    前記ピラーの上部に第２の酸化膜を形成する工程と、
    前記第２の絶縁膜をマスクとして前記第１の酸化膜の上部を除去し、前記ピラーの上面及び側壁の上部を露出させる工程と、
    前記露出させたピラーの上面及び側壁の上部に導電材料を形成し、前記キャパシタと前記第２の活性化領域とを電気的に接続するサーフェスストラップを形成する工程とを具備すること
    を特徴とする半導体記憶装置の製造方法。
  8. 前記サーフェスストラップの側壁部に、前記第２の酸化膜と同じ材料の第３の酸化膜を埋め込み形成する工程を更に有すること
    を特徴とする請求項７に記載の半導体記憶装置の製造方法。
  9. 前記サーフェスストラップの側壁部に、前記第２の酸化膜と異なる材料の第１の絶縁膜を埋め込み形成する工程を更に有すること
    を特徴とする請求項７に記載の半導体記憶装置の製造方法。
  10. 前記サーフェスストラップを形成する工程の後に、前記サーフェスストラップ上に第２の絶縁膜を形成する工程と、前記第１，第２の絶縁膜における前記第２の活性化領域上に対応する位置に、コンタクトホールを形成する工程と、前記コンタクトホール内にビット線コンタクトを形成する工程と、前記第２の絶縁膜上にビット線を形成する工程とを更に有すること
    を特徴とする請求項８又は請求項９に記載の半導体記憶装置の製造方法。
  11. 前記サーフェスストラップを形成する工程の後に、前記ゲート電極の上部を露出する工程と、サリサイドプロセスにより前記ゲート電極上及び前記サーフェスストラップ上にシリサイド層を形成する工程とを更に有すること
    を特徴とする請求項７乃至請求項９いずれか１つの項に記載の半導体記憶装置の製造方法。
  12. 前記シリサイド層を形成する工程の後に、前記シリサイド層上に第２の絶縁膜を形成する工程と、前記第１，第２の絶縁膜における前記第２の活性化領域上に対応する位置に、コンタクトホールを形成する工程と、前記コンタクトホール内にビット線コンタクトを形成する工程と、前記第２の絶縁膜上にビット線を形成する工程とを更に有すること
    を特徴とする請求項１１に記載の半導体記憶装置の製造方法。
  13. 前記第２の絶縁膜を埋め込み形成する工程は、塗布法により酸化膜を埋め込み形成する工程であること
    を特徴とする請求項７に記載の半導体記憶装置の製造方法。
  14. 前記第３の絶縁膜を埋め込み形成する工程は、塗布法により酸化膜を埋め込み形成する工程であること
    を特徴とする請求項７に記載の半導体記憶装置の製造方法。
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