CN100459074C

CN100459074C - 具有沟槽式栅极的半导体装置及其制造方法

Info

Publication number: CN100459074C
Application number: CNB2006100088516A
Authority: CN
Inventors: 林瑄智; 程谦礼; 李中元; 林正平; 李培瑛
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2006-02-22
Filing date: 2006-02-22
Publication date: 2009-02-04
Anticipated expiration: 2026-02-22
Also published as: CN101026098A

Abstract

本发明提供一种具有沟槽式栅极的半导体装置的制造方法，首先，提供一半导体基底，其表面具有一沟槽蚀刻掩膜，其次，利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽，然后，经由该沟槽掺入掺杂剂于该半导体基底以于该沟槽的侧壁部分形成一掺杂区域。蚀刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部，然后，在该沟槽及该延伸部形成一栅极绝缘层，并且，在该沟槽及该延伸部之中形成一沟槽式栅极。

Description

具有沟槽式栅极的半导体装置及其制造方法

技术领域

本发明系有关于一种半导体制造技术，特别是有关于一种具有沟槽式栅极的金属氧化物半导体晶体管(metal oxide semiconductor transistor；MOS transistor)的制造方法。

背景技术

半导体装置，例如金属氧化物半导体晶体管的制造技术持续地往高性能、高集成度及高操作速度发展。随着集成度的提高，金属氧化物半导体晶体管占有半导体基底的面积必须缩小，例如藉由减少半导体基底表面的栅极长度及源极/漏极区域，可达到提高集成度的目的，然而，上述方式有可能导致短沟道效应(short channel effect)，而严重影响半导体装置的性能。美国专利第6,150,693号揭示一种具有V型栅极之金属氧化物半导体晶体管，其栅极氧化层形成于此V型沟槽的侧壁，而栅极填入V型沟槽。美国专利公开号2005/0001252 A1揭示一种半导体装置，具有沟槽式栅极的金属氧化物半导体晶体管，可改善短沟道效应。

一种具有沟槽式栅极之半导体装置的制造方法已被提出，首先，选择性地蚀刻半导体基底以形成一用以填入栅极的沟槽，然后沉积既定厚度的厚氧化层于此沟槽的底部，再经由此沟槽的侧壁驱入掺杂剂(dopants)于半导体基底以形成作为源极/漏极的掺杂区域，然后再去除位于沟槽底部的厚氧化物，藉以控制金属半导体晶体管的沟道长度。

然而上述半导体装置的工艺中必须沟槽内填入既定厚度的厚氧化物，由于不易控制沉积的厚氧化物的厚度，因此，使得凹入式沟道的长度变动很大，难以确保半导体装置的性能。

发明内容

因此，为了使半导体装置的工艺更于控制或提供性能更佳的半导体装置，因此，有需要提供一种改良之具有沟槽式栅极的半导体装置及其制造方法。

本发明的目的之一在于提供一种具有沟槽式栅极之半导体装置及其制造方法，能够使工艺更易于控制。

本发明的另一目的在于提供一种具有沟槽式栅极之半导体装置及其制造方法，能够避免短沟道效应。

本发明另一目的在于提供一种具有沟槽式栅极之半导体装置及其制造方法，能够降低栅极-漏极之间的电容值(Capacitance Between Gate andDrain；Cgd)及/或减少由栅极引起的漏极漏电流(Gate-induced drain.leakage；GIDL)。

本发明实施例之一提供一种具有沟槽式栅极的半导体装置的制造方法，首先，提供一半导体基底，其表面具有一沟槽蚀刻掩膜，其次，利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽，然后，经由该沟槽掺入掺杂剂于该半导体基底以于该沟槽的侧壁部分形成一掺杂区域。蚀刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部，然后，在该沟槽及该延伸部形成一栅极绝缘层，并且，在该沟槽及该延伸部之中形成一沟槽式栅极。

再者，上述形成该掺杂区域的步骤可以是固相掺杂法、气相掺杂法(GPD)或液相掺杂法(LPD)。

再者，固相掺杂法可于该沟槽的侧壁及底部顺应性地形成一含有掺杂剂的绝缘层，再去除该沟槽底部之含有掺杂剂的绝缘层，以在该沟槽的侧壁留下一含有掺杂剂的绝缘间隙壁，接着，在该含有掺杂剂的绝缘间隙壁上形成介电衬垫层，然后，利用热工艺将该掺杂剂驱入(drive-in)邻接于该含有掺杂剂的绝缘间隙壁之半导体基底。

气相掺杂法与液相掺杂法，可直接导入气相或液相掺杂剂于半导体基底中以形成掺杂区域，形成掺杂区域之后，可形成介电衬垫层，用来当作延伸部蚀刻掩膜及/或防止掺杂剂往沟槽内部扩散。

再者，延伸部可以是圆柱状或碗状。

本发明实施例之一提供一种具有沟槽式栅极之半导体装置，包括：一半导体基底；一沟槽，位于该半导体基底之中，该沟槽具有一延伸部；一栅极绝缘层，形成于该沟槽的侧壁及该延伸部的表面；一掺杂区域，形成于该沟槽侧壁的半导体基底；一凹入式沟道，位于该沟槽之延伸部的底部的半导体基底；以及一栅极，形成于该沟槽与该延伸部之中。其中，该凹入式沟道的长度大于沟槽的水平尺寸的1.2倍，较佳为，凹入式沟道的长度介于沟槽的水平尺寸的1.5～3.0倍之间。

附图说明

第1图～第8图系根据本发明第一实施例之具有沟槽式栅极之半导体装置的工艺剖面图；

第9图～第16图系根据本发明第二实施例之具有沟槽式栅极之半导体装置的工艺剖面图。

主要组件符号说明

100、200～半导体基底；102、202～沟槽蚀刻掩膜；

104、204～光阻图案；106、206～开口；

108、208～沟槽；109～气相掺杂剂；

110、214～掺杂区域；

112、212～介电衬垫层；112a～介电衬垫间隙壁；

114a、114b、114c、216～沟槽的延伸部；

116～牺牲氧化层；118～绝缘层；

GI、218～栅极绝缘层；

210～含有掺杂剂的绝缘层；

210a～含有掺杂剂的绝缘间隙壁；

120、220～沟槽式栅极；130、230～凹入式沟道；

150、250～半导体装置。

具体实施方式

第1图～第8图系根据本发明第一实施例之具有沟槽式栅极之半导体装置的工艺剖面图。请参照第1图，首先，提供一半导体基底100，其可包括硅、砷化镓、氮化镓、应变硅、砷化硅、碳化硅、碳化物、钻石、一外延层及/或其它材料，较佳为硅基底。此半导体基底100表面包括由二氧化硅、氮化硅、氮氧硅化物等绝缘材料构成的硬掩膜层，接着，利用光刻(photolithography)于上述硬掩膜层的表面形成一具有开口106的光阻图案104，此开口106相对于欲形成栅极用沟槽的位置。然后，利用上述光阻图案104为蚀刻掩膜，并经由上述开口106蚀刻此硬掩膜层，以形成一沟槽蚀刻掩膜102。

接着，请参照第2图，剥除光阻图案104。其次，利用上述沟槽蚀刻掩膜102为遮蔽物，并蚀刻上述半导体基底100，以形成沟槽108，此沟槽108的深度例如为介于1000～3000埃之间，较佳为大约1500埃。蚀刻的方式例如为采用反应性离子蚀刻法(reactive ion etching；RIE)，以含有Cl₂、HBr、O₂、CF₄、或SF₆等蚀刻气体进行。

然后，如第3图所示，为了形成作为自我对准源极/漏极(self-alignedsource/drain)的掺杂区域，利用气相掺杂法(gas phase doping；GPD)将气相掺杂剂109经由沟槽108的侧壁及底部导入上述半导体基底100之中，以形成掺杂区域110。掺杂剂可以是n型掺杂剂或p型掺杂剂，例如砷、磷、硼、或锑离子。

接着，请参照第4图，顺应性地(conformally)形成由二氧化硅、氮化硅或氮氧硅化物材料构成的介电衬垫层(dielectric liner)112于上述沟槽108的侧壁及底部，形成介电衬垫层112的方法例如为等离子体加强型化学气相沉积法(plasma enhanced chemical vapor deposition；PECVD)、低压化学气相沉积法(low pressure chemical vapor deposition；LPCVD)、或原子层化学气相沉积法(atomic layer chemical vapor deposition；ALCVD)等沉积法。上述介电衬垫层112的厚度例如为10埃至300埃之间。

然后，请参照第5a图，回蚀刻此介电衬垫层112，以去除沟槽108底部及沟槽蚀刻掩膜102上方的介电衬垫层112，留下介电衬垫间隙壁112a。利用沟槽蚀刻掩膜102及介电衬垫间隙壁112a为遮蔽物，并经由上述沟槽108蚀刻位于该沟槽108底部的上述掺杂区域110及半导体基底100，以形成一碗状的(bowl-shaped)沟槽延伸部114a，蚀刻的方式例如为采用反应性离子蚀刻法(reactive ion etching；RIE)，以含有Cl₂、HBr、O₂、CF₄、或SF₆等蚀刻气体进行。

本发明另一实施例为，藉由此沟槽延伸部的蚀刻步骤，形成如第5b图示的圆柱型(cylinder-shaped)延伸部114c。

请参照第6图与第7图，其显示第5a图的后续步骤剖面图，接下来，在800～900℃的温度及含氧及或水的环境下，利用快速热工艺(thermalrapid process)，以于沟槽延伸部114a的表面形成厚度100至300埃的牺牲氧化层(sacrificial oxide)116，接着以含有氢氟酸的蚀刻液去除此牺牲氧化层116，用以修补沟槽延伸部114a的半导体基底100表面，换言之，此步骤可用来平坦化半导体基底100的粗糙表面。其次，利用化学气相沉积法于介电衬垫间隙壁112a及沟槽延伸部114a的表面顺应性地沉积一厚度介于10埃至300埃的绝缘层118，用以当作栅极绝缘层，沉积的材料例如为二氧化硅层、氮化硅层、氮氧硅化物层、五氧化二钽或其它高介电常数(k大于7)等材料。此时，沟槽108的侧壁的栅极绝缘层GI的厚度相当于绝缘层118与介电衬垫间隙壁112a的总厚度，而沟槽延伸部114a的栅极绝缘层的厚度相当于绝缘层118的厚度，藉此，当组件尺寸缩小时，能够降低栅极-漏极之间的电容值(Capacitance Between Gate and Drain；Cgd)及/或减少由栅极引起的漏极漏电流(Gate-induced drain.leakage；GIDL)。

本发明另一实施例，在形成绝缘层118之前，可去除介电衬垫间隙壁112a。本发明又另一实施例，可利用热氧化法(thermal oxidation)于沟槽108及/或沟槽延伸部114a的表面形成一热氧化层，以当作栅极绝缘层。

接着，请参照第8图，利用等离子体加强型化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、或高密度等离子体化学气相沉积法(HDPCVD)以全面性地沉积一层掺杂离子的多晶硅(doped polysilicon)等构成的导电层，其填入沟槽108及沟槽延伸部114a之中。根据本发明另一实施例，可沉积铝、铜、钨或其合金等金属材料构成的导电层。之后，利用化学机研磨法(chemical mechanical polishing；CMP)平坦化上述导电层，以形成一沟槽式栅极120。

上述沟槽式栅极120的形成方式，也可利用光刻形成一光阻图案(图未显示)，再利用此光阻图案为蚀刻掩膜，并进行导电层的蚀刻步骤，以选择性地去除导电层，然后去除此光阻图案。

之后，可视需要在移除沟槽蚀刻掩膜102之后，进行一离子注入步骤，以在掺杂区域110两侧的半导体基底100表面形成一源极/漏极延伸部(图未显示)。

根据本发明实施例之一的工艺得到之具有沟槽式栅极之半导体装置150为一金属氧化物半导体晶体管(MOS transistor)，其包括半导体基底100及位于该半导体基底100之中的沟槽108以及沟槽延伸部114a。再者，此半导体装置150也包括一栅极绝缘层GI，形成于沟槽108的侧壁及延伸部114a的表面；一掺杂区域110，形成于沟槽108侧壁的半导体基底100；以及一凹入式沟道(recess channel)130，位于该沟槽之延伸部114a的底部的半导体基底100；以及一沟槽式栅极120，形成于沟槽108与延伸部114a之中。此半导体装置150的特征之一在于，凹入式沟道的长度CL(channel length)大于沟槽的水平尺寸LD(lateral dimension)的1.2倍，较佳为1.5倍至3倍之间，详言之，在沟槽108中央的剖面的沟道长度CL大于的沟槽水平尺寸LD的1.2倍，藉此，可避免尺寸缩小的半导体装置产生短沟道效应，而严重地影响组件性能。

第9图～第16图系根据本发明第二实施例之具有沟槽式栅极之半导体装置的工艺剖面图。请参照第9图，首先，提供一半导体基底200，其可包括硅、砷化镓、氮化镓、应变硅、砷化硅、碳化硅、碳化物、钻石、一外延层及/或其它材料，较佳为硅基底。此半导体基底200表面包括由二氧化硅、氮化硅、氮氧硅化物等绝缘材料构成的硬掩膜层，接着，利用光刻(photolithography)于上述硬掩膜层的表面形成一具有开口206的光阻图案204，此开口206对准欲形成栅极用沟槽的位置。然后，利用上述光阻图案204为蚀刻掩膜，并经由上述开口206蚀刻此硬掩膜层，以形成一沟槽蚀刻掩膜202。

接着，请参照第10图，剥除光阻图案204。其次，利用上述沟槽蚀刻掩膜202为遮蔽物，并蚀刻上述半导体基底200，以形成沟槽208，此沟槽208的深度例如为介于1000～3000埃之间，较佳为大约1500埃。蚀刻的方式例如为采用反应性离子蚀刻法(reactive ion etching；RIE)，以含有Cl₂、HBr、O₂、CF₄、或SF₆等蚀刻气体进行。

然后，如第11图所示，于上述沟槽208的侧壁及底部顺应性地(conformally)沉积厚度大约为10至200埃之含有掺杂剂的绝缘层210，掺杂剂可以是n型离子或p型离子。此含有掺杂剂的绝缘层210例如为磷硅玻璃(phosphosilicate glass；PSG)、砷硅玻璃(arsenic silicate glass；ASG)或硼硅玻璃(borosilicate glass；BSG)等。形成含有掺杂剂的绝缘层210的方法为例如等离子体加强型化学气相沉积法(plasma enhancedchemical vapor deposition；PECVD)、低压化学气相沉积法(low pressurechemical vapor deposition；LPCVD)、或原子层化学气相沉积法(atomiclayer chemical vapor deposition；ALCVD)等沉积法。

然后，请参照第12图，去除含有掺杂剂的绝缘层210位于沟槽208底部的部分，以在沟槽208的侧壁留下一含有掺杂剂的绝缘间隙壁210a，其次，在上述含有掺杂剂的绝缘间隙壁210a上及沟槽208的底部顺应性地(conformally)形成由二氧化硅、氮化硅或氮氧硅化物材料构成的介电衬垫层(dielectric liner)212，然后，利用热工艺将该掺杂剂热扩散驱入(drive-in)邻接于含有掺杂剂的绝缘间隙壁210a之半导体基底200，以形成一掺杂区域214，此热工艺例如为快速热工艺(rapid thermal process；RTP)，在800～1000℃的温度下进行，热扩散的控制系使掺杂区域214的深度达到100埃～1000埃之间，较佳为约300埃。衬垫介电层212可提升掺杂剂的热扩散效率，使掺杂剂确实地往沟槽208的侧壁旁的半导体基底200扩散，而不往沟槽208内部扩散。

接着，请参照第13图，蚀刻至少沟槽208底部的介电衬垫层212以露出半导体基底200，此时位于沟槽蚀刻掩膜202上方的介电衬垫层212也可能不去除，也可能一并被去除，然后，利用沟槽蚀刻掩膜202及介电衬垫层212为遮蔽物，并经由上述沟槽208的底部蚀刻半导体基底200，以形成一碗状的(bowl-shaped)沟槽延伸部216，蚀刻的方式例如为采用反应性离子蚀刻法(reactive ion etching；RIE)，以含有Cl₂、HBr、O₂、CF₄、或SF₆等蚀刻气体进行。

值得注意的是，本实施例形成的掺杂区域214不延伸至沟槽208的底部，此延伸部蚀刻步骤不需要如第一实施例般，完全蚀刻去除掺杂区域100，因此，不但能够增加沟道长度，亦使工艺更易于控制。

接着，视需要在800～900℃的温度及含氧及/或水的环境下，利用快速热工艺(thermal rapid process)，以于沟槽延伸部216的表面形成厚度100至300埃的牺牲氧化层(sacrificial oxide)116，接着以含有氢氟酸的蚀刻液去除此牺牲氧化层116，用以修补沟槽延伸部216的半导体基底200表面，换言之，此步骤可用来平坦化半导体基底200的粗糙表面。其次，利用湿蚀刻法并使用氢氟酸或磷酸等蚀刻剂，完全去除介电衬垫层212以及含有掺杂剂的绝缘间隙壁210a，如第14图所示。

然后，请参照第15图，利用化学气相沉积法于沟槽208及沟槽延伸部216的表面顺应性地沉积一厚度介于10埃至300埃的栅极绝缘层218，沉积的材料例如为二氧化硅层、氮化硅层、氮氧硅化物层、五氧化二钽或其它高介电常数(k大于7)等材料。本发明另一实施例，可利用热氧化法(thermaloxidation)于沟槽208及/或沟槽延伸部216的表面形成一热氧化层，以当作栅极绝缘层218。

值得注意的是，利用热氧化法形成栅极绝缘层218时，由于掺杂区域214的氧化速度有可能会大于延伸部216的半导体基底200，因此，于沟槽208的侧壁的栅极绝缘层218的厚度可能较厚，藉此，当组件尺寸缩小时，能够降低栅极-漏极之间的电容值(Capacitance Between Gate and Drain；Cgd)及/或减少由栅极引起的漏极漏电流(Gate-induced drain.leakage；GIDL)。

接着，请参照第16图，利用等离子体加强型化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、或高密度等离子体化学气相沉积法(HDPCVD)以全面性地沉积一层掺杂离子的多晶硅(doped polysilicon)等构成的导电层，其填入沟槽208及沟槽延伸部216之中。根据本发明另一实施例，可沉积铝、铜、钨或其合金等金属材料构成的导电层。之后，利用化学机研磨法(chemical mechanical polishing；CMP)以平坦化上述导电层，以形成一沟槽式栅极220。

上述沟槽式栅极220的形成方式，也可利用光刻形成一光阻图案(图未显示)，再利用此光阻图案为蚀刻掩膜，并进行导电层的蚀刻步骤，以选择性地去除导电层，然后去除此光阻图案。

之后，可视需要在移除沟槽蚀刻掩膜202之后，进行一离子注入步骤，以在掺杂区域214两侧的半导体基底200表面形成一源极/漏极延伸部。

根据本发明实施例之一的工艺得到之具有沟槽式栅极之半导体装置250为一金属氧化物半导体晶体管(MOS transistor)，其包括半导体基底200及位于该半导体基底之中的沟槽208以及沟槽延伸部216。再者，此半导体装置250也包括一栅极绝缘层218，形成于沟槽208的侧壁及延伸部216的表面；一掺杂区域214，形成于沟槽208侧壁的半导体基底200；以及一凹入式沟道230，位于该沟槽之延伸部216的底部的半导体基底200；以及一沟槽式栅极220，形成于沟槽208与延伸部216之中。此半导体装置250的特征之一在于，凹入式沟道的长度CL(channel length)大于沟槽的水平尺寸LD(lateral dimension)的1.2倍，较佳为1.5倍至3倍之间，详言之，在沟槽208中央的剖面的沟道长度CL大于的沟槽水平尺寸LD的1.2倍，藉此，可避免尺寸缩小的半导体装置产生短沟道效应，而严重地影响组件性能。

Claims

1.一种具有沟槽式栅极的半导体装置的制造方法，包括：

提供一半导体基底，其表面具有一沟槽蚀刻掩膜；

利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽；

经由该沟槽掺入掺杂剂于该半导体基底以于该沟槽的侧壁部分形成一掺杂区域；

蚀刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部；

在该沟槽及该延伸部形成一栅极绝缘层；

在该沟槽及该延伸部之中形成一沟槽式栅极。

2.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中该掺杂区域系利用气相掺杂法或液相掺杂法掺入该掺杂剂于该半导体基底之中。

3.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，还包括于形成该延伸部之前形成一介电衬垫层于该沟槽的侧壁。

4.如权利要求3所述的具有沟槽式栅极的半导体装置的制造方法，还包括在形成该栅极绝缘层之前去除该介电衬垫层。

5.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中在形成该延伸部之后，还包括：

利用热氧化法于该延伸部的表面形成一牺牲氧化层；以及

去除该牺牲氧化层。

6.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中形成该掺杂区域的步骤还包括：

于该沟槽的侧壁及底部顺应性地形成一含有掺杂剂的绝缘层；

去除该沟槽底部的含有掺杂剂的绝缘层，以在该沟槽的侧壁留下一含有掺杂剂的绝缘间隙壁；

在该含有掺杂剂的绝缘间隙壁上形成介电衬垫层；以及

利用热工艺将该掺杂剂驱入邻接于该含有掺杂剂的绝缘间隙壁的半导体基底。

7.一种具有沟槽式栅极的半导体装置，包括：

一半导体基底；

一沟槽，位于该半导体基底之中，该沟槽具有一延伸部；

一栅极绝缘层，形成于该沟槽的侧壁及该延伸部的表面；

一掺杂区域，形成于该沟槽侧壁的半导体基底；

一凹入式沟道，位于该沟槽的延伸部的底部的半导体基底；以及

一栅极，形成于该沟槽与该延伸部之中。

8.如权利要求7所述的具有沟槽式栅极的半导体装置，其中该凹入式沟道的长度大于沟槽的水平尺寸的1.2倍。

9.如权利要求7所述的具有沟槽式栅极的半导体装置，其中该凹入式沟道的长度介于沟槽的水平尺寸的1.5倍至3倍之间。

10.如权利要求7所述的具有沟槽式栅极的半导体装置，其中该延伸部系圆柱状或碗状。