CN100524661C - 具有沟槽式栅极的半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种具有沟槽式栅极的半导体装置及其制造方法，其包括提供一半导体衬底，其表面具有一沟槽蚀刻掩模。然后，利用该沟槽蚀刻掩模为遮蔽物，蚀刻该半导体衬底，以形成一第一沟槽，该第一沟槽具有第一深度，接着，经由该第一沟槽掺入杂质于该半导体衬底以形成一掺杂区域。其次，经由该第一沟槽蚀刻位于该第一沟槽底部的该掺杂区域及该半导体衬底，以形成一具有第二深度的第二沟槽，该第二深度大于该第一深度，接着在该第二沟槽的侧壁及底部形成一栅极绝缘层；然后在该第二沟槽之中形成一沟槽式栅极。
Description
技术领域
本发明涉及一种半导体制造技术，尤其涉及一种具有沟槽式栅极的金属氧化物半导体晶体管(metal oxide semiconductor transistor；MOS transistor)的制造方法。
背景技术
半导体装置，例如金属氧化物半导体晶体管的制造技术持续地往高性能、高集成度及高操作速度发展。随着集成度的提高，金属氧化物半导体晶体管占有半导体衬底的面积必须缩小，例如藉由减少半导体衬底表面的栅极长度及源极/漏极区域，可达到提高集成度的目的，然而，上述方式有可能导致短沟道效应(short channel effect)，而严重影响半导体装置的性能。美国专利第6150693号揭示一种具有V型栅极的金属氧化物半导体晶体管，其栅极氧化层形成于此V型沟槽的侧壁，而栅极填入V型沟槽。美国专利公开号2005/0001252A1披露一种半导体装置，具有沟槽式栅极的金属氧化物半导体晶体管，可改善短沟道效应。
由于现有的具有沟槽式栅极的半导体装置的沟道长度通常是由沟槽的蚀刻深度以及源极/漏极的离子注入深度决定，一般而言，以一次蚀刻半导体衬底以形成沟槽时，位于半导体晶片的中央部以及边缘部的沟槽深度存在相当大的差异，使得中央部与边缘部的金属氧化物半导体晶体管的沟道长度不一致。即，现有技术不易控制工艺均匀度(Uniformity)，而具有沟道长度变动(channel length variation)的问题。
发明内容
因此，为了使工艺更易于控制或提供性能更佳的半导体装置，因此，有需要提供一种改良的具有沟槽式栅极的半导体装置及其制造方法。
本发明的目的之一在于提供一种具有沟槽式栅极的半导体装置及其制造方法，能够使半导体晶片的中央部与边缘部的半导体装置的沟道长度更易于控制且不易变动。本发明另一目的在于提供一种具有沟槽式栅极的半导体装置及其制造方法，能够降低栅极-漏极之间的电容值(Capacitance BetweenGate and Drain；Cgd)和/或减少由栅极引起的漏极漏电流(Gate-induced drain.leakage；GIDL)。
本发明实施例之一提供一种具有沟槽式栅极的半导体装置的制造方法，包括：提供一半导体衬底，其表面具有一沟槽蚀刻掩模。然后，利用该沟槽蚀刻掩模为遮蔽物，并蚀刻该半导体衬底，以形成一第一沟槽，该第一沟槽具有第一深度，接着，经由该第一沟槽掺入杂质于该半导体衬底以形成一掺杂区域。其次，经由该第一沟槽蚀刻位于该第一沟槽底部的该掺杂区域及该半导体衬底，以形成一具有第二深度的第二沟槽，该第二深度大于该第一深度，接着在该第二沟槽的侧壁及底部形成一栅极绝缘层；然后在该第二沟槽之中形成一沟槽式栅极。
本发明实施例之一提供一种具有沟槽式栅极的半导体装置，包括：一半导体衬底；一沟槽，位于该半导体衬底之中；一栅极绝缘层，形成于该沟槽的侧壁及底部，并且该栅极绝缘层于该沟槽的侧壁的厚度大于该栅极绝缘层于该底部的厚度；源极/漏极，形成于该沟槽侧壁的两侧的半导体衬底；一凹入式沟道，位于该沟槽的底部的半导体衬底；以及一栅极，形成于该沟槽之中。
附图说明
图1～图12是根据本发明第一实施例的具有沟槽式栅极的半导体装置的工艺剖面图。
图13～图16是根据本发明第二实施例的具有沟槽式栅极的半导体装置的工艺剖面图。
主要元件符号说明
100、200～半导体衬底；102～浅沟槽隔离物；AA～有源区；HM～沟槽蚀刻掩模；104、202～垫氧化层；106、204～氮化硅层；108～光致抗蚀剂图案；110～开口；112、228～第一沟槽；113～气相杂质；114、230～含有杂质的绝缘层；d1～第一深度；d2～第二深度；116、116a、116b、232～掺杂区域；118、234～第二沟槽；120～栅极绝缘层；120a、236a～沟槽底部的栅极绝缘层；120b、236b～沟槽侧壁部的栅极绝缘层；122～导电层；122a、238～沟槽式栅极；124、126、240、242～源极/漏极；130～凹入式沟道；208～沟槽式电容区；216～领形介电层；218～导电层；220～单边绝缘层；222～埋藏带；226～间隙壁。
具体实施方式
图1～图12是根据本发明第一实施例的具有沟槽式栅极的半导体装置的工艺剖面图。请参照图1，首先，提供一半导体衬底100，其具有多个例如浅沟槽隔离物(shallow trench isolation；STI)102的隔离元件，以定义出有源区域AA，再者，此半导体衬底100表面包括一垫氧化层104以及一氮化硅层106。半导体衬底100可包括硅、砷化镓、氮化镓、应变硅、砷化硅、碳化硅、碳化物、钻石、一外延层和/或其它材料，优选为硅衬底。
请参照图2及图3，接着，利用光刻程序(photolithography)在氮化硅层106的表面形成一具有开口110的光致抗蚀剂图案108，此开口110对准有源区域AA欲形成栅极用沟槽的位置。然后，利用上述光致抗蚀剂图案108为蚀刻掩模，并经由上述开口110蚀刻此氮化硅层106及垫氧化层104，以形成一沟槽蚀刻掩模HM，接着，剥除光致抗蚀剂图案108。其次，请继续参照图3，利用上述沟槽蚀刻掩模HM为遮蔽物，蚀刻上述半导体衬底100，以形成第一沟槽112，此第一沟槽112具有第一深度d1，例如大约介于1000～2000埃之间，优选为大约1500埃。蚀刻的方式例如为采用反应离子蚀刻法(reactive ion etching；RIE)，以含有Cl2、HBr、O2、CF4、或SF6等蚀刻气体进行。
然后，如图4a所示，为了形成作为自对准源极/漏极(self-alignedsource/drain)的掺杂区域，在上述第一沟槽112的侧壁及底部保形地(conformally)沉积厚度大约为50至300埃的含有杂质的绝缘层114，杂质可以是n型离子或p型离子。此含有杂质的绝缘层114例如为磷硅酸盐玻璃(phosphosilicate glass；PSG)、砷硅酸盐玻璃(arsenic silicate glass；ASG)或硼硅酸盐玻璃(borosilicate glass；BSG)等。形成含有杂质的绝缘层114的方法为例如等离子体加强型化学气相沉积法(plasma enhanced chemical vapordeposition；PECVD)、低压化学气相沉积法(low pressure chemical vapordeposition；LPCVD)、或原子层化学气相沉积法(atomic layer chemical vapordeposition；ALCVD)等沉积法。
接着，请参照图5及图6，利用快速热工艺(rapid thermal process；RTP)，在700～1100℃的温度下，将含有杂质的绝缘层114之中的杂质往外扩散以驱入(drive-in)邻接于含有杂质的绝缘层114的半导体衬底100，以形成一掺杂区域116，热扩散的控制使掺杂区域116的深度达到100埃～600埃之间，优选为约300埃。上述使含有杂质的绝缘层114之中的杂质驱入半导体衬底100以形成掺杂区域116的方式为固相掺杂法(solid phase doping)。然后，再利用例如含有氟化氢的蚀刻气体干法蚀刻以去除含有杂质的绝缘层114，或者利用含有氢氟酸的蚀刻溶液，湿法蚀刻以去除含有杂质的绝缘层114，以露出掺杂区域116的表面。
请参照图4b与图6，本发明另一实施例之中，可采用图4b所示的气相掺杂法(gas phase doping；GPD)将气相杂质113经由第一沟槽112导入上述半导体衬底100之中以形成图6所示的掺杂区域116。也可采用液相掺杂法(liquid phase doping；LPD)，导入液相的杂质于半导体衬底100之中。
接着，请参照图7，再利用沟槽蚀刻掩模HM为遮蔽物，经由上述第一沟槽112各向异性蚀刻位于该第一沟槽112底部的上述掺杂区域116及半导体衬底100，以形成一具有第二深度d2的第二沟槽118，此步骤的蚀刻深度为小于600埃，例如介于300埃至600埃之间，即使得第二深度d2与该第一深度d1两者的差值大约介于300埃至600埃之间。此蚀刻步骤使得仅第二沟槽118的侧壁处具有掺杂区域116a、116b，并且在掺杂区域116a、116b之间的半导体衬底100形成一凹入式沟道(recessed channel)区，上述掺杂区域116a、116b也可称为轻掺杂漏极区域(light doped drain；LDD)。藉由此第二沟槽118的蚀刻步骤，可控制半导体晶片的中央部与边缘部的金属氧化物半导体晶体管的沟道长度(channel length)较为一致，相较于现有技术，本发明可改善工艺均匀度(Uniformity)不佳使得沟道长度不易控制的问题。
本发明的实施例主要是第二沟槽118的蚀刻步骤控制沟道的长度，而第二沟槽118的蚀刻的方式例如为采用反应离子蚀刻法，以含有Cl2、HBr、O2、CF4、或SF6等蚀刻气体进行，由于第二沟槽118的蚀刻深度小于600埃，蚀刻条件及蚀刻时间易于控制，而不容易产生太大的蚀刻变量。再者，可藉由控制蚀刻深度以自由地调整凹入式沟道的长度。
其次，请参照图8，在第二沟槽118的侧壁及底部形成一栅极绝缘层120，此栅极绝缘层120可利用在800℃～1100℃的温度下，以热氧化法(thermaloxidation)完成，由于第二沟槽118侧壁为掺杂区域116a、116b，所以氧化速度会大于第二沟槽118底部的沟道区，所以第二沟槽118的侧壁部的栅极绝缘层120b比起第二沟槽118的底部的栅极绝缘层120a的厚度还厚。第二沟槽118侧壁部的栅极绝缘层120b的厚度例如为50～150埃之间，第二沟槽118底部的栅极绝缘层120a的厚度例如为20～60埃之间。
由于栅极绝缘层120b的厚度增大，所以，栅极-漏极之间的电容值(Capacitance Between Gate and Drain；Cgd)会降低，并且由栅极引起的漏极漏电流(Gate-induced drain.leakage；GIDL)会减少。本发明另一实施例，可采用各种化学气相沉积法以取代上述热氧化法以形成例如二氧化硅、氮化硅、氮氧硅化物、五氧化二钽等构成的栅极绝缘层，其厚度可以是均一性的。
接下来，请参照图9，可利用热磷酸或氢氟酸等蚀刻溶剂，以湿法蚀刻去除上述沟槽蚀刻掩模HM。本发明另一实施例可利用干法蚀刻取代上述湿法蚀刻。去除热氧化层114时，浅沟槽隔离物102一部分的表面有可能同时被去除。
然后，请参照图10，利用等离子体加强型化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)以全面性地沉积一层掺杂离子的多晶硅(doped polysilicon)等构成的导电层122，其填入第二沟槽118之中。本发明另一实施例，可沉积铝、铜、钨或其合金等金属材料构成的导电层。
接着，请参照图11，定义上述导电层122，以在第二沟槽118之中形成一沟槽式栅极122a，例如采用光刻程序形成一光致抗蚀剂图案(图未显示)，再利用此光致抗蚀剂图案为蚀刻掩模，并进行导电层122的蚀刻步骤，以选择性地去除导电层122，然后去除此光致抗蚀剂图案。
然后，请参照图12，在形成上述沟槽式栅极122a之后，可视需要在上述自对准且浅掺杂的掺杂区域116a、116b进行一离子注入步骤，注入磷、砷等n型离子或硼等p型离子于掺杂区域116a、116b及介于掺杂区域116a、116b与浅沟槽隔离物102之间的半导体衬底100，以成为自对准源极/漏极124、126，并且，在介于源极/漏极124、126之间的半导体衬底100形成一凹入式沟道130。即，此离子注入步骤不需要以光刻程序形成光致抗蚀剂材料构成的离子注入掩模，所以此步骤称为自对准源极/漏极离子注入步骤。
本发明另一实施例之中，形成上述沟槽式栅极122a之后，使掺杂区域116a、116b之中的杂质热扩散，以成为自对准源极/漏极124、126，此时，凹入式沟道130的长度虽然有可能有些微变化，但是比起现有技术以注入离子的深度控制沟道长度的方式，根据本发明实施例的具有沟槽式栅极的半导体装置的沟道长度仍较易于控制。
根据本发明的实施例之一的工艺得到的具有沟槽式栅极的半导体装置为一金属氧化物半导体晶体管(MOS transistor)，其包括具有第二沟槽118的半导体衬底100以及形成于上述第二沟槽118的底部及侧壁的栅极绝缘层120，其例如为热氧化层。此半导体装置的特征之一在于，形成于第二沟槽118侧壁部的栅极绝缘层120b的厚度大于形成于第二沟槽118底部的栅极绝缘层120a的厚度。此半导体装置还包括自对准源极/漏极124、126，形成于第二沟槽118侧壁的两侧的半导体衬底100以及一凹入式沟道130，位于此第二沟槽118的底部的半导体衬底118。此半导体装置还包括栅极122a，形成于上述沟槽118之中。
图13～图16是根据本发明第二实施例的具有沟槽式栅极的半导体装置的工艺剖面图。
首先，请参照图13，此实施例所提供的半导体衬底200已有形成有包含上电极/介电层/下电极(图未显示)的沟槽式电容区208，此沟槽式电容区208还含有领形介电层(collar oxide)216、埋藏带(buried strap)222、以及导电层218。半导体衬底200上表面形成有垫氧化层202及氮化硅层204，氮化硅层204的上方形成有间隙壁226，其例如由氮化硅、氮氧硅化物、或氧化物材料构成。上述间隙壁226形成的方式例如在凸出的单边绝缘层220及氮化硅层204的表面沉积上述用以形成间隙壁的材料层，然后回蚀刻(etch back)此材料层以在突出于氮化硅层204的单边绝缘层220的侧壁形成自对准间隙壁226，其有助于更精确地定义出欲形成沟槽式栅极的位置。
接下来，利用此间隙壁226及氮化硅层204与垫氧化层202为沟槽蚀刻掩模，并蚀刻上述半导体衬底200，以形成第一沟槽228，其具有第一深度d1，大约介于1000～3000埃之间，优选为大约2000埃。蚀刻的方式例如为采用反应离子蚀刻法，以含有Cl2、HBr、O2、CF4、或SF6等蚀刻气体进行。
然后，如图14所示，为了形成作为自对准源极/漏极(self-alignedsource/drain)的掺杂区域，在上述第一沟槽228的侧壁及底部保形地(conformally)沉积厚度大约为50至300埃的含有杂质的绝缘层230，杂质可以是n型离子或p型离子。此含有杂质的绝缘层230例如为磷硅酸盐玻璃(phosphosilicate glass；PSG)、砷硅酸盐玻璃(antimony silicate glass；ASG)或硼硅酸盐玻璃(borosilicate glass；BSG)等。形成含有杂质的绝缘层230的方法为例如等离子体加强型化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、或原子层化学气相沉积法(ALCVD)等沉积法。接着，利用快速热工艺(RTP)，在700～1100℃的温度下，将含有杂质的绝缘层230之中的杂质往外扩散以驱入(drive-in)邻接于含有杂质的绝缘层230的半导体衬底200，以形成一掺杂区域232，热扩散的控制使掺杂区域232的深度达到100埃～600埃之间，优选为约300埃。上述将含有杂质的绝缘层230之中的杂质驱入半导体衬底200以形成掺杂区域232的方式为固相掺杂法(solid phase doping)。然后，再利用例如含有氟化氢的蚀刻气体干法蚀刻以去除含有杂质的绝缘层230，或者利用含有氢氟酸的蚀刻溶液，湿法蚀刻以去除含有杂质的绝缘层230，以露出掺杂区域232的表面，如图15所示。接着，再次利用间隙壁226及氮化硅层204与垫氧化层202为沟槽蚀刻掩模，经由上述第一沟槽228蚀刻位于第一沟槽228底部的上述掺杂区域232及半导体衬底200，以形成一具有第二深度d2的第二沟槽234，蚀刻深度为小于600埃，例如介于300埃至600埃之间，即使得第二深度d2与该第一深度d1两者的差值大约介于300埃至600埃之间。
然后，请参照图16，例如利用热氧化法在第二沟槽234露出的半导体衬底200形成栅极绝缘层236，第二沟槽234的侧壁部的栅极绝缘层236b比起第二沟槽234的底部的栅极绝缘层236a的厚度还厚。接着，利用湿法蚀刻或干法蚀刻去除间隙壁226及氮化硅层204与垫氧化层202，以露出半导体衬底200，利用等离子体加强型化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)以全面性地沉积一层掺杂离子的多晶硅(doped polysilicon)等构成的导电层，其填入第二沟槽234之中。本发明另一实施例，可形成铝、铜、钨或其合金等金属材料构成的导电层。接着，利用光刻程序及蚀刻步骤定义上述导电层，以在第二沟槽234之中形成一沟槽式栅极238。然后，在形成上述沟槽式栅极238之后，可视需要在上述掺杂区域232进行一离子注入步骤，注入磷、砷等n型离子或硼等p型离子于掺杂区域232及介于掺杂区域232与沟槽式电容区208之间的半导体衬底200，以成为自对准源极/漏极240、242，并且，在介于源极/漏极124、126之间的半导体衬底100形成一凹入式沟道250。
Claims (7)
1.一种具有沟槽式栅极的半导体装置的制造方法，包括：
提供一半导体衬底，其表面具有一沟槽蚀刻掩模；
利用该沟槽蚀刻掩模为遮蔽物，蚀刻该半导体衬底，以形成一第一沟槽，该第一沟槽具有一第一深度；
经由该第一沟槽掺入杂质于该半导体衬底以在该第一沟槽周围形成一掺杂区域；
经由该第一沟槽蚀刻位于该第一沟槽底部的该掺杂区域及该半导体衬底，以形成具有一第二深度的一第二沟槽，该第二深度大于该第一深度；
在该第二沟槽的侧壁及底部形成一栅极绝缘层，其中，该栅极绝缘层位于该第二沟槽的侧壁的厚度大于该第二沟槽的底部的厚度；以及
在该第二沟槽之中形成一沟槽式栅极。
2.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中形成该沟槽蚀刻掩模的方法还包括：
在该半导体衬底表面形成一垫氧化层及一氮化硅层；
利用光刻程序在该氮化硅层表面形成一具有开口的光致抗蚀剂图案；
利用该光致抗蚀剂图案为蚀刻掩模，并经由该开口蚀刻该氮化硅层及该垫氧化层，以形成一沟槽蚀刻掩模；以及
去除该光致抗蚀剂图案。
3.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中形成该掺杂区域的步骤还包括：
在该第一沟槽的侧壁及底部保形地形成一含有杂质的绝缘层；
藉由热扩散将该杂质驱入邻接于该含有杂质的绝缘层的半导体衬底；以及
去除该含有杂质的绝缘层。
4.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中该掺杂区域利用气相掺杂法或液相掺杂法掺入该杂质于该半导体衬底之中。
5.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中该第一深度与第二深度的差值介于300埃至500埃之间。
6.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中该沟槽蚀刻掩模包括一自对准的间隙壁。
7.如权利要求1所述的具有沟槽式栅极的半导体装置的制造方法，其中该第一沟槽的第一深度介于1000至2000埃之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |