KR20020001419A - 에스오아이 소자의 제조방법 - Google Patents

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Abstract

본 발명은 부유 몸체 효과(Floating Body Effect)에 의한 결함 발생을 억제시킬 수 있는 에스오아이 소자의 제조방법을 개시한다. 개시된 본 발명의 에스오아이 소자의 제조방법은 소오스/드레인 영역과 채널 영역의 경계 부분에 물리적인 격리 공간을 구비시키는 것에 의해서 기생 바이폴라 트랜지스터의 발생을 억제시키고, 이 결과로, 부유 몸체 효과에 의한 소자 특성 및 신뢰성의 저하를 방지한다.

Description

에스오아이 소자의 제조방법{METHOD FOR FABRICATING SOI DEVICE}
본 발명은 에스오아이(SOI) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 부유 몸체 효과(Floating Body Effect)에 의한 결함 발생을 억제시킬 수 있는 에스오아이 소자의 제조방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여, 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조의 에스오아이(SOI : Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이것은 상기 SOI 웨이퍼에 집적된 반도체 소자(이하, SOI 소자라 칭함)가 통상의 단결정 실리콘 웨이퍼에 집적된 반도체 소자에 비해서 접합 용량(junction capacitance)의 감소에 따른 고속화 및 완전한 소자 분리에 따른 래치-업(latch-up) 감소 등의 장점을 갖기 때문이다.
그러나, 상기 SOI 소자는 통상의 반도체 소자와는 달리, 반도체층에 형성되는 트랜지스터의 몸체가 필드산화막과 매몰산화막에 의해 완전 분리됨으로써, 트랜지스터의 동작시, 부유 몸체 효과(Floating Body Effect)가 초래되고, 그래서, 그 동작 특성이 불안정해지는 문제점이 있다.
자세하게, 도 1에 도시된 바와 같이, 트랜지스터의 몸체, 즉, 채널이 형성될 반도체층 부분(3)이 매몰산화막(2)과 필드산화막(4)에 의해 완전 분리되어 있기 때문에 드레인 영역(8)에서의 높은 전계에 의한 충돌 이온화에 의해서 생성되는 정공이 에너지가 가장 낮은 소오스 영역(7)의 중성 영역, 즉, 채널 영역과의 경계 부분에 모이게 된다. 그런데, 이렇게 중성 영역에 축적되는 정공은 소자의 문턱 전압을 감소시킬 뿐만 아니라, 트랜지스터의 몸체와 소오스 영역(7) 사이에 존재하는 PN접합을 턴-온(turn-on)시키기 때문에 킹크(kink) 및 기생 바이폴라 트랜지스터의 발생과 같은 부유 몸체 효과가 초래되고, 이 결과, 트랜지스터의 동작 특성이 불안정하게 된다. 도 1에서, 미설명된 도면부호 1은 베이스 기판, 5는 게이트 산화막, 6은 게이트를 각각 나타낸다.
그러므로, SOI 소자를 제조함에 있어서, 그 특성 및 신뢰성을 확보하기 위해서는 상기 부유 몸체 효과를 방지하는 것이 필수 과제이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 부유 몸체 효과의 발생을 억제시킬 수 있는 SOI 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 전형적인 에스오아이 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 에스오아이 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 베이스 기판 12 : 매몰산화막
13 : 반도체층 20 : 에스오아이 웨이퍼
21 : 게이트 산화막 22 : 게이트
23 : 절연막 23a : 희생 스페이서
24 : 다결정 실리콘막 25 : 층간절연막
26 : 홀 27 : 실리콘층
28 : 게이트 스페이서 29,30 : 소오스/드레인 영역
40 : 물리적 격리 공간
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 소자의 제조방법은, 베이스 기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 반도체층에 액티브 영역을 한정하는 필드산화막을 형성하는 단계; 상기 반도체층의 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 상부 및 양측벽에 희생 스페이서를 형성하는 단계; 상기 결과물 상에 다결정 실리콘막을 증착하고, 상기 희생 스페이서를 연마저지층으로 하여 상기 다결정 실리콘막을 연마하는 단계; 상기 희생 게이트의 측부에만 일부 두께가 잔류되도록, 상기 다결정 실리콘막을 식각하는 단계; 상기 결과물 상에 절연막을 증착하고, 상기 희생 스페이서를 연마저지층으로 하여 상기 절연막을 연마하는 단계; 반도체층이 노출되도록, 상기 잔류된 다결정 실리콘막을 제거하는 단계; 건식 식각 공정으로 상기 노출된 반도체층 부분을 식각하여 상기 매몰산화막의 소정 부분을 노출시키는 홀을 형성하는 단계; 습식 식각 공정으로 상기 홀에 의해 노출된 매몰산화막 부분 및 이에 인접된 부분을 제거하는 단계: 상기 홀에 의해 노출된 반도체층 부분의 중간 지점으로부터 상부 표면 보다 높은 두께까지 선택적 에피택셜 성장 공정에 의해서 실리콘층을 성장시키는 단계; 상기 반도체층과 동일한 높이가 되도록, 상기 실리콘층의 표면 일부를 제거하고, 그리고, 상기 희생 스페이서 및 절연막을 제거하는 단계; 및 노출된 반도체층의 액티브 영역에 저도핑 드레인 구조의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지며, 상기 소오스/드레인 영역의 형성시, 상기 영역들과 채널 영역간의 경계 부분에 각각 빈 공간이 형성되는 것을 특징으로 한다.
본 발명에 따르면, 중성 영역에 물리적인 격리 공간을 구비시키는 것에 의해서, 기생 바이폴라 트랜지스터의 발생을 방지할 수 있으며, 그래서, 부유 몸체 효과에 기인된 결함의 발생을 억제시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 베이스 기판(11)과 매몰산화막(12) 및 반도체층(13)의 적층 구조로 이루어진 SOI 웨이퍼(20)를 마련하고, 액티브 영역을 한정하도록, 상기 반도체층(13)의 소정 부분에 필드산화막(도시안됨)을 형성한다. 그런다음, 공지된 공정을 통해 상기 반도체층(3)의 액티브 영역 상에 게이트 산화막(21)이 개재된 게이트(22)를 형성하고, 이어서, 상기 게이트(22)를 덮도록, 상기 반도체층(13) 상에 충분한 두께로 절연막(23)을 증착한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 절연막을 플라즈마 식각하여 희생 스페이서(23a)를 형성한다. 여기서, 상기 희생 스페이서(23a)는 소자의 동작시에 존재하게 되는 중성 영역에 물리적인 격리 공간을 형성하기 위한 것이며, 상기 게이트(22)의 양측은 물론, 그 표면 상에도 일부 두께를 형성한다. 그 다음, 상기 결과물 상에 다결정 실리콘막(24)을 증착하고, 상기 희생 스페이서(23a)를 연마저지층으로 하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 다결정 실리콘막(24)을 연마한다.
계속해서, 도 2c에 도시된 바와 같이, 상기 희생 스페이서(23a)의 측부에 일부 두께가 잔류되도록, 공지된 공정으로 다결정 실리콘막(24)을 식각하고, 이어서, 상기 결과물 상에 층간절연막(25)을 증착한 후, 상기 희생 스페이서(23a)를 연마저지층으로 하는 CMP 공정으로 상기 층간절연막(25)을 연마한다.
다음으로, 도 2d에 도시된 바와 같이, 건식 또는 습식 식각 공정으로 다결정 실리콘막을 제거하여 반도체층의 일부분을 노출시키는 홀(26)을 형성하고, 그런다음, 상기 홀(26)에 의해서 노출된 반도체층 부분을 매몰산화막(12)이 노출될 때까지 건식 식각한다.
그 다음, 도 2e에 도시된 바와 같이, 습식 식각 공정을 통해서 상기 홀(26)에 의해서 노출된 매몰산화막 부분과 이에 인접된 매몰산화막 부분을 제거한다. 이때, 상기 매몰산화막(12)의 제거 정도는 상기 습식 식각 시간을 조절하는 것에 의해서 조절한다.
이어서, 도 2f에 도시된 바와 같이, 상기 홀(26)에 의해 노출된 상기 반도체층 부분을 성장 소오스(source)로 하는 선택적 에피택셜 성장(selective epitaxial growth) 공정을 수행하여 상기 노출된 반도체층 부분에 비도핑 상태로 실리콘층 (27)을 성장시킨다. 이때, 상기 실리콘층(27)은 상기 반도체층(13)의 중간 지점으로부터 그 상부 표면 보다 높은 높이를 갖을 때까지 성장시킨다.
다음으로, 도 2g를 참조하면, 상기 반도체층(13)과 동일한 높이가 되도록, 상기 실리콘층(27) 표면의 일부 두께를 제거하고, 연이어서, 층간절연막 및 희생 스페이서를 제거한다.
그리고나서, 도 2h에 도시된 바와 같이, 노출된 반도체층 부분에 소정 불순물을 저농도로 이온주입하고, 그런다음, 상기 게이트(22)의 양측벽에 게이트 스페이서(28)를 형성한 후, 연이어서, 노출된 반도체층 부분에 소정 불순물을 고농도로 이온주입하여 저도핑 드레인(Lightly Doped Drain) 구조의 소오스/드레인 영역(29, 30)을 형성한다.
여기서, 도시된 바와 같이, 본 발명에 따른 소오스/드레인 영역(29, 30)의 중성 영역, 즉, 채널이 형성될 반도체 부분과의 경계 부분에는 각각 빈 공간, 즉, 물리적인 격리 공간(40)이 존재하기 때문에, 채널이 형성될 반도체층 부분, 즉, 트랜지스터의 몸체가 매몰산화막(12) 및 필드산화막(도시안됨)에 의해 완전히 분리될지라도, 트랜지스터의 동작시, 정공이 축적된 중성 영역과 소오스/드레인 영역(29, 30) 사이에서 PN 접합이 형성되기 어려우며, 그래서, 기생 바이폴라아 트랜지스터의 발생이 방지되는 바, 부유 몸체 효과에 기인된 결함의 발생도 억제된다.
이상에서와 같이, 본 발명은 소오스/드레인 영역과 소자 동작시에 존재하게 되는 중성 영역의 경계 부분에 물리적인 격리 공간을 구비시킴으로써, 기생 바이폴라 트랜지스터의 발생을 방지할 수 있고, 그래서, 부유 몸체 효과에 기인된 소자 특성의 저하를 방지할 수 있으며, 결과적으로는, 부유 몸체 효과에 기인된 결함을 방지할 수 있는 것에 기인하여 소자의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 베이스 기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계;
    상기 반도체층에 액티브 영역을 한정하는 필드산화막을 형성하는 단계;
    상기 반도체층의 액티브 영역 상에 게이트를 형성하는 단계;
    상기 게이트 상부 및 양측벽에 희생 스페이서를 형성하는 단계;
    상기 결과물 상에 다결정 실리콘막을 증착하고, 상기 희생 스페이서를 연마저지층으로 하여 상기 다결정 실리콘막을 연마하는 단계;
    상기 희생 게이트의 측부에만 일부 두께가 잔류되도록, 상기 다결정 실리콘막을 식각하는 단계;
    상기 결과물 상에 절연막을 증착하고, 상기 희생 스페이서를 연마저지층으로 하여 상기 절연막을 연마하는 단계;
    반도체층이 노출되도록, 상기 잔류된 다결정 실리콘막을 제거하는 단계;
    건식 식각 공정으로 상기 노출된 반도체층 부분을 식각하여 상기 매몰산화막의 소정 부분을 노출시키는 홀을 형성하는 단계;
    습식 식각 공정으로 상기 홀에 의해 노출된 매몰산화막 부분 및 이에 인접된 부분을 제거하는 단계:
    상기 홀에 의해 노출된 반도체층 부분의 중간 지점으로부터 상부 표면 보다 높은 두께까지 선택적 에피택셜 성장 공정에 의해서 실리콘층을 성장시키는 단계;
    상기 반도체층과 동일한 높이가 되도록, 상기 실리콘층의 표면 일부를 제거하고, 그리고, 상기 희생 스페이서 및 절연막을 제거하는 단계; 및
    노출된 반도체층의 액티브 영역에 저도핑 드레인 구조의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지며,
    상기 소오스/드레인 영역의 형성시, 상기 영역들과 채널 영역간의 경계 부분에 각각 빈 공간이 형성되는 것을 특징으로 하는 에스오아이 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 실리콘층은 비도핑 상태로 성장시키는 것을 특징으로 하는 에스오아이 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 매몰산화막의 제거 정도는, 습식 식각 시간으로 조절하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
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