KR100415440B1 - 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법 - Google Patents
반도체 소자의 소자 분리막 및 몸체 접지 형성 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 부분 공핍형 실리콘 이중막 소자의 몸체 접지 형성을 위해, 소자 분리를 위한 영역은 트렌치시에 매몰 산화막 까지 식각하고, 몸체 접지를 하기 위한 영역은 실리콘층을 일부 남겨 식각해 몸체 접지 경로를 확보하여, 후속 콘택 공정에서 트렌치 산화막 영역의 상부에서 하부의 실리콘으로 콘택을 형성하여 몸체를 접지 함으로써, 게이트와 몸체간의 산화막이 기존의 게이트 산화막 보다 두껍게 형성되어 몸체 접지에 의한 게이트와 몸체간의 기생 정전용량을 감소시키고, 필드 열산화막 성장에 따른 버즈 빅(Bird's beak)에 의한 액티브 영역의 손실을 개선할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법에 관한 것으로, 부분 공핍형 실리콘 이중막 소자의 몸체 접지 형성을 위해, 소자 분리를 위한 영역은 트렌치시에 매몰 산화막 까지 식각하고, 몸체 접지를 하기 위한 영역은 실리콘층을 일부 남겨 식각해 몸체 접지 경로를 확보하여, 후속 콘택 공정에서 트렌치 산화막 영역의 상부에서 하부의 실리콘으로 콘택을 형성하여 몸체를 접지 함으로써, 게이트와 몸체간의 산화막이 기존의 게이트 산화막 보다 두껍게 형성되어 몸체 접지에 의한 게이트와 몸체간의 기생 정전용량을 감소시키고, 필드 열산화막 성장에 따른 버즈 빅(Bird's beak)에 의한 액티브 영역의 손실을 개선할 수 있도록 하는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법에 관한 것이다.
반도체 집적 회로의 고집적화, 고속화 및 저전력화 추세가 가속되고 있으며, 이러한 특성을 얻기 위한 과정에서 발생하는 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다. 최근에 그 많은 대안들 중에 실리콘 이중막(SOI: Silicon on insulator) 웨이퍼를 이용하여 반도체 소자를 제조하는 기술이 주목을 받고 있다.
SOI 웨이퍼를 이용하여 제조된 반도체 소자는 통상의 벌크(bulk) 웨이퍼를이용하여 제조된 반도체 소자에 비해 작은 접합 정전용량(junction capacitance)에 따른 고속화, 메모리 소자에서 알파 입자(α-particle)에 의한 소프트 에러(softerror)의 감소 등의 장점을 갖고 있다.
도1은 종래의 H형 게이트에 의한 몸체 접지를 나타낸 도면이다.
여기에 도시된 바와 같이 실리콘 이중막 기판 위에 제작된 부분 공핍형 소자의 몸체 접지 방식은 H형 게이트 구조를 사용하여 동일한 동작 영역내에 소오스/드레인 영역과 몸체 접지 영역을 이온 주입시 감광막으로 분리하여 제작된다.
이러한 H형 게이트 구조를 사용하여 동일한 동작 영역을 이온 주입시 감광막을 이용하여 소오스/드레인 영역과 몸체 접지 영역을 분리하는 경우 몸체 접지 영역의 상부층은 게이트 산화막과 폴리 실리콘 게이트가 있어서 기생 게이트의 산화막 정전 용량이 존재하므로 몸체 접지 영역의 크기에 제한이 있었다.
도2는 종래 필드 열산화막 성장시 산화막 아래의 실리콘층을 남겨 몸체 접지 하는 방법을 나타낸 도면이다.
여기에 도시된 바와 같이 필드 열산화막 성장시에 필드 산화막과 매몰 산화막이 만나지 않도록 실리콘 층의 일부를 남겨두어 필드 산화막 아래의 실리콘층을 통해 몸체 접지를 했다.
이러한 필드 산화막 아래의 폴리 실리콘층을 통해 몸체를 접지 하는 방식은 필드 산화막의 형성시에 발생되는 버즈 빅(Bird's beak)에 의해 동작 영역의 손실이 있으며 소자 분리를 위한 필드 산화막 생성 또는 트렌치 소자 분리막을 별도로 제작해야 하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은, 부분 공핍형 실리콘 이중막 소자의 몸체 접지 형성을 위해, 소자 분리를 위한 영역은 트렌치시에 매몰 산화막 까지 식각하고, 몸체 접지를 하기 위한 영역은 실리콘층을 일부 남겨 식각해 몸체 접지 경로를 확보하여, 후속 콘택 공정에서 트렌치 산화막 영역의 상부에서 하부의 실리콘으로 콘택을 형성하여 몸체를 접지 함으로써, 게이트와 몸체간의 산화막이 기존의 게이트 산화막 보다 두껍게 형성되어 몸체 접지에 의한 게이트와 몸체간의 기생 정전용량을 감소시키고, 필드 열산화막 성장에 따른 버즈 빅(Bird's beak)에 의한 액티브 영역의 손실을 개선할수 있도록 하는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법을 제공하는데 있다.
도1은 종래의 H형 게이트의 몸체 접지 방법을 나타낸 도면이다.
도2는 종래 필드 열산화막 성장시 산화막 아래의 실리콘층을 남겨 몸체 접지 하는 방법을 나타낸 도면이다.
도3a 내지 도3k는 본 발명에 의한 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법을 순차적으로 보인 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판 11 : 매몰 산화막
12 : 몸체 접지 13 : 소자 분리 산화막
14 : 게이트 산화막 15: 게이트
16 : 콘택 17 : 패드 절연막
18 : 비트라인 19 : 실리콘
20 : 소오소/드레인 21 : 필드 열산화막
30 : 패드 산화막 31 : 폴리 실리콘
32 : 패드 질화막 33 : 화학기상증착산화막
34 : 산화막 측벽 35 : 트렌치 소자 분리 산화막
상기와 같은 목적을 달성하기 위한 본 발명은, 실리콘 기판위에 매몰 산화막, 실리콘, 패드 산화막과 폴리 실리콘 및 패드 질화막을 적층하는 단계와, 감광막을 사용하여 상기 패드 질화막의 트렌치 소자 분리막이 형성될 영역을 마스킹 식각하여 개방하는 단계와, 상기 패드질화막이 식각된 결과물 상에 몸체 접지 영역 형성을 위해 화학 기상 증착법을 이용하여 산화막을 증착하는 단계와, 상기 산화막을 전면 식각하여 산화막 측벽을 형성하는 단계와, 상기 패드 질화막과 산화막 측벽을 장벽층으로 하여 하부의 폴리실리콘과 패드 산화막을 식각하는 단계와, 상기 산화막 측벽을 습식 식각을 통해 제거하는 단계와, 상기 패드 질화막을 장벽층으로하여 폴리 실리콘과 패드 산화막 및 실리콘층을 식각 하는 단계, 상기 폴리 실리콘과 패드 산화막이 완전히 식각되고 나면 실리콘 층만을 식각하여 실리콘층의 중앙 부분이 완전히 제거되고 매몰 산화막이 드러나도록 하는 단계와, 상기 결과물 전면에 트렌치 소자 분리 산화막을 증착하는 단계와, 상기 패드 질화막을 장벽층으로 하여 화학 기계적 연마를 통해 패드 질화막을 연마하는 단계와, 상기 패드 질화막과 폴리 실리콘을 습식 식각을 통해 완전히 제거하여 몸체 접지 영역과 소자분리 영역을 동시에 형성하는 단계와, 상기 결과물에 몸체 접지 콘택이 형성되도록 MOSFET을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법에 관한 것이다.
이때, 상기 실리콘 층은 1500Å~10000Å의 두께로 형성하고, 상기 산화막 측벽의 폭은 트렌치 공정이 끝난 후 MOSFET 제작시 콘택 형성이 가능하도록 하고, 상기 폴리 실리콘과 패드 산화막을 완전히 제거할때 실리콘 층은 중앙부분의 두께가 1/3정도 식각 되도록 하고, 또한 중앙부분의 실리콘층을 완전히 제거할 때 폴리 실리콘이 있던 부분의 실리콘 층은 처음 두께의 1/3이상 남도록 하며, 상기 MOSFET 형성시 소오스/드레인 접합 깊이는 몸체 접지 영역의 트렌치 깊이 보다 얕게 형성 되도록 제어하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도3a 내지 도3k는 본 발명의 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법을 순차적으로 나타낸 도면이다.
도3a에 도시된 바와 같이 실리콘 기판상에 매몰 산화막, 실리콘, 패드 산화막과 폴리 실리콘 및 패드 질화막을 순차적으로 적층한다.
이때, 상기 실리콘층은 그 두께를 1500Å~10000Å로 한다.
도3b에 도시된 바와 같이 감광막(미도시함)을 사용하여 상기 패드 질화막의 트렌치 소자 분리막이 형성될 영역을 마스킹 식각하여 개방한다.
도3c에 도시된 바와 같이 상기 결과물 상에 몸체 접지 영역 형성을 위해 화학 기상 증착법을 이용하여 산화막을 증착한다.
도3d에 도시된 바와 같이 상기 화학 기상 증착법에 의해 증착된 산화막을 전면 식각하여 산화막 측벽을 형성한다.
이때, 측벽의 폭은 트렌치 공정이 끝난후 MOSFET 제작시 콘택 형성이 가능한 정도로 한다.
도3e에 도시된 바와 같이 상기 패드 질화막과 산화막 측벽을 장벽층으로 하여 하부의 폴리 실리콘과 패드 산화막을 식각한다.
도3f에 도시된 바와 같이 상기 산화막 측벽을 습식 식각을 통해서 제거한다.
도3g에 도시된 바와 같이 상기 패드 질화막을 장벽층으로 하여 폴리 실리콘과 패드 산화막 및 실리콘층을 식각한다.
이때 폴리 실리콘과 패드 산화막이 완전히 식각되면 실리콘층의 중앙 부분이 전체의 1/3정도 식각 되도록 한다.
도3h에 도시된 바와 같이 폴리 실리콘과 패드 산화막이 완전히 식각되고 나면, 실리콘 층만을 식각 하여 중앙 부분의 먼저 식각된 실리콘 층이 완전히 제거되어 매몰 산화막이 드러날 때까지 진행한다.
이때 폴리 실리콘이 있던 실리콘 층은 처음 두께의 1/3 이상 남도록 한다.
도3i에 도시된 바와 같이 상기 실리콘층이 완전히 제거되어 매몰 산화막이 드러난 결과물 상에 트렌치 소자 분리 산화막을 증착한다.
도3j에 패드 질화막을 장벽층으로 하여 화학 기계적 연마를 통해 도 3a에서 최초로 증착된 패드 질화막 두께의 1/4이 식각될 때까지 연마해 낸후 남은 패드 질화막과 폴리 실리콘은 습식 식각으로 완전히 제거하여 몸체 접지 영역과 소자 분리 영역을 동시에 형성한다.
도3k 에 도시된 바와 같이 상기 패드 질화막과 폴리 실리콘층이 완전히 제거된 결과물에 MOSFET을 형성한다.
이때, 소오스/드레인 접합 깊이는 몸체 접지 영역의 트렌치 깊이 보다 얕게 형성되도록 제어한다.
따라서 본 발명은 부분 공핍형 실리콘 이중막 소자의 몸체 접지 형성을 위해, 소자 분리를 위한 영역은 트렌치시에 매몰 산화막 까지 식각하고, 몸체 접지를 하기 위한 영역은 실리콘층을 일부 남겨 식각해 몸체 접지 경로를 확보하여, 후속 콘택 공정에서 트렌치 산화막 영역의 상부에서 하부의 실리콘으로 콘택을 형성하여 몸체를접지 함으로써, 게이트와 몸체간의 산화막이 기존의 게이트 산화막 보다 두껍게 형성되어 몸체 접지에 의한 게이트와 몸체간의 기생 정전용량을 감소시키고, 필드 열산화막 성장에 따른 버즈 빅(Bird's beak)에 의한 액티브 영역의 손실을 개선할 수 있도록 하는 이점이 있다.
Claims (6)
- 실리콘 기판위에 매몰 산화막, 실리콘, 패드 산화막과 폴리 실리콘 및 질화막을 적층하는 제 1 단계와,상기 패드 질화막의 트렌치 소자 분리막이 형성될 영역을 감광막을 사용한 마스킹 식각으로 개방하는 제 2 단계와,상기 결과물에 몸체 접지 영역 형성을 위해 화학 기상 증착법을 이용하여 산화막을 증착하는 제 3 단계와,상기 산화막을 전면 식각하여 산화막 측벽을 형성하는 제 4 단계와,상기 패드 질화막과 산화막 측벽을 장벽층으로 하여 하부의 폴리실리콘과 패드 산화막을 식각하는 제 5 단계와,상기 산화막 측벽을 습식 식각을 통해 제거하는 제 6 단계와,상기 패드 질화막을 장벽층으로 하여 폴리 실리콘과 패드 산화막을 식각한 후 실리콘층을 식각 하는 제 7 단계와,상기 폴리 실리콘과 패드 산화막이 완전히 식각되고 나면 실리콘 층만을 식각하여 중앙 부분이 완전히 제거되어 매몰 산화막이 드러나도록 하는 제 8 단계와,상기 결과물 전면에 트렌치 소자 분리 산화막을 증착하는 제 9 단계와,상기 패드 질화막을 장벽층으로 하여 화학 기계적 연마를 통해패드 질화막을 연마하는 제 10 단계와,상기 패드 질화막과 폴리 실리콘을 습식 식각을 통해 완전히 제거하여 몸체 접지 영역과 소자분리 영역을 동시에 형성하는 제 11 단계와,상기 결과물에 몸체 접지 콘택이 형성되도록 MOSFET을 형성하는 제 12 단계를포함하여 이루어 지는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법.
- 제1항에 있어서, 상기 제 1 단계의 메몰 산화막 상부의 실리콘 층은 1500Å~10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법.
- 제 1항에 있어서, 상기 제 4단계의 산화막 측벽의 폭은 트렌치 공정이 끝난 후 MOSFET 제작시 콘택 형성이 가능하도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법.
- 제 1항에 있어서, 상기 제 7 단계의 실리콘 층은 식각 공정은 중앙부분의 두께가 1/3정도 식각되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법.
- 삭제
- 제 1항에 있어서, 상기 제 12단계에서 MOSFET 형성 공정시 소오스/드레인 접합 깊이는 몸체 접지 영역의 트렌치 깊이 보다 얕게 형성 되도록 제어하는 것을 특징으로 하는 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS601824A (ja) * | 1983-06-17 | 1985-01-08 | 松下電器産業株式会社 | コンデンサの外装方法 |
| JPS618949A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体装置 |
| KR920010827A (ko) * | 1990-11-13 | 1992-06-27 | 문정환 | 반도체 장치의 소자격리 방법 |
| KR920010752A (ko) * | 1990-11-10 | 1992-06-27 | 문정환 | 반도체 소자의 격리막 형성방법 |
| JPH07130838A (ja) * | 1993-11-08 | 1995-05-19 | Toshiba Corp | 半導体装置 |
| KR950021372A (ko) * | 1993-12-28 | 1995-07-26 | 김주용 | 반도체 소자의 소자분리막 형성방법 |
-
2001
- 2001-04-19 KR KR10-2001-0021216A patent/KR100415440B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601824A (ja) * | 1983-06-17 | 1985-01-08 | 松下電器産業株式会社 | コンデンサの外装方法 |
| JPS618949A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体装置 |
| KR920010752A (ko) * | 1990-11-10 | 1992-06-27 | 문정환 | 반도체 소자의 격리막 형성방법 |
| KR920010827A (ko) * | 1990-11-13 | 1992-06-27 | 문정환 | 반도체 장치의 소자격리 방법 |
| JPH07130838A (ja) * | 1993-11-08 | 1995-05-19 | Toshiba Corp | 半導体装置 |
| KR950021372A (ko) * | 1993-12-28 | 1995-07-26 | 김주용 | 반도체 소자의 소자분리막 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR20020081819A (ko) | 2002-10-30 |
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