JPS618949A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS618949A JPS618949A JP13045784A JP13045784A JPS618949A JP S618949 A JPS618949 A JP S618949A JP 13045784 A JP13045784 A JP 13045784A JP 13045784 A JP13045784 A JP 13045784A JP S618949 A JPS618949 A JP S618949A
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- JP
- Japan
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- film
- oxide film
- type
- conducting polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発Ｆ！Ａは、アイソプレーナ形絶縁分離層を有する半
導体装置に関する。
導体装置に関する。
従来、バイボー２トランジスタ會同−の半導体基板内に
組み込む半導体装置においては、素子間全電気的に分離
する方法として、ｐｎ接合分離方式と絶縁体分離方式が
用いられている。
組み込む半導体装置においては、素子間全電気的に分離
する方法として、ｐｎ接合分離方式と絶縁体分離方式が
用いられている。
ｐｎ接合分離方式は製造方法としては容易であるが、不
純物の熱拡散によシルｎ接合面を基板に深く形成しなけ
ればならず、しかも、拡散社是不純物層は深さ方向と同
様に横方向にも広がるため。
純物の熱拡散によシルｎ接合面を基板に深く形成しなけ
ればならず、しかも、拡散社是不純物層は深さ方向と同
様に横方向にも広がるため。
分離領域の幅が広くなり、必絶的に素子の集積度全阻害
することになる。
することになる。
絶縁体分離方式は分離領域を狭く形成することができる
ため、素子の集積度は向上する。次に第１図に示した従
来の半導体装置の一例の断面図を用いてその製造方法を
説明する。
ため、素子の集積度は向上する。次に第１図に示した従
来の半導体装置の一例の断面図を用いてその製造方法を
説明する。
第１図において、ｐ型半導体基板１上にｎ型エピタキシ
アル層２髪形成したのち１分離用酸化膜３の形成予定領
域ｒエツチングにより開孔し、この開孔の底部にｐ型不
純物をイオン注入導にエフ十 導入して反転層形成防止Ｆｐ層４（以下チャンネルスト
ッパ層という）１１−形成する。続いて開孔部全酸化し
分離用酸化膜３を形成する。
アル層２髪形成したのち１分離用酸化膜３の形成予定領
域ｒエツチングにより開孔し、この開孔の底部にｐ型不
純物をイオン注入導にエフ十 導入して反転層形成防止Ｆｐ層４（以下チャンネルスト
ッパ層という）１１−形成する。続いて開孔部全酸化し
分離用酸化膜３を形成する。
次に、ｎ型エピタキシアル層２の素子形成領域にｐ型不
純物およびｎ型不純物全導入し、ベース領域５．エミッ
タ領域６およびコレクタ領域７を形成する。次で、ベー
ス領域５．エミッタ領域６およびコレクタ領域７上の酸
化膜８に開孔を設け。
純物およびｎ型不純物全導入し、ベース領域５．エミッ
タ領域６およびコレクタ領域７を形成する。次で、ベー
ス領域５．エミッタ領域６およびコレクタ領域７上の酸
化膜８に開孔を設け。
１４ｆ蒸着したのちバターニングじＭ配線９を形成する
。
。
このようにして製造され友従来の半導体装置においては
１分離用酸化膜３の下部にはチャンネルストッパ層４が
設けられているため、Ａｔ配線に電圧が印加されても反
転層の形成は防止される。
１分離用酸化膜３の下部にはチャンネルストッパ層４が
設けられているため、Ａｔ配線に電圧が印加されても反
転層の形成は防止される。
しかしながら、このように構成された半導体装置では、
チャンネルストッパ層４の範囲とそこに導入されるｐ型
不純物の濃度とをコントロールすることが困難な友め、
特性がばらつき信頼性が低下するという欠点がある。す
なわち、チャンネルストッパ層４は半導体の製造工程中
の熱サイクル１ ′フ分離用酸化膜３″端
部′そ°１広がり・寄生ＭＯ８）ランジスタ全構成して
素子間をリークさせたり、また、拡散によりチャンネル
ストッパ層４のｐ型不純物濃度が小さくなって反転層を
生じ易くなる等の不都合を生ずるｏｐ型不純物濃度の希
釈は注入するｐ型不純物濃度を大きくすることにより防
止することが可能であるが、結晶欠陥が発生しリークし
やすくなる欠点がらる０〔発明の目的〕 本発明の目的は、上記欠点を除去し、チャンネルストッ
パ層を用いることなく反転層の形成を阻止し、製造歩留
りが高く、信頼性の向上した半導体装置を提供すること
にある０ 〔発明の構成〕 本発明の半導体装ｔＦｓ、、半導体素子全電気的に分離
する絶縁層を有する半導体装置であって、前記絶縁層は
その中心部に接地電位ラインである導電性ポリシリコン
層を設けた構造となっている０〔実施例の説明〕 次に１本発明の実施例全図面を用いて説明する。
チャンネルストッパ層４の範囲とそこに導入されるｐ型
不純物の濃度とをコントロールすることが困難な友め、
特性がばらつき信頼性が低下するという欠点がある。す
なわち、チャンネルストッパ層４は半導体の製造工程中
の熱サイクル１ ′フ分離用酸化膜３″端
部′そ°１広がり・寄生ＭＯ８）ランジスタ全構成して
素子間をリークさせたり、また、拡散によりチャンネル
ストッパ層４のｐ型不純物濃度が小さくなって反転層を
生じ易くなる等の不都合を生ずるｏｐ型不純物濃度の希
釈は注入するｐ型不純物濃度を大きくすることにより防
止することが可能であるが、結晶欠陥が発生しリークし
やすくなる欠点がらる０〔発明の目的〕 本発明の目的は、上記欠点を除去し、チャンネルストッ
パ層を用いることなく反転層の形成を阻止し、製造歩留
りが高く、信頼性の向上した半導体装置を提供すること
にある０ 〔発明の構成〕 本発明の半導体装ｔＦｓ、、半導体素子全電気的に分離
する絶縁層を有する半導体装置であって、前記絶縁層は
その中心部に接地電位ラインである導電性ポリシリコン
層を設けた構造となっている０〔実施例の説明〕 次に１本発明の実施例全図面を用いて説明する。
第２図（ａ）〜（ｅ）は９本発明の一実施例を製造する
＊ａｂ。工、□６ああ。 プまず第２
図（ａ）に示すように、ｐ型半導体基板１１上に厚さ約
２μｍのｎ型エピタキシアル層１２全形成する。続いて
、その表面に薄い酸化膜１３および窒化膜１４を設け、
パターニングしたのち、窒化膜１４ｔ−マスクとしてエ
ピタキシアル層１２ｔ−エツチングし１幅約３μｍで半
導体基板１１表面に達する開孔部１５を形成する。
＊ａｂ。工、□６ああ。 プまず第２
図（ａ）に示すように、ｐ型半導体基板１１上に厚さ約
２μｍのｎ型エピタキシアル層１２全形成する。続いて
、その表面に薄い酸化膜１３および窒化膜１４を設け、
パターニングしたのち、窒化膜１４ｔ−マスクとしてエ
ピタキシアル層１２ｔ−エツチングし１幅約３μｍで半
導体基板１１表面に達する開孔部１５を形成する。
次に、第２図中）に示すように、熱酸化により開孔部１
５にエピタキシアル層１２の杓程度の厚みまでシリコン
酸化膜１６ａｉ成長させたのち、全面に厚さ約５００Ｏ
Ａの導電性ポリシリコン膜１７を形成する。
５にエピタキシアル層１２の杓程度の厚みまでシリコン
酸化膜１６ａｉ成長させたのち、全面に厚さ約５００Ｏ
Ａの導電性ポリシリコン膜１７を形成する。
次に、第２図（Ｃ）に示すように、導電性ポリシリ２、
コン膜１７上にホトレジスト膜１８を被着したのち所定
の位置に開孔部１９を形成する。。続いて。
コン膜１７上にホトレジスト膜１８を被着したのち所定
の位置に開孔部１９を形成する。。続いて。
ホトレジスト膜１８をマスクとし、 ｉｏｏ〜１５０
ｅＶの条件で１０１３％３以上のＮ２“イオンを注入す
る。
ｅＶの条件で１０１３％３以上のＮ２“イオンを注入す
る。
この条件下では、Ｎ２ イオン繻導電性ポリシリコン膜
１７の所定の深さに打込まれＮ２ 層２０を形成する。
１７の所定の深さに打込まれＮ２ 層２０を形成する。
次に、第２図（ｄ）に示すように、ホトレジスト膜１８
ｔ−除去したのち導電性ポリシリコン膜１７ｔ″熱酸化
しシリコン酸化膜１６ｂ を形成する０この時Ｎ２＋層
２０は熱処理効果により窒化層２０ａに変る０この窒化
層２０ａは酸化の進行を阻止する几め、窒化層２０ａの
界面下のポリシリコン膜１７は酸化されず導電性ポリシ
リコン層１７ａとして残る。
ｔ−除去したのち導電性ポリシリコン膜１７ｔ″熱酸化
しシリコン酸化膜１６ｂ を形成する０この時Ｎ２＋層
２０は熱処理効果により窒化層２０ａに変る０この窒化
層２０ａは酸化の進行を阻止する几め、窒化層２０ａの
界面下のポリシリコン膜１７は酸化されず導電性ポリシ
リコン層１７ａとして残る。
次に、第２図（ｅ）に示すように、窒化膜１４上のシリ
コン酸化膜１６ｂ を除去したのち１周知の技術により
エピタキシアル層にｐ型およびｎ型不純物全導入し半導
体素子２２全形成する０これと並行して開孔部１５に形
成され几分離用シリコン酸化膜１６Ｃと窒化層２０ａに
開孔部全般け１分離用シリコン酸化膜１６ｃの中心部に
形成された導電性ポリシリコン層１７ａにＭ配線２１會
形成し接地ラインとする０ このようにして製造され九本発明の半導体装置において
は、反転層形成防止用のチャンネルストッパ層全形成す
る必要はなく１分離用シリコン酸化膜１６Ｃ中に形成さ
れ皮溝電性ポリシリコン層１７ａが接地ラインとなるよ
うに構成されるため。
コン酸化膜１６ｂ を除去したのち１周知の技術により
エピタキシアル層にｐ型およびｎ型不純物全導入し半導
体素子２２全形成する０これと並行して開孔部１５に形
成され几分離用シリコン酸化膜１６Ｃと窒化層２０ａに
開孔部全般け１分離用シリコン酸化膜１６ｃの中心部に
形成された導電性ポリシリコン層１７ａにＭ配線２１會
形成し接地ラインとする０ このようにして製造され九本発明の半導体装置において
は、反転層形成防止用のチャンネルストッパ層全形成す
る必要はなく１分離用シリコン酸化膜１６Ｃ中に形成さ
れ皮溝電性ポリシリコン層１７ａが接地ラインとなるよ
うに構成されるため。
Ｍ配線からの電界の影響はこの導電性ポリシリコン層１
７ａＫより阻止される０従って９分離用シリコン酸化膜
の下部には反転層は形成されることはない０ 尚、導電性ポリシリコン層１７ａには液位電位だけでな
く、必要に応じて数■の電位を印加して反転層の形成全
阻止することもできるＯ また。上述の説明では分離用絶縁層としてシリコン酸化
膜上用い友が、窒化膜や他の絶縁膜を用いてよいことは
いうまでもない０ このように本発明の半導体装置は２分離用絶縁層の下部
にチャンネルストッパ層を形成する必要がないため、チ
ャンネルストッパ層の範囲と導入する不純物濃度のばら
つきによる半導体装置の特性の劣下がなく、従って製造
歩留りは大幅に向上する０ 〔発明の効果〕 以上詳細に説明したように１本発明によれば。
７ａＫより阻止される０従って９分離用シリコン酸化膜
の下部には反転層は形成されることはない０ 尚、導電性ポリシリコン層１７ａには液位電位だけでな
く、必要に応じて数■の電位を印加して反転層の形成全
阻止することもできるＯ また。上述の説明では分離用絶縁層としてシリコン酸化
膜上用い友が、窒化膜や他の絶縁膜を用いてよいことは
いうまでもない０ このように本発明の半導体装置は２分離用絶縁層の下部
にチャンネルストッパ層を形成する必要がないため、チ
ャンネルストッパ層の範囲と導入する不純物濃度のばら
つきによる半導体装置の特性の劣下がなく、従って製造
歩留りは大幅に向上する０ 〔発明の効果〕 以上詳細に説明したように１本発明によれば。
Ｉ チャンネルストッパ層上用いることすく９
分離用絶縁層中に形成した導電性ポリシリコン層上接地
電位ラインとすることにより反転層の形成全阻止し、製
造歩留りが高く、信頼性の向上した半導体装置が得られ
るのでその効果は大きい０
分離用絶縁層中に形成した導電性ポリシリコン層上接地
電位ラインとすることにより反転層の形成全阻止し、製
造歩留りが高く、信頼性の向上した半導体装置が得られ
るのでその効果は大きい０
第１図は従来の絶縁体分離方式による半導体装置の断面
図、第２図（ａ）〜（ｅ）は本発明の一実施例を製造す
るための工程断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型エピタキシアル
層、３・・・分離用酸化膜、４・・・ｐ層、５・・・ベ
ース領域、６・・・エミッタ領域、７・・・コレクタ領
域、８・・・酸化膜、９・・・Ｍ配線、１１・・・ｐ型
半導体基板、１２・・・ｎ型エピタキシアル層、１３・
・・酸化膜、１４・・・窒化膜、１５・・・開孔部、１
６ａ・・・シリコン酸化膜。 １７・・・導電性ポリシリコン膜、１８・・・ホトレジ
スト膜、１９・・・開孔部、２０・・・Ｎ２ 層、２
１・・・Ａ７配＠、２２・・・半導体素子。 代理人 弁理士 内 原 晋″″−’（、、−：
、、： ’ ７第１図 第２区 ！乙の 第２図 Ｉ７洗 ７ｔｔ−
図、第２図（ａ）〜（ｅ）は本発明の一実施例を製造す
るための工程断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型エピタキシアル
層、３・・・分離用酸化膜、４・・・ｐ層、５・・・ベ
ース領域、６・・・エミッタ領域、７・・・コレクタ領
域、８・・・酸化膜、９・・・Ｍ配線、１１・・・ｐ型
半導体基板、１２・・・ｎ型エピタキシアル層、１３・
・・酸化膜、１４・・・窒化膜、１５・・・開孔部、１
６ａ・・・シリコン酸化膜。 １７・・・導電性ポリシリコン膜、１８・・・ホトレジ
スト膜、１９・・・開孔部、２０・・・Ｎ２ 層、２
１・・・Ａ７配＠、２２・・・半導体素子。 代理人 弁理士 内 原 晋″″−’（、、−：
、、： ’ ７第１図 第２区 ！乙の 第２図 Ｉ７洗 ７ｔｔ−
Claims (2)
- （１）半導体素子を電気的に分離する絶縁層を有する半
導体装置において、前記絶縁層はその中心部に導電性ポ
リシリコン層を有することを特徴とする半導体装置。 - （２）前記導電性ポリシリコン層を接地電位ラインとし
た特許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13045784A JPS618949A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13045784A JPS618949A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618949A true JPS618949A (ja) | 1986-01-16 |
Family
ID=15034693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13045784A Pending JPS618949A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415440B1 (ko) * | 2001-04-19 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법 |
-
1984
- 1984-06-25 JP JP13045784A patent/JPS618949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415440B1 (ko) * | 2001-04-19 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법 |
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