JP2817226B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2817226B2 JP2817226B2 JP1185353A JP18535389A JP2817226B2 JP 2817226 B2 JP2817226 B2 JP 2817226B2 JP 1185353 A JP1185353 A JP 1185353A JP 18535389 A JP18535389 A JP 18535389A JP 2817226 B2 JP2817226 B2 JP 2817226B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type impurity
- channel mos
- impurity layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、相補型半導体装置のコンタクトホールを形
成した後にP+拡散層上のコンタクトホールをマスクし、
露呈したN+拡散層上のコンタクトホールにのみドライエ
ッチングを行いSiエッチングする半導体装置の製造方法
に関する。
成した後にP+拡散層上のコンタクトホールをマスクし、
露呈したN+拡散層上のコンタクトホールにのみドライエ
ッチングを行いSiエッチングする半導体装置の製造方法
に関する。
［従来の技術］ 集積回路の高密度化に伴う微細加工技術に伴って、コ
ンタクトホールのエッチング加工は、湿式の化学エッチ
ングから、プラズマを利用したドライエッチングに移行
されつつある。ところが、コンタクトホールを高周波放
電によりエッチングを行なうと、プラズマダメージが、
コンタクトホール中のSi表面に蓄積され、オーミックな
コンタクトが取れないという大きな問題が発生してい
る。
ンタクトホールのエッチング加工は、湿式の化学エッチ
ングから、プラズマを利用したドライエッチングに移行
されつつある。ところが、コンタクトホールを高周波放
電によりエッチングを行なうと、プラズマダメージが、
コンタクトホール中のSi表面に蓄積され、オーミックな
コンタクトが取れないという大きな問題が発生してい
る。
従来技術を用いたコンタクトホール形成は、リンガラ
スと酸化膜層をドライエッチングした後に、露呈したSi
表面を低ダメージのドライエッチング処理することで、
オーミックコンタクト性を保っていたが、第３図の様に
Siのエッチング量とコンタクト抵抗の関係がクリティカ
ルである為、Siのエッチング量を100ű５％以内にし
なければならず、安定してオーミックなコンタクトが得
られないという欠点を有した。
スと酸化膜層をドライエッチングした後に、露呈したSi
表面を低ダメージのドライエッチング処理することで、
オーミックコンタクト性を保っていたが、第３図の様に
Siのエッチング量とコンタクト抵抗の関係がクリティカ
ルである為、Siのエッチング量を100ű５％以内にし
なければならず、安定してオーミックなコンタクトが得
られないという欠点を有した。
［発明が解決しようとする課題］ 本発明は、かかる欠点を除去したもので、その目的
は、コンタクトホール形成時のプラズマダメージによる
非オーミック性を解決しかつ、両チャンネル共に安定し
たオーミックコンタクトが得られる事にある。
は、コンタクトホール形成時のプラズマダメージによる
非オーミック性を解決しかつ、両チャンネル共に安定し
たオーミックコンタクトが得られる事にある。
［課題を解決する為の手段］ 本発明の半導体装置の製造方法は、半導体基板に設置
されたＰ型不純物層及びゲート電極より構成されるＰチ
ャネル型MOSトランジスタと、前記半導体基板に設置さ
れたＮ型不純物層及びゲート電極より構成されるＮチャ
ネル型MOSトランジスタと、前記Ｐチャネル型MOSトラン
ジスタ及び前記Ｎチャネル型MOSトランジスタ上に設置
された絶縁膜と、を有する半導体装置の製造方法であっ
て、前記Ｐチャネル型MOSトランジスタの前記Ｐ型不純
物層上と前記Ｎチャネル型MOSトランジスタの前記Ｎ型
不純物層上とにある前記絶縁膜にコンタクトホールを形
成する工程、前記Ｐチャネル型MOSトランジスタの前記
Ｐ型不純物層上に形成された前記コンタクトホールをマ
スクするマスクパターンを形成する工程、前記マスクパ
ターン形成後、前記Ｎチャネル型MOSトランジスタの前
記Ｎ型不純物層上に形成された前記コンタクトホールよ
り露出している前記Ｎ型不純物層をドライエッチング処
理する工程、を有することを特徴とする。
されたＰ型不純物層及びゲート電極より構成されるＰチ
ャネル型MOSトランジスタと、前記半導体基板に設置さ
れたＮ型不純物層及びゲート電極より構成されるＮチャ
ネル型MOSトランジスタと、前記Ｐチャネル型MOSトラン
ジスタ及び前記Ｎチャネル型MOSトランジスタ上に設置
された絶縁膜と、を有する半導体装置の製造方法であっ
て、前記Ｐチャネル型MOSトランジスタの前記Ｐ型不純
物層上と前記Ｎチャネル型MOSトランジスタの前記Ｎ型
不純物層上とにある前記絶縁膜にコンタクトホールを形
成する工程、前記Ｐチャネル型MOSトランジスタの前記
Ｐ型不純物層上に形成された前記コンタクトホールをマ
スクするマスクパターンを形成する工程、前記マスクパ
ターン形成後、前記Ｎチャネル型MOSトランジスタの前
記Ｎ型不純物層上に形成された前記コンタクトホールよ
り露出している前記Ｎ型不純物層をドライエッチング処
理する工程、を有することを特徴とする。
［実施例］ 以下実施例に基づいて、本発明を詳しく説明する。第
１図は、従来技術を用いて、Siエッチングを行う相補型
MOS構造の半導体装置の断面図である。第２図は、本発
明を用いて、Siエッチングを行う相補型MOS構造の断面
図である。第２図の１は、P+拡散領域、２は、LOCOSに
よるシリコン膜化膜、３は、リンガラス層（絶縁膜）で
あり、４は、本発明であるところの、P+拡散層上に形成
されたコンタクトホールをマスクするフォトレジスト、
５は、n-Si拡散領域、８は、原料であるSi基板、９は、
酸化膜、10は、コンタクトホールから露呈したSiをエッ
チングする低ダメージのドライエッチング、11は、ゲー
ト電極及び配線として使用するポリシリコンである。第
１図の状態で10によりエッチングを行った場合の、Siエ
ッチング量とコンタクト抵抗の結果を第３図に記す。
１図は、従来技術を用いて、Siエッチングを行う相補型
MOS構造の半導体装置の断面図である。第２図は、本発
明を用いて、Siエッチングを行う相補型MOS構造の断面
図である。第２図の１は、P+拡散領域、２は、LOCOSに
よるシリコン膜化膜、３は、リンガラス層（絶縁膜）で
あり、４は、本発明であるところの、P+拡散層上に形成
されたコンタクトホールをマスクするフォトレジスト、
５は、n-Si拡散領域、８は、原料であるSi基板、９は、
酸化膜、10は、コンタクトホールから露呈したSiをエッ
チングする低ダメージのドライエッチング、11は、ゲー
ト電極及び配線として使用するポリシリコンである。第
１図の状態で10によりエッチングを行った場合の、Siエ
ッチング量とコンタクト抵抗の結果を第３図に記す。
［発明の効果］ 従来の方法では、Siのエッチング量を100Åにコント
ロールしなければ、両チャネルのコンタクトのオーミッ
ク性が得られない問題があったが、本発明である第２図
のように、Siのエッチング量が増加する（第３図α）P+
拡散層上に形成されたコンタクトホールをフォトレジス
トでマスクを行ない、N+拡散層上に形成されたコンタク
トホールのSiのみエッチングを行うことで、両チャネル
のコンタクトホールとのオーミックコンタクトが得られ
る、合わせて、半導体装置の信頼性が向上する。
ロールしなければ、両チャネルのコンタクトのオーミッ
ク性が得られない問題があったが、本発明である第２図
のように、Siのエッチング量が増加する（第３図α）P+
拡散層上に形成されたコンタクトホールをフォトレジス
トでマスクを行ない、N+拡散層上に形成されたコンタク
トホールのSiのみエッチングを行うことで、両チャネル
のコンタクトホールとのオーミックコンタクトが得られ
る、合わせて、半導体装置の信頼性が向上する。
本発明では、マスクパターン材料として、フォトレジ
ストを用いたが、Siエッチ中にマスク性を失なわない物
である、ポリイミド等感光性有機膜であれば、全く同様
の結果が得られる。
ストを用いたが、Siエッチ中にマスク性を失なわない物
である、ポリイミド等感光性有機膜であれば、全く同様
の結果が得られる。
第１図は、従来技術を用いて、Siエッチングを行う相補
型MOS構造の半導体装置の断面図である。第２図は、本
発明を用いて、Siエッチングを行うときの相補型MOS構
造の半導体装置の断面図である。第３図は、従来技術を
用いてSiエッチングを行った時の、Siエッチング量と、
コンタクト抵抗の関係についての図である。第３図にお
ける（ａ）は、P+拡散層とのコンタクトにおける結果
で、第３図における（ｂ）は、N+拡散層とのコンタクト
における結果である。 １……P+拡散領域 ２……LOCOSによるシリコン酸化膜 ３……リンガラス層 ４……フォトレジスト ５……n-Si基板領域 ６……P-Si基板領域 ７……N+拡散領域 ８……原料であるSi基板 ９……酸化膜層 10……Siをエッチングするドライエッチング 11……ポリシリコン
型MOS構造の半導体装置の断面図である。第２図は、本
発明を用いて、Siエッチングを行うときの相補型MOS構
造の半導体装置の断面図である。第３図は、従来技術を
用いてSiエッチングを行った時の、Siエッチング量と、
コンタクト抵抗の関係についての図である。第３図にお
ける（ａ）は、P+拡散層とのコンタクトにおける結果
で、第３図における（ｂ）は、N+拡散層とのコンタクト
における結果である。 １……P+拡散領域 ２……LOCOSによるシリコン酸化膜 ３……リンガラス層 ４……フォトレジスト ５……n-Si基板領域 ６……P-Si基板領域 ７……N+拡散領域 ８……原料であるSi基板 ９……酸化膜層 10……Siをエッチングするドライエッチング 11……ポリシリコン
Claims (1)
- 【請求項１】半導体基板に設置されたＰ型不純物層及び
ゲート電極より構成されるＰチャネル型MOSトランジス
タと、前記半導体基板に設置されたＮ型不純物層及びゲ
ート電極より構成されるＮチャネル型MOSトランジスタ
と、前記Ｐチャネル型MOSトランジスタ及び前記Ｎチャ
ネル型MOSトランジスタ上に設置された絶縁膜と、を有
する半導体装置の製造方法であって、 前記Ｐチャネル型MOSトランジスタの前記Ｐ型不純物層
上と前記Ｎチャネル型MOSトランジスタの前記Ｎ型不純
物層上とにある前記絶縁膜にコンタクトホールを形成す
る工程、 前記Ｐチャネル型MOSトランジスタの前記Ｐ型不純物層
上に形成された前記コンタクトホールをマスクするマス
クパターンを形成する工程、 前記マスクパターン形成後、前記Ｎチャネル型MOSトラ
ンジスタの前記Ｎ型不純物層上に形成された前記コンタ
クトホールより露出している前記Ｎ型不純物層をドライ
エッチング処理する工程、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185353A JP2817226B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185353A JP2817226B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350722A JPH0350722A (ja) | 1991-03-05 |
| JP2817226B2 true JP2817226B2 (ja) | 1998-10-30 |
Family
ID=16169304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185353A Expired - Fee Related JP2817226B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817226B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4607229B2 (ja) * | 2007-10-03 | 2011-01-05 | 富士通株式会社 | 電子機器 |
-
1989
- 1989-07-18 JP JP1185353A patent/JP2817226B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350722A (ja) | 1991-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09289323A (ja) | 半導体装置の製造方法 | |
| KR100232197B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2817226B2 (ja) | 半導体装置の製造方法 | |
| JPS5918874B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JP2589065B2 (ja) | 半導体集積装置の製造方法 | |
| KR100273314B1 (ko) | 반도체 장치 제조방법 | |
| KR100198632B1 (ko) | 반도체 소자의 제조방법 | |
| KR100277898B1 (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR100239452B1 (ko) | 반도체 소자의 제조방법 | |
| JPH065562A (ja) | 半導体薄膜の形成方法 | |
| US5795822A (en) | Method for manufacturing an aligned opening in an integrated circuit | |
| KR960012574B1 (ko) | 반도체장치의 제조방법 | |
| JPH09139433A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0794734A (ja) | 高耐圧トランジスタの製造方法 | |
| JPS59108327A (ja) | 半導体装置の製造方法 | |
| JPS59219966A (ja) | 半導体装置の製造方法 | |
| KR19980058389A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR19990085431A (ko) | 이에스디(esd) 보호회로 및 그 제조방법 | |
| JPH1065017A (ja) | 半導体装置およびその製造方法 | |
| JPS6218711A (ja) | 半導体装置の製造方法 | |
| JPS62293677A (ja) | 高耐圧ｍｏｓ・ｆｅｔの製造方法 | |
| JPS62248222A (ja) | 半導体装置の製造方法 | |
| KR19980081640A (ko) | Ｍｏｓ 공정으로 실리콘 기판 상에 커패시터 구조물을 형성하는방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070821 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |