JPH09139433A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH09139433A JPH09139433A JP7298104A JP29810495A JPH09139433A JP H09139433 A JPH09139433 A JP H09139433A JP 7298104 A JP7298104 A JP 7298104A JP 29810495 A JP29810495 A JP 29810495A JP H09139433 A JPH09139433 A JP H09139433A
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- oxide film
- field oxide
- gate insulating
- insulating film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置の製造方法に関し、ウェ
ル形成用露光マスクをゲート絶縁膜をエッチング除去す
る際に用いても、ＭＯＳ型高耐圧保護素子のゲート絶縁
膜となるフィールド酸化膜の膜減りを生じない手段を提
供する。 【解決手段】 同一基板１の上にフィールド酸化膜３に
よって画定され薄膜ゲート絶縁膜を具えるＭＯＳ型トラ
ンジスタ１２と、フィールド酸化膜の一部をゲート絶縁
膜とするＭＯＳ型高耐圧トランジスタ１３を有する半導
体集積回路装置の製造方法において、ＭＯＳ型高耐圧ト
ランジスタのゲート絶縁膜となるフィールド酸化膜の上
に、薄膜ゲート絶縁膜を具えるＭＯＳ型トランジスタの
ゲート電極を形成するためのポリシリコン層５2 を残す
ことによって、その後の製造工程によってＭＯＳ型高耐
圧トランジスタのゲート絶縁膜となるフィールド酸化膜
の膜厚が減少するのを防いでＭＯＳ型高耐圧トランジス
タの耐圧特性のばらつきを低減する。
ル形成用露光マスクをゲート絶縁膜をエッチング除去す
る際に用いても、ＭＯＳ型高耐圧保護素子のゲート絶縁
膜となるフィールド酸化膜の膜減りを生じない手段を提
供する。 【解決手段】 同一基板１の上にフィールド酸化膜３に
よって画定され薄膜ゲート絶縁膜を具えるＭＯＳ型トラ
ンジスタ１２と、フィールド酸化膜の一部をゲート絶縁
膜とするＭＯＳ型高耐圧トランジスタ１３を有する半導
体集積回路装置の製造方法において、ＭＯＳ型高耐圧ト
ランジスタのゲート絶縁膜となるフィールド酸化膜の上
に、薄膜ゲート絶縁膜を具えるＭＯＳ型トランジスタの
ゲート電極を形成するためのポリシリコン層５2 を残す
ことによって、その後の製造工程によってＭＯＳ型高耐
圧トランジスタのゲート絶縁膜となるフィールド酸化膜
の膜厚が減少するのを防いでＭＯＳ型高耐圧トランジス
タの耐圧特性のばらつきを低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、同一の基板の上に
フィールド酸化膜によって画定され薄膜ゲート絶縁膜を
具えるＭＯＳ型トランジスタと、例えば、保護素子であ
る、該フィールド酸化膜の一部をゲート絶縁膜とするＭ
ＯＳ型高耐圧トランジスタを有する半導体集積回路装置
の製造方法、特に、ＭＯＳ型高耐圧トランジスタのゲー
ト絶縁膜となるフィールド酸化膜の膜厚が減少するのを
防ぐ手段に特徴を有する半導体集積回路装置の製造方法
に関するものである。
フィールド酸化膜によって画定され薄膜ゲート絶縁膜を
具えるＭＯＳ型トランジスタと、例えば、保護素子であ
る、該フィールド酸化膜の一部をゲート絶縁膜とするＭ
ＯＳ型高耐圧トランジスタを有する半導体集積回路装置
の製造方法、特に、ＭＯＳ型高耐圧トランジスタのゲー
ト絶縁膜となるフィールド酸化膜の膜厚が減少するのを
防ぐ手段に特徴を有する半導体集積回路装置の製造方法
に関するものである。
【０００２】近年、半導体集積回路装置の高集積化に伴
い、同一基板上に、ＭＯＳ型トランジスタ等の低圧回路
素子を形成して例えばマイクロコンピュータなどを構成
し、且つ、ＭＯＳ型高耐圧トランジスタ等の高耐圧回路
素子を形成して例えば保護素子として用いるなどの必要
が生じている。
い、同一基板上に、ＭＯＳ型トランジスタ等の低圧回路
素子を形成して例えばマイクロコンピュータなどを構成
し、且つ、ＭＯＳ型高耐圧トランジスタ等の高耐圧回路
素子を形成して例えば保護素子として用いるなどの必要
が生じている。
【０００３】
【従来の技術】一般に、同一基板上にマイクロコンピュ
ータの制御素子等を構成する為の薄膜ゲート絶縁膜を用
いた通常のＭＯＳ型トランジスタと、例えば保護素子と
して用いることができる厚膜ゲート絶縁膜を用いたＭＯ
Ｓ型高耐圧トランジスタとを形成する場合、通常のトラ
ンジスタに於けるソース及びドレインを形成するのと同
時に高耐圧トランジスタに於けるソース及びドレインも
形成する為、イオン注入用スルー酸化膜の膜厚は、薄膜
ゲート絶縁膜を用いたＭＯＳ型トランジスタ及び厚膜ゲ
ート絶縁膜を用いたＭＯＳ型高耐圧トランジスタにおい
て同一にする必要がある。
ータの制御素子等を構成する為の薄膜ゲート絶縁膜を用
いた通常のＭＯＳ型トランジスタと、例えば保護素子と
して用いることができる厚膜ゲート絶縁膜を用いたＭＯ
Ｓ型高耐圧トランジスタとを形成する場合、通常のトラ
ンジスタに於けるソース及びドレインを形成するのと同
時に高耐圧トランジスタに於けるソース及びドレインも
形成する為、イオン注入用スルー酸化膜の膜厚は、薄膜
ゲート絶縁膜を用いたＭＯＳ型トランジスタ及び厚膜ゲ
ート絶縁膜を用いたＭＯＳ型高耐圧トランジスタにおい
て同一にする必要がある。
【０００４】そのため、半導体基板の上面に選択的に不
純物をイオン注入してウェルを形成し、半導体基板の表
面を選択的に熱酸化して、薄膜ゲート絶縁膜を用いるＭ
ＯＳ型トランジスタと厚膜ゲート絶縁膜を用いるＭＯＳ
型高耐圧トランジスタを形成する領域を画定するフィー
ルド酸化膜を形成し、薄膜ゲート絶縁膜を用いるＭＯＳ
型トランジスタを形成する領域にゲート絶縁膜を形成
し、このゲート絶縁膜上にポリシリコンのゲート電極を
形成した後に、ゲート電極の下以外のゲート絶縁膜をウ
ェットエッチングして除去している。
純物をイオン注入してウェルを形成し、半導体基板の表
面を選択的に熱酸化して、薄膜ゲート絶縁膜を用いるＭ
ＯＳ型トランジスタと厚膜ゲート絶縁膜を用いるＭＯＳ
型高耐圧トランジスタを形成する領域を画定するフィー
ルド酸化膜を形成し、薄膜ゲート絶縁膜を用いるＭＯＳ
型トランジスタを形成する領域にゲート絶縁膜を形成
し、このゲート絶縁膜上にポリシリコンのゲート電極を
形成した後に、ゲート電極の下以外のゲート絶縁膜をウ
ェットエッチングして除去している。
【０００５】図２は、従来の半導体集積回路装置の製造
工程説明図であり、（Ａ）〜（Ｅ）は各工程を示してい
る。この図において、２１はｐ型シリコン基板、２２は
ウェル、２３はフィールド酸化膜、２４はゲート絶縁
膜、２５はゲート電極、２６はスルー酸化膜、２７1は
低不純物濃度ソース領域、２７2 は低不純物濃度ドレイ
ン領域、２８はサイドウォール、２９1 は高不純物濃度
ソース領域、２９2 は高不純物濃度ドレイン領域、２９
3 は高不純物濃度ソース領域、３０は酸化シリコン膜、
３０1 ，３０2，３０3 はコンタクトホール、３１1 ，
３１2 ，３１3 は電極、３２はｐチャネルＭＯＳ型トラ
ンジスタ、３３はｐチャネルＭＯＳ型高耐圧保護素子で
ある。
工程説明図であり、（Ａ）〜（Ｅ）は各工程を示してい
る。この図において、２１はｐ型シリコン基板、２２は
ウェル、２３はフィールド酸化膜、２４はゲート絶縁
膜、２５はゲート電極、２６はスルー酸化膜、２７1は
低不純物濃度ソース領域、２７2 は低不純物濃度ドレイ
ン領域、２８はサイドウォール、２９1 は高不純物濃度
ソース領域、２９2 は高不純物濃度ドレイン領域、２９
3 は高不純物濃度ソース領域、３０は酸化シリコン膜、
３０1 ，３０2，３０3 はコンタクトホール、３１1 ，
３１2 ，３１3 は電極、３２はｐチャネルＭＯＳ型トラ
ンジスタ、３３はｐチャネルＭＯＳ型高耐圧保護素子で
ある。
【０００６】第１工程（図２（Ａ）参照） ｐ型シリコン基板２１の上面に、レジスト層を形成し、
このレジスト層をウェル２２を形成する予定の領域に開
口を有するウェル形成用露光マスクを用いて露光、現像
して、ウェル２２を形成する予定の領域に開口を有する
レジスト層を形成し、このレジスト層の開口を通して、
ｐ型シリコン基板２１の上面にｎ型不純物を選択的に導
入してｎ型ウェル２２を形成し、ｐ型シリコン基板２１
の表面のｐチャネルＭＯＳ型トランジスタ３２とｐチャ
ネルＭＯＳ型高耐圧保護素子３３を形成する領域に窒化
シリコン膜を形成し、露出しているｐ型シリコン基板２
１の上面を熱酸化して、ｐチャネルＭＯＳ型トランジス
タ３２を形成する領域とｐチャネルＭＯＳ型高耐圧保護
素子３３を形成する領域を画定するフィールド酸化膜２
３を形成する。
このレジスト層をウェル２２を形成する予定の領域に開
口を有するウェル形成用露光マスクを用いて露光、現像
して、ウェル２２を形成する予定の領域に開口を有する
レジスト層を形成し、このレジスト層の開口を通して、
ｐ型シリコン基板２１の上面にｎ型不純物を選択的に導
入してｎ型ウェル２２を形成し、ｐ型シリコン基板２１
の表面のｐチャネルＭＯＳ型トランジスタ３２とｐチャ
ネルＭＯＳ型高耐圧保護素子３３を形成する領域に窒化
シリコン膜を形成し、露出しているｐ型シリコン基板２
１の上面を熱酸化して、ｐチャネルＭＯＳ型トランジス
タ３２を形成する領域とｐチャネルＭＯＳ型高耐圧保護
素子３３を形成する領域を画定するフィールド酸化膜２
３を形成する。
【０００７】次いで、フィールド酸化膜２３を形成する
ときに用いた窒化シリコン膜を除去した後、ｐチャネル
ＭＯＳ型トランジスタ３２とｐチャネルＭＯＳ型高耐圧
保護素子３３を形成する領域のｐ型シリコン基板２１の
表面を熱酸化してゲート絶縁膜２４を形成する。
ときに用いた窒化シリコン膜を除去した後、ｐチャネル
ＭＯＳ型トランジスタ３２とｐチャネルＭＯＳ型高耐圧
保護素子３３を形成する領域のｐ型シリコン基板２１の
表面を熱酸化してゲート絶縁膜２４を形成する。
【０００８】次いで、フィールド酸化膜２３とゲート絶
縁膜２４の上の全面にＣＶＤ法によってポリシリコン層
を形成し、ゲート領域以外のポリシリコン層をドライエ
ッチングによって選択的に除去してポリシリコンからな
るｐチャネルＭＯＳ型トランジスタ３２のゲート電極２
５を形成する。
縁膜２４の上の全面にＣＶＤ法によってポリシリコン層
を形成し、ゲート領域以外のポリシリコン層をドライエ
ッチングによって選択的に除去してポリシリコンからな
るｐチャネルＭＯＳ型トランジスタ３２のゲート電極２
５を形成する。
【０００９】第２工程（図２（Ｂ）参照） 表面にレジスト層を形成し、このレジスト層を第１工程
で用いたウェル形成用露光マスクを用いて露光、現像し
て、ウェル２２に相当する領域に開口を有するレジスト
層を形成し、このレジスト層の開口中に露出しているゲ
ート絶縁膜２４をウェットエッチングによって除去す
る。
で用いたウェル形成用露光マスクを用いて露光、現像し
て、ウェル２２に相当する領域に開口を有するレジスト
層を形成し、このレジスト層の開口中に露出しているゲ
ート絶縁膜２４をウェットエッチングによって除去す
る。
【００１０】第３工程（図２（Ｃ）参照） 熱酸化することによって、露出しているｐ型シリコン基
板２１の表面にスルー酸化膜２６を形成する。この際、
ポリシリコンからなるゲート電極２５の表面も酸化され
る。
板２１の表面にスルー酸化膜２６を形成する。この際、
ポリシリコンからなるゲート電極２５の表面も酸化され
る。
【００１１】第４工程（図２（Ｄ）参照） フィールド酸化膜２３とゲート電極２５をマスクにし、
スルー酸化膜２６を通してｐ型シリコン基板２１の表面
にｐ型不純物をイオン注入してｐチャネルＭＯＳ型トラ
ンジスタ３２の低不純物濃度ソース領域２７1 と低不純
物濃度ドレイン領域２７2 を形成する。
スルー酸化膜２６を通してｐ型シリコン基板２１の表面
にｐ型不純物をイオン注入してｐチャネルＭＯＳ型トラ
ンジスタ３２の低不純物濃度ソース領域２７1 と低不純
物濃度ドレイン領域２７2 を形成する。
【００１２】次いで、ＣＶＤ法によって全面にシリコン
酸化膜を形成し、異方性エッチングしてゲート電極２５
の側面にサイドウォール２８を形成し、フィールド酸化
膜２３とゲート電極２５とサイドウォール２８をマスク
にしてｐ型シリコン基板２１の表面にｐ型不純物をイオ
ン注入して、ｐチャネルＭＯＳ型トランジスタ３２の高
不純物濃度ソース領域２９1 と高不純物濃度ドレイン領
域２９2 とｐチャネルＭＯＳ型高耐圧保護素子３３の高
不純物濃度ソース領域２９3 を形成する。
酸化膜を形成し、異方性エッチングしてゲート電極２５
の側面にサイドウォール２８を形成し、フィールド酸化
膜２３とゲート電極２５とサイドウォール２８をマスク
にしてｐ型シリコン基板２１の表面にｐ型不純物をイオ
ン注入して、ｐチャネルＭＯＳ型トランジスタ３２の高
不純物濃度ソース領域２９1 と高不純物濃度ドレイン領
域２９2 とｐチャネルＭＯＳ型高耐圧保護素子３３の高
不純物濃度ソース領域２９3 を形成する。
【００１３】第５工程（図２（Ｅ）参照） 全面にＣＶＤ法によって酸化シリコン膜３０を形成し、
酸化シリコン膜３０のｐチャネルＭＯＳ型トランジスタ
３２の高不純物濃度ソース領域２９1 と高不純物濃度ド
レイン領域２９2 およびｐチャネルＭＯＳ型高耐圧保護
素子３３の高不純物濃度ソース領域２９3 の上にコンタ
クトホール３０1 ，３０2 ，３０3 を形成し、その上の
全面にアルミニウム合金膜を形成し、パターニングする
ことによって、ｐチャネルＭＯＳ型トランジスタ３２の
高不純物濃度ソース領域２９1 と高不純物濃度ドレイン
領域２９2 およびｐチャネルＭＯＳ型高耐圧保護素子３
３の高不純物濃度ソース領域２９3 に接続された電極３
１1 ，３１2 および３１3を形成する。
酸化シリコン膜３０のｐチャネルＭＯＳ型トランジスタ
３２の高不純物濃度ソース領域２９1 と高不純物濃度ド
レイン領域２９2 およびｐチャネルＭＯＳ型高耐圧保護
素子３３の高不純物濃度ソース領域２９3 の上にコンタ
クトホール３０1 ，３０2 ，３０3 を形成し、その上の
全面にアルミニウム合金膜を形成し、パターニングする
ことによって、ｐチャネルＭＯＳ型トランジスタ３２の
高不純物濃度ソース領域２９1 と高不純物濃度ドレイン
領域２９2 およびｐチャネルＭＯＳ型高耐圧保護素子３
３の高不純物濃度ソース領域２９3 に接続された電極３
１1 ，３１2 および３１3を形成する。
【００１４】
【発明が解決しようとする課題】この従来技術によっ
て、同一基板の上に、マイクロコンピュータの制御素子
等を構成する薄膜ゲート絶縁膜を用いたＭＯＳ型トラン
ジスタと、例えば、保護素子である厚膜ゲート絶縁膜を
用いたＭＯＳ型高耐圧トランジスタを形成して半導体集
積回路装置を製造すると、既に図２（Ａ）以降に描かれ
ているように、第２工程においてゲート絶縁膜２４をウ
ェットエッチングする工程で、ｐチャネルＭＯＳ型高耐
圧保護素子３３のゲート絶縁膜となるフィールド酸化膜
２３が不規則に膜減りし、ｐチャネルＭＯＳ型高耐圧保
護素子３３の耐圧が不安定になるという問題を生じてい
た。
て、同一基板の上に、マイクロコンピュータの制御素子
等を構成する薄膜ゲート絶縁膜を用いたＭＯＳ型トラン
ジスタと、例えば、保護素子である厚膜ゲート絶縁膜を
用いたＭＯＳ型高耐圧トランジスタを形成して半導体集
積回路装置を製造すると、既に図２（Ａ）以降に描かれ
ているように、第２工程においてゲート絶縁膜２４をウ
ェットエッチングする工程で、ｐチャネルＭＯＳ型高耐
圧保護素子３３のゲート絶縁膜となるフィールド酸化膜
２３が不規則に膜減りし、ｐチャネルＭＯＳ型高耐圧保
護素子３３の耐圧が不安定になるという問題を生じてい
た。
【００１５】これを防ぐために、ウェル形成用露光マス
クを使用しないで、ｐチャネルＭＯＳ型高耐圧保護素子
３３のゲート絶縁膜を覆うレジストを形成しようとする
と、別の露光マスクを作成しなければならず、工程増と
なり、コストを上昇させるという問題を有している。
クを使用しないで、ｐチャネルＭＯＳ型高耐圧保護素子
３３のゲート絶縁膜を覆うレジストを形成しようとする
と、別の露光マスクを作成しなければならず、工程増と
なり、コストを上昇させるという問題を有している。
【００１６】本発明は、ウェル形成用露光マスクをゲー
ト絶縁膜をエッチング除去する際に用いても、ＭＯＳ型
高耐圧保護素子のゲート絶縁膜となるフィールド酸化膜
の膜減りを生じない半導体集積回路装置の製造方法を提
供することを目的とする。
ト絶縁膜をエッチング除去する際に用いても、ＭＯＳ型
高耐圧保護素子のゲート絶縁膜となるフィールド酸化膜
の膜減りを生じない半導体集積回路装置の製造方法を提
供することを目的とする。
【００１７】
【課題を解決するための手段】本発明にかかる半導体集
積回路装置の製造方法においては、同一の基板の上にフ
ィールド酸化膜によって画定され薄膜ゲート絶縁膜を具
えるＭＯＳ型トランジスタと、該フィールド酸化膜の一
部をゲート絶縁膜とするＭＯＳ型高耐圧トランジスタを
有する半導体集積回路装置の製造方法において、該ＭＯ
Ｓ型高耐圧トランジスタのゲート絶縁膜となるフィール
ド酸化膜の上に、該薄膜ゲート絶縁膜を具えるＭＯＳ型
トランジスタのゲート電極を形成するためのポリシリコ
ン層を残すことによって、その後の製造工程によって該
ＭＯＳ型高耐圧トランジスタのゲート絶縁膜となるフィ
ールド酸化膜の膜厚が減少する工程を採用した。
積回路装置の製造方法においては、同一の基板の上にフ
ィールド酸化膜によって画定され薄膜ゲート絶縁膜を具
えるＭＯＳ型トランジスタと、該フィールド酸化膜の一
部をゲート絶縁膜とするＭＯＳ型高耐圧トランジスタを
有する半導体集積回路装置の製造方法において、該ＭＯ
Ｓ型高耐圧トランジスタのゲート絶縁膜となるフィール
ド酸化膜の上に、該薄膜ゲート絶縁膜を具えるＭＯＳ型
トランジスタのゲート電極を形成するためのポリシリコ
ン層を残すことによって、その後の製造工程によって該
ＭＯＳ型高耐圧トランジスタのゲート絶縁膜となるフィ
ールド酸化膜の膜厚が減少する工程を採用した。
【００１８】この方法によると、フィールド酸化膜をゲ
ート絶縁膜とする保護素子等のＭＯＳ型高耐圧トランジ
スタのフィールド酸化膜の上に、薄膜ゲート絶縁膜を具
えるＭＯＳ型トランジスタのゲート電極を形成するため
のポリシリコン層を残すことによって、特に工程数を増
やすことなく、フィールド酸化膜の膜減りを防ぐことが
でき、安定した耐圧を有するＭＯＳ型高耐圧トランジス
タを有する半導体集積回路装置を製造することができ
る。
ート絶縁膜とする保護素子等のＭＯＳ型高耐圧トランジ
スタのフィールド酸化膜の上に、薄膜ゲート絶縁膜を具
えるＭＯＳ型トランジスタのゲート電極を形成するため
のポリシリコン層を残すことによって、特に工程数を増
やすことなく、フィールド酸化膜の膜減りを防ぐことが
でき、安定した耐圧を有するＭＯＳ型高耐圧トランジス
タを有する半導体集積回路装置を製造することができ
る。
【００１９】
【発明の実施の形態】図１は、本発明の実施の形態の半
導体集積回路装置の製造工程説明図であり、（Ａ）〜
（Ｅ）は各工程を示している。この図において、１はｐ
型シリコン基板、２はウェル、３はフィールド酸化膜、
４はゲート絶縁膜、５1 ，５2 はゲート電極、６はスル
ー酸化膜、７1 は低不純物濃度ソース領域、７2 は低不
純物濃度ドレイン領域、８はサイドウォール、９1 は高
不純物濃度ソース領域、９2 は高不純物濃度ドレイン領
域、９3 は高不純物濃度ソース領域、１０は酸化シリコ
ン膜、１０1 ，１０2 ，１０3 はコンタクトホール、１
１1 ，１１2 ，１１3 は電極、１２はｐチャネルＭＯＳ
型トランジスタ、１３はｐチャネルＭＯＳ型高耐圧保護
素子である。
導体集積回路装置の製造工程説明図であり、（Ａ）〜
（Ｅ）は各工程を示している。この図において、１はｐ
型シリコン基板、２はウェル、３はフィールド酸化膜、
４はゲート絶縁膜、５1 ，５2 はゲート電極、６はスル
ー酸化膜、７1 は低不純物濃度ソース領域、７2 は低不
純物濃度ドレイン領域、８はサイドウォール、９1 は高
不純物濃度ソース領域、９2 は高不純物濃度ドレイン領
域、９3 は高不純物濃度ソース領域、１０は酸化シリコ
ン膜、１０1 ，１０2 ，１０3 はコンタクトホール、１
１1 ，１１2 ，１１3 は電極、１２はｐチャネルＭＯＳ
型トランジスタ、１３はｐチャネルＭＯＳ型高耐圧保護
素子である。
【００２０】第１工程（図１（Ａ）参照） ｐ型シリコン基板１の上面にレジスト層を形成し、この
レジスト層を、ウェル２を形成する予定の領域に開口を
有するウェル形成用露光マスクを用いて露光、現像して
ウェル２を形成する予定の領域に開口を有するレジスト
層を形成し、この開口を通してｐ型シリコン基板１中に
ｎ型不純物を選択的に導入してｎ型ウェル２を形成す
る。
レジスト層を、ウェル２を形成する予定の領域に開口を
有するウェル形成用露光マスクを用いて露光、現像して
ウェル２を形成する予定の領域に開口を有するレジスト
層を形成し、この開口を通してｐ型シリコン基板１中に
ｎ型不純物を選択的に導入してｎ型ウェル２を形成す
る。
【００２１】次いで、ｐ型シリコン基板１の表面のｐチ
ャネルＭＯＳ型トランジスタ１２とｐチャネルＭＯＳ型
高耐圧保護素子１３を形成する領域に窒化シリコン膜を
形成し、露出しているｐ型シリコン基板１の上面を熱酸
化して、ｐチャネルＭＯＳ型トランジスタ１２を形成す
る領域とｐチャネルＭＯＳ型高耐圧保護素子１３を形成
する領域を画定するフィールド酸化膜３を形成する。
ャネルＭＯＳ型トランジスタ１２とｐチャネルＭＯＳ型
高耐圧保護素子１３を形成する領域に窒化シリコン膜を
形成し、露出しているｐ型シリコン基板１の上面を熱酸
化して、ｐチャネルＭＯＳ型トランジスタ１２を形成す
る領域とｐチャネルＭＯＳ型高耐圧保護素子１３を形成
する領域を画定するフィールド酸化膜３を形成する。
【００２２】フィールド酸化膜３を形成するときに用い
た窒化シリコン膜を除去した後、ｐチャネルＭＯＳ型ト
ランジスタ１２とｐチャネルＭＯＳ型高耐圧保護素子１
３を形成する領域のｐ型シリコン基板１の表面を熱酸化
してゲート絶縁膜４を形成する。
た窒化シリコン膜を除去した後、ｐチャネルＭＯＳ型ト
ランジスタ１２とｐチャネルＭＯＳ型高耐圧保護素子１
３を形成する領域のｐ型シリコン基板１の表面を熱酸化
してゲート絶縁膜４を形成する。
【００２３】フィールド酸化膜３とゲート絶縁膜４の上
の全面にＣＶＤ法によってポリシリコン層を形成し、ｐ
チャネルＭＯＳ型トランジスタ１２とｐチャネルＭＯＳ
型高耐圧保護素子１３のゲート領域以外のポリシリコン
層をドライエッチングによって選択的に除去してポリシ
リコンからなるゲート電極５1 ，５2 を形成する。
の全面にＣＶＤ法によってポリシリコン層を形成し、ｐ
チャネルＭＯＳ型トランジスタ１２とｐチャネルＭＯＳ
型高耐圧保護素子１３のゲート領域以外のポリシリコン
層をドライエッチングによって選択的に除去してポリシ
リコンからなるゲート電極５1 ，５2 を形成する。
【００２４】第２工程（図１（Ｂ）参照） 表面にレジスト層を形成し、このレジスト層を、第１工
程で用いたウェル形成用露光マスクを用いて露光、現像
してウェル２に開口を有するレジスト層を形成し、この
レジストの開口を通して露出しているゲート絶縁膜４を
ウェットエッチングによって除去する。
程で用いたウェル形成用露光マスクを用いて露光、現像
してウェル２に開口を有するレジスト層を形成し、この
レジストの開口を通して露出しているゲート絶縁膜４を
ウェットエッチングによって除去する。
【００２５】第３工程（図１（Ｃ）参照） 熱酸化によって、露出しているｐ型シリコン基板１の表
面にスルー酸化膜６を形成する。この際、ポリシリコン
層からなるゲート電極５1 ，５2 の表面も酸化される。
面にスルー酸化膜６を形成する。この際、ポリシリコン
層からなるゲート電極５1 ，５2 の表面も酸化される。
【００２６】第４工程（図１（Ｄ）参照） フィールド酸化膜３とゲート電極５1 をマスクにし、ス
ルー酸化膜６を通してｐ型不純物をイオン注入して低不
純物濃度ソース領域７1 と低不純物濃度ドレイン領域７
2 を形成する。
ルー酸化膜６を通してｐ型不純物をイオン注入して低不
純物濃度ソース領域７1 と低不純物濃度ドレイン領域７
2 を形成する。
【００２７】ＣＶＤ法によって全面にシリコン酸化膜を
形成し、異方性エッチングしてゲート電極５1 ，５2 の
側面にサイドウォール８を形成し、フィールド酸化膜３
とゲート電極５1 とサイドウォール８をマスクにしてｐ
型シリコン基板１の表面にｐ型不純物をイオン注入して
ｐチャネルＭＯＳ型トランジスタ１２の高不純物濃度ソ
ース領域９1 と高不純物濃度ドレイン領域９2 、および
ｐチャネルＭＯＳ型高耐圧保護素子１３の高不純物濃度
ソース領域９3 を形成する。
形成し、異方性エッチングしてゲート電極５1 ，５2 の
側面にサイドウォール８を形成し、フィールド酸化膜３
とゲート電極５1 とサイドウォール８をマスクにしてｐ
型シリコン基板１の表面にｐ型不純物をイオン注入して
ｐチャネルＭＯＳ型トランジスタ１２の高不純物濃度ソ
ース領域９1 と高不純物濃度ドレイン領域９2 、および
ｐチャネルＭＯＳ型高耐圧保護素子１３の高不純物濃度
ソース領域９3 を形成する。
【００２８】第５工程（図１（Ｅ）参照） その上の全面にＣＶＤ法によって酸化シリコン膜１０を
形成し、酸化シリコン膜１０のｐチャネルＭＯＳ型トラ
ンジスタ１２の高不純物濃度ソース領域９1 と高不純物
濃度ドレイン領域９2 およびｐチャネルＭＯＳ型高耐圧
保護素子１３の高不純物濃度ソース領域９3 の上にコン
タクトホール１０1 ，１０2 ，１０3 を形成する。
形成し、酸化シリコン膜１０のｐチャネルＭＯＳ型トラ
ンジスタ１２の高不純物濃度ソース領域９1 と高不純物
濃度ドレイン領域９2 およびｐチャネルＭＯＳ型高耐圧
保護素子１３の高不純物濃度ソース領域９3 の上にコン
タクトホール１０1 ，１０2 ，１０3 を形成する。
【００２９】その上の全面にアルミニウム合金層を形成
してパターニングすることに依り、ｐチャネルＭＯＳ型
トランジスタ１２の高不純物濃度ソース領域９1 と高不
純物濃度ドレイン領域９2 およびｐチャネルＭＯＳ型高
耐圧保護素子１３の高不純物濃度ソース領域９3 に接続
された電極１１1 ，１１2 ，１１3 を形成する。なお、
ｐチャネルＭＯＳ型高耐圧保護素子１３のゲート電極５
2 に対しては、適切な箇所（図示せず）に於いて、酸化
シリコン膜１０に電極コンタクト・ホールを形成して電
極・配線を導出し、所要の電圧を印加するか、又は、電
極１１1などと同電位にするか、更には接地することも
可能である。
してパターニングすることに依り、ｐチャネルＭＯＳ型
トランジスタ１２の高不純物濃度ソース領域９1 と高不
純物濃度ドレイン領域９2 およびｐチャネルＭＯＳ型高
耐圧保護素子１３の高不純物濃度ソース領域９3 に接続
された電極１１1 ，１１2 ，１１3 を形成する。なお、
ｐチャネルＭＯＳ型高耐圧保護素子１３のゲート電極５
2 に対しては、適切な箇所（図示せず）に於いて、酸化
シリコン膜１０に電極コンタクト・ホールを形成して電
極・配線を導出し、所要の電圧を印加するか、又は、電
極１１1などと同電位にするか、更には接地することも
可能である。
【００３０】
【発明の効果】以上説明したように、本発明によると、
高耐圧保護素子のゲート絶縁膜となるフィールド酸化膜
の膜厚が、後の工程で減少することがなく、耐圧が安定
な高耐圧保護素子を形成することができ、高集積化され
る半導体集積回路装置に関する技術分野において寄与す
るところが大きい。
高耐圧保護素子のゲート絶縁膜となるフィールド酸化膜
の膜厚が、後の工程で減少することがなく、耐圧が安定
な高耐圧保護素子を形成することができ、高集積化され
る半導体集積回路装置に関する技術分野において寄与す
るところが大きい。
【図１】本発明の実施の形態の半導体集積回路装置の製
造工程説明図であり、（Ａ）〜（Ｅ）は各工程を示して
いる。
造工程説明図であり、（Ａ）〜（Ｅ）は各工程を示して
いる。
【図２】従来の半導体集積回路装置の製造工程説明図で
あり、（Ａ）〜（Ｅ）は各工程を示している。
あり、（Ａ）〜（Ｅ）は各工程を示している。
１ ｐ型シリコン基板 ２ ウェル ３ フィールド酸化膜 ４ ゲート絶縁膜 ５1 ，５2 ゲート電極 ６ スルー酸化膜 ７1 低不純物濃度ソース領域 ７2 低不純物濃度ドレイン領域 ８ サイドウォール ９1 高不純物濃度ソース領域 ９2 高不純物濃度ドレイン領域 ９3 高不純物濃度ソース領域 １０ 酸化シリコン膜 １０1 ，１０2 ，１０3 コンタクトホール １１1 ，１１2 ，１１3 電極 １２ ｐチャネルＭＯＳ型トランジスタ １３ ｐチャネルＭＯＳ型高耐圧保護素子
Claims (1)
- 【請求項１】 同一の基板の上にフィールド酸化膜によ
って画定され薄膜ゲート絶縁膜を具えるＭＯＳ型トラン
ジスタと、該フィールド酸化膜の一部をゲート絶縁膜と
するＭＯＳ型高耐圧トランジスタを有する半導体集積回
路装置の製造方法において、該ＭＯＳ型高耐圧トランジ
スタのゲート絶縁膜となるフィールド酸化膜の上に、該
薄膜ゲート絶縁膜を具えるＭＯＳ型トランジスタのゲー
ト電極を形成するためのポリシリコン層を残すことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298104A JPH09139433A (ja) | 1995-11-16 | 1995-11-16 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298104A JPH09139433A (ja) | 1995-11-16 | 1995-11-16 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139433A true JPH09139433A (ja) | 1997-05-27 |
Family
ID=17855214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298104A Withdrawn JPH09139433A (ja) | 1995-11-16 | 1995-11-16 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1001466A1 (en) * | 1998-11-10 | 2000-05-17 | STMicroelectronics S.r.l. | High-voltage transistor structure for handling high-voltages in CMOS integrated circuits |
-
1995
- 1995-11-16 JP JP7298104A patent/JPH09139433A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1001466A1 (en) * | 1998-11-10 | 2000-05-17 | STMicroelectronics S.r.l. | High-voltage transistor structure for handling high-voltages in CMOS integrated circuits |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |