JPH06333944A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06333944A JPH06333944A JP5122757A JP12275793A JPH06333944A JP H06333944 A JPH06333944 A JP H06333944A JP 5122757 A JP5122757 A JP 5122757A JP 12275793 A JP12275793 A JP 12275793A JP H06333944 A JPH06333944 A JP H06333944A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 再現性の高い安定したプロセスで製造できる
半導体装置を提供する。 【構成】 シリコン基板１上に素子分離絶縁膜２，ゲー
ト絶縁膜３，ゲート電極４が形成され、素子分離絶縁膜
２とゲート電極４との間のシリコン基板１表面にソー
ス，ドレイン領域が形成され、それらの領域から素子分
離絶縁膜２の一部を覆うように接続層となる多結晶シリ
コン９Ａ，９Ｂが形成され、そしてこの多結晶シリコン
９とその上に形成される層間絶縁膜６との間に不純物拡
散防止用の窒化珪素１１が形成されている。また、ゲー
ト電極４上には多結晶シリコン９を酸化して得られた酸
化珪素１３からなる絶縁膜が形成されている。そして引
出し電極となる多結晶シリコン９Ａ，９Ｂに直接接続す
るように金属配線７が形成されている。
半導体装置を提供する。 【構成】 シリコン基板１上に素子分離絶縁膜２，ゲー
ト絶縁膜３，ゲート電極４が形成され、素子分離絶縁膜
２とゲート電極４との間のシリコン基板１表面にソー
ス，ドレイン領域が形成され、それらの領域から素子分
離絶縁膜２の一部を覆うように接続層となる多結晶シリ
コン９Ａ，９Ｂが形成され、そしてこの多結晶シリコン
９とその上に形成される層間絶縁膜６との間に不純物拡
散防止用の窒化珪素１１が形成されている。また、ゲー
ト電極４上には多結晶シリコン９を酸化して得られた酸
化珪素１３からなる絶縁膜が形成されている。そして引
出し電極となる多結晶シリコン９Ａ，９Ｂに直接接続す
るように金属配線７が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、高集積化かつ高速・低消費電力化に適した微細な絶
縁ゲート型電界効果トランジスタに用いて好適なもので
ある。
に、高集積化かつ高速・低消費電力化に適した微細な絶
縁ゲート型電界効果トランジスタに用いて好適なもので
ある。
【０００２】
【従来の技術】従来、ＭＯＳ型電界効果トランジスタの
ソース，ドレイン拡散層の面積を縮小することは、素子
面積そのものを縮小できることに加えて、ソース・ドレ
イン拡散層の寄生容量低減等による高速・低消費電力化
等、半導体装置の種々の性能向上を実現することができ
ることが考えられている。
ソース，ドレイン拡散層の面積を縮小することは、素子
面積そのものを縮小できることに加えて、ソース・ドレ
イン拡散層の寄生容量低減等による高速・低消費電力化
等、半導体装置の種々の性能向上を実現することができ
ることが考えられている。
【０００３】ところが一般に、ソース，ドレイン拡散層
の面積は、コンタクト孔の径の寸法と、コンタクト孔を
形成する際のゲート電極及び素子分離絶縁膜との位置合
わせずれ（以下単に合わせずれと呼ぶ）に対して見込む
余裕の寸法（以下単に合わせ余裕と呼ぶ）によって規定
され、これが縮小の際の障害となっている。そこで、こ
れらの寸法に規定されずにソース・ドレイン拡散層の面
積を縮小できる手法として、例えば、特開昭６１−１７
００６６号公報，特開昭６２−２９１１７６号公報に記
載の技術がある。この特開昭６２−２９１１７６号公報
に記載の一手法を図２に示す。同図において、符号１が
シリコン基板、２が素子分離絶縁膜、３がゲート絶縁
膜、４がゲート電極、５がソース，ドレイン拡散層、６
が層間絶縁膜、７が金属配線、そして８が絶縁膜であ
る。本構造では、多結晶シリコン膜９をソース，ドレイ
ン拡散層５に直接接続し、さらに、この多結晶シリコン
膜９に金属配線７を接続するようにして、上述のコンタ
クト孔形成に関わる寸法上の制約なしにソース，ドレイ
ン拡散層の面積を縮小する方法である。
の面積は、コンタクト孔の径の寸法と、コンタクト孔を
形成する際のゲート電極及び素子分離絶縁膜との位置合
わせずれ（以下単に合わせずれと呼ぶ）に対して見込む
余裕の寸法（以下単に合わせ余裕と呼ぶ）によって規定
され、これが縮小の際の障害となっている。そこで、こ
れらの寸法に規定されずにソース・ドレイン拡散層の面
積を縮小できる手法として、例えば、特開昭６１−１７
００６６号公報，特開昭６２−２９１１７６号公報に記
載の技術がある。この特開昭６２−２９１１７６号公報
に記載の一手法を図２に示す。同図において、符号１が
シリコン基板、２が素子分離絶縁膜、３がゲート絶縁
膜、４がゲート電極、５がソース，ドレイン拡散層、６
が層間絶縁膜、７が金属配線、そして８が絶縁膜であ
る。本構造では、多結晶シリコン膜９をソース，ドレイ
ン拡散層５に直接接続し、さらに、この多結晶シリコン
膜９に金属配線７を接続するようにして、上述のコンタ
クト孔形成に関わる寸法上の制約なしにソース，ドレイ
ン拡散層の面積を縮小する方法である。
【０００４】図３に、上記従来構造の形成工程の代表例
の概略を示す。同図（ａ）は、公知の方法によりシリコ
ン基板１上に素子分離絶縁膜２，ゲート絶縁膜３，ゲー
ト電極４，及びゲート側壁絶縁膜８を形成した後の断面
図である。ここで、ゲート電極４中にはＡｓ，Ｐ等の不
純物がドーピングされている。次に、図３（ｂ）に示す
ように、全面に多結晶シリコン膜９を形成した後、熱処
理する。これにより、前記ゲート電極４中のＡｓ，Ｐ等
の不純物がゲート電極４の上面と接する領域の多結晶シ
リコン膜９中に拡散し、Ａｓ，Ｐ等の不純物がドーピン
グされた多結晶シリコン膜９Ａに変換される。
の概略を示す。同図（ａ）は、公知の方法によりシリコ
ン基板１上に素子分離絶縁膜２，ゲート絶縁膜３，ゲー
ト電極４，及びゲート側壁絶縁膜８を形成した後の断面
図である。ここで、ゲート電極４中にはＡｓ，Ｐ等の不
純物がドーピングされている。次に、図３（ｂ）に示す
ように、全面に多結晶シリコン膜９を形成した後、熱処
理する。これにより、前記ゲート電極４中のＡｓ，Ｐ等
の不純物がゲート電極４の上面と接する領域の多結晶シ
リコン膜９中に拡散し、Ａｓ，Ｐ等の不純物がドーピン
グされた多結晶シリコン膜９Ａに変換される。
【０００５】次に、図３（ｃ）に示すように、ドーピン
グされた多結晶シリコン膜９Ａを選択的にエッチングし
た後、Ａｓイオンの注入および熱処理を行って、多結晶
シリコン膜９Ａを低抵抗化するとともに、高濃度のソー
ス，ドレイン拡散層５を形成する。その後、図３（ｄ）
に示すように、通常のフォトエッチングにより多結晶シ
リコン膜９が少なくとも素子分離絶縁膜２を覆うように
パターニングし、さらに層間絶縁膜６を形成後、コンタ
クト孔を開孔し金属配線７を形成する。
グされた多結晶シリコン膜９Ａを選択的にエッチングし
た後、Ａｓイオンの注入および熱処理を行って、多結晶
シリコン膜９Ａを低抵抗化するとともに、高濃度のソー
ス，ドレイン拡散層５を形成する。その後、図３（ｄ）
に示すように、通常のフォトエッチングにより多結晶シ
リコン膜９が少なくとも素子分離絶縁膜２を覆うように
パターニングし、さらに層間絶縁膜６を形成後、コンタ
クト孔を開孔し金属配線７を形成する。
【０００６】このような従来技術においては、多結晶シ
リコン膜９にＡｓ，Ｐ等の不純物がドーピングされるこ
とにより、そのエッチング速度が大きくなる現象を利用
して、自己整合的に多結晶シリコン膜９からなる引出し
電極膜をゲート電極４の上方にてソースおよびドレイン
側の２つに分離している。
リコン膜９にＡｓ，Ｐ等の不純物がドーピングされるこ
とにより、そのエッチング速度が大きくなる現象を利用
して、自己整合的に多結晶シリコン膜９からなる引出し
電極膜をゲート電極４の上方にてソースおよびドレイン
側の２つに分離している。
【０００７】
【発明が解決しようとする課題】ところが、多結晶シリ
コン膜９中の不純物濃度のばらつきによりエッチング速
度がばらつく等の理由から、エッチング残り（残査）に
よるソース側の多結晶シリコン膜９とドレイン側の多結
晶シリコン膜９との間、あるいはソース，ドレインと接
続された多結晶シリコン膜９とゲート電極４間での短
絡、あるいはオーバーエッチングによる多結晶シリコン
膜９の断線といった問題が発生しやすく、数千〜数十万
素子を集積化したＩＣを安定して製造することは難しか
った。
コン膜９中の不純物濃度のばらつきによりエッチング速
度がばらつく等の理由から、エッチング残り（残査）に
よるソース側の多結晶シリコン膜９とドレイン側の多結
晶シリコン膜９との間、あるいはソース，ドレインと接
続された多結晶シリコン膜９とゲート電極４間での短
絡、あるいはオーバーエッチングによる多結晶シリコン
膜９の断線といった問題が発生しやすく、数千〜数十万
素子を集積化したＩＣを安定して製造することは難しか
った。
【０００８】また、ゲート電極４は、多結晶シリコン膜
９へのＡｓ，Ｐ等の不純物をドーピングしておく必要が
ある。ところが、ゲート電極４中への高濃度ドーピング
は、その下のゲート絶縁膜３の信頼性低下やゲート電極
４の加工性の低下を招く。従って、本発明は上記問題点
に鑑み、その第１の目的とするところは、再現性の高い
安定したプロセスで製造できる半導体装置を提供するも
のである。
９へのＡｓ，Ｐ等の不純物をドーピングしておく必要が
ある。ところが、ゲート電極４中への高濃度ドーピング
は、その下のゲート絶縁膜３の信頼性低下やゲート電極
４の加工性の低下を招く。従って、本発明は上記問題点
に鑑み、その第１の目的とするところは、再現性の高い
安定したプロセスで製造できる半導体装置を提供するも
のである。
【０００９】さらに、多結晶シリコン膜９の上層の層間
絶縁膜６として、通常ＢＰＳＧ膜（ＢとＰとが添加され
た酸化珪素膜）が用いられるが、このＢＰＳＧ膜中のＢ
やＰが多結晶シリコン膜９に拡散することにより多結晶
シリコン膜９の抵抗がばらつくという問題もあった。従
って、本発明は上記問題点にも鑑み、その第２の目的と
するところは、第１の配線層の不純物拡散による抵抗値
のばらつきを抑えられる半導体装置を提供するものであ
る。
絶縁膜６として、通常ＢＰＳＧ膜（ＢとＰとが添加され
た酸化珪素膜）が用いられるが、このＢＰＳＧ膜中のＢ
やＰが多結晶シリコン膜９に拡散することにより多結晶
シリコン膜９の抵抗がばらつくという問題もあった。従
って、本発明は上記問題点にも鑑み、その第２の目的と
するところは、第１の配線層の不純物拡散による抵抗値
のばらつきを抑えられる半導体装置を提供するものであ
る。
【００１０】
【課題を解決するための手段】すなわち、上記問題点を
解決するためになされた第１の発明による半導体装置
は、半導体基板と、該半導体基板表面からその内部に形
成される拡散層と、該半導体基板上に形成され、拡散層
を露出する第１のコンタクトホールを有する第１の絶縁
層と、該第１のコンタクトホールを通して前記拡散層と
接続され、前記第１の絶縁層上の一部に形成された第１
の配線層と、該第１の配線層の酸化物より構成され、前
記第１の配線層を囲むようにして前記第１の絶縁層上の
他部に形成された絶縁部とを有することを特徴としてい
る。
解決するためになされた第１の発明による半導体装置
は、半導体基板と、該半導体基板表面からその内部に形
成される拡散層と、該半導体基板上に形成され、拡散層
を露出する第１のコンタクトホールを有する第１の絶縁
層と、該第１のコンタクトホールを通して前記拡散層と
接続され、前記第１の絶縁層上の一部に形成された第１
の配線層と、該第１の配線層の酸化物より構成され、前
記第１の配線層を囲むようにして前記第１の絶縁層上の
他部に形成された絶縁部とを有することを特徴としてい
る。
【００１１】また第２の発明による半導体装置は、半導
体基板と、該半導体基板表面からその内部に形成された
拡散層と、該拡散層上にコンタクトホールが設けられ、
前記基板上に形成された第１の絶縁層と、該コンタクト
ホールを通して前記拡散層と接続され、該第１の絶縁膜
上に形成された配線層と、該配線層を覆うように形成さ
れた拡散防止膜と、該拡散防止膜上に形成され、不純物
が添加された第２の絶縁層とを有することを特徴として
いる。
体基板と、該半導体基板表面からその内部に形成された
拡散層と、該拡散層上にコンタクトホールが設けられ、
前記基板上に形成された第１の絶縁層と、該コンタクト
ホールを通して前記拡散層と接続され、該第１の絶縁膜
上に形成された配線層と、該配線層を覆うように形成さ
れた拡散防止膜と、該拡散防止膜上に形成され、不純物
が添加された第２の絶縁層とを有することを特徴として
いる。
【００１２】
【作用】すなわち、第１の発明の半導体装置によれば、
第１の絶縁層上に形成される第１の配線層を酸化するこ
とで該第１の配線層を分離しているため、該第１の配線
層を確実に絶縁分離できる。また、第２の発明の半導体
装置によれば、第１の配線層と第２の絶縁層との間に拡
散防止膜を形成するようにしているため、前記第２の絶
縁層から前記第１の配線層への不純物の拡散を抑えるこ
とができる。
第１の絶縁層上に形成される第１の配線層を酸化するこ
とで該第１の配線層を分離しているため、該第１の配線
層を確実に絶縁分離できる。また、第２の発明の半導体
装置によれば、第１の配線層と第２の絶縁層との間に拡
散防止膜を形成するようにしているため、前記第２の絶
縁層から前記第１の配線層への不純物の拡散を抑えるこ
とができる。
【００１３】
【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。まず、第１の実施例について述べる。
図１は、本発明の実施例の構造を示す断面図であり、図
５〜図１０は図１に示した実施例の構造を形成する工程
の概略を示す断面図である。
従って説明する。まず、第１の実施例について述べる。
図１は、本発明の実施例の構造を示す断面図であり、図
５〜図１０は図１に示した実施例の構造を形成する工程
の概略を示す断面図である。
【００１４】まず、図５に示すように従来と同様の方法
によりシリコン基板１上に素子分離絶縁膜２，ゲート絶
縁膜３，ゲート電極４を形成し、将来ソース，ドレイン
拡散層５となるソース，ドレイン領域５’のシリコン基
板１表面を露出させる。ここで、絶縁膜８の形成方法と
しては、例えば水蒸気中で８７５℃，３０分程度の酸化
によってゲート電極４表面に１５０ｎｍ程度の熱酸化膜
を形成する。この時、酸化速度の違いによってシリコン
基板１表面には４０ｎｍ程度の熱酸化膜が形成されるの
で、ＨＦ等によるウエットエッチングによって、これを
除去し基板１表面を露出させる。その結果、ゲート電極
４の上面および側面のみに１００ｎｍ程度の膜厚の絶縁
膜８を形成することができる。
によりシリコン基板１上に素子分離絶縁膜２，ゲート絶
縁膜３，ゲート電極４を形成し、将来ソース，ドレイン
拡散層５となるソース，ドレイン領域５’のシリコン基
板１表面を露出させる。ここで、絶縁膜８の形成方法と
しては、例えば水蒸気中で８７５℃，３０分程度の酸化
によってゲート電極４表面に１５０ｎｍ程度の熱酸化膜
を形成する。この時、酸化速度の違いによってシリコン
基板１表面には４０ｎｍ程度の熱酸化膜が形成されるの
で、ＨＦ等によるウエットエッチングによって、これを
除去し基板１表面を露出させる。その結果、ゲート電極
４の上面および側面のみに１００ｎｍ程度の膜厚の絶縁
膜８を形成することができる。
【００１５】この時、ゲート電極４のパターニング後の
幅をＬμｍとすると、絶縁膜８を形成後のゲート電極４
のおおよその幅は（Ｌ−０．１５）μｍとなる。ここ
で、この絶縁膜８の膜厚ａは、ゲート電極４と後に形成
される接続層（多結晶シリコン膜９）間での電気的な絶
縁性を維持できるだけの膜厚があればよい。しかし、絶
縁膜８は、ゲート電極４とソース，ドレイン電極５間で
の寄生容量を下げる為には厚い方が望ましく、また、多
結晶シリコン膜９のパターニングの際の合わせ余裕にも
関係してくるので、素子特性や製造工程上の制約等から
総合的に決定すればよい。
幅をＬμｍとすると、絶縁膜８を形成後のゲート電極４
のおおよその幅は（Ｌ−０．１５）μｍとなる。ここ
で、この絶縁膜８の膜厚ａは、ゲート電極４と後に形成
される接続層（多結晶シリコン膜９）間での電気的な絶
縁性を維持できるだけの膜厚があればよい。しかし、絶
縁膜８は、ゲート電極４とソース，ドレイン電極５間で
の寄生容量を下げる為には厚い方が望ましく、また、多
結晶シリコン膜９のパターニングの際の合わせ余裕にも
関係してくるので、素子特性や製造工程上の制約等から
総合的に決定すればよい。
【００１６】なお、基板１上のゲート電極４上に、多結
晶シリコン／窒化珪素、あるいは多結晶シリコン／酸化
珪素／窒化珪素等といった積層膜を堆積後にパターニン
グすることにより積層構造としておくと、その後のいく
つかの酸化工程によるゲート電極４の酸化を防止した
り、ゲート電極４上の絶縁膜厚のみを厚くしたりするこ
ともできる。
晶シリコン／窒化珪素、あるいは多結晶シリコン／酸化
珪素／窒化珪素等といった積層膜を堆積後にパターニン
グすることにより積層構造としておくと、その後のいく
つかの酸化工程によるゲート電極４の酸化を防止した
り、ゲート電極４上の絶縁膜厚のみを厚くしたりするこ
ともできる。
【００１７】次に、図６に示すように、接続層として例
えば多結晶シリコン９を全面にＣＶＤ法により形成し、
その表面を酸化することにより２０ｎｍ程度の酸化珪素
１０を形成する。ここで、接続層としては、非晶質シリ
コンあるいは高融点金属の珪化物等の、導電性を有しか
つ酸化によって絶縁性の物質に変換される材料であれば
よい。その後、ソース，ドレイン不純物を多結晶シリコ
ン膜９中にイオン注入する。ＣＶＤ法により形成された
多結晶シリコン膜９は下地の形状に忠実に均一な膜厚で
形成される。
えば多結晶シリコン９を全面にＣＶＤ法により形成し、
その表面を酸化することにより２０ｎｍ程度の酸化珪素
１０を形成する。ここで、接続層としては、非晶質シリ
コンあるいは高融点金属の珪化物等の、導電性を有しか
つ酸化によって絶縁性の物質に変換される材料であれば
よい。その後、ソース，ドレイン不純物を多結晶シリコ
ン膜９中にイオン注入する。ＣＶＤ法により形成された
多結晶シリコン膜９は下地の形状に忠実に均一な膜厚で
形成される。
【００１８】次に、図７に示す様に、酸化珪素膜１０を
エッチング除去した後、窒化珪素等の耐酸化性膜１１を
ＣＶＤ法により全面に形成する。ここで、窒化珪素膜１
１形成前に再び多結晶シリコン表面を数十ｎｍ程度薄く
酸化しておいても、あるいは、酸化珪素膜１０をそのま
ま残しておいてもよい。続いて、フォトリソグラフィに
よりレジスト１２をパターンニングしゲート電極４の上
部が開孔するようにする。
エッチング除去した後、窒化珪素等の耐酸化性膜１１を
ＣＶＤ法により全面に形成する。ここで、窒化珪素膜１
１形成前に再び多結晶シリコン表面を数十ｎｍ程度薄く
酸化しておいても、あるいは、酸化珪素膜１０をそのま
ま残しておいてもよい。続いて、フォトリソグラフィに
よりレジスト１２をパターンニングしゲート電極４の上
部が開孔するようにする。
【００１９】次に、図８に示す様に、フォトレジストの
パターンニングによって露出したゲート電極４上の窒化
珪素膜１１をエッチング除去し、レジスト１２を除去す
る。このエッチングの時、その下層の多結晶シリコン膜
９の一部乃至はかなりの部分もエッチング除去する。こ
こで、多結晶シリコン膜９の膜厚の丁度半分程度をエッ
チング除去したとすると、その後の酸化により、残され
た多結晶シリコン膜９が酸化珪素膜１３に変わりととも
に体積変化によって、酸化されない領域の多結晶シリコ
ン膜９（窒化珪素１１に覆われている領域の多結晶シリ
コン膜９）とほぼ同じ膜厚の酸化珪素膜１３となる。こ
のため、酸化される領域（酸化珪素膜１３の領域）と酸
化されない領域（窒化珪素１１に覆われている領域）と
の間で段差がほとんどなくなり平坦性が向上できる。こ
れにより、さらに積層される上層の加工が容易となる。
但し、あらかじめ多結晶シリコン膜９の大部分をエッチ
ングしておいた方が、その後残された多結晶シリコン膜
９を酸化する量は少なくてすむため、工程の制御性はよ
く、また熱履歴を少なくすることもできる。この場合、
上記のような平坦性を確保することは難しい。従って、
平坦性を重視するか、あるいは、多結晶シリコン膜９の
酸化量を減らし工程を制御性よいものにすることを重視
するかはその都度決定すればよい。
パターンニングによって露出したゲート電極４上の窒化
珪素膜１１をエッチング除去し、レジスト１２を除去す
る。このエッチングの時、その下層の多結晶シリコン膜
９の一部乃至はかなりの部分もエッチング除去する。こ
こで、多結晶シリコン膜９の膜厚の丁度半分程度をエッ
チング除去したとすると、その後の酸化により、残され
た多結晶シリコン膜９が酸化珪素膜１３に変わりととも
に体積変化によって、酸化されない領域の多結晶シリコ
ン膜９（窒化珪素１１に覆われている領域の多結晶シリ
コン膜９）とほぼ同じ膜厚の酸化珪素膜１３となる。こ
のため、酸化される領域（酸化珪素膜１３の領域）と酸
化されない領域（窒化珪素１１に覆われている領域）と
の間で段差がほとんどなくなり平坦性が向上できる。こ
れにより、さらに積層される上層の加工が容易となる。
但し、あらかじめ多結晶シリコン膜９の大部分をエッチ
ングしておいた方が、その後残された多結晶シリコン膜
９を酸化する量は少なくてすむため、工程の制御性はよ
く、また熱履歴を少なくすることもできる。この場合、
上記のような平坦性を確保することは難しい。従って、
平坦性を重視するか、あるいは、多結晶シリコン膜９の
酸化量を減らし工程を制御性よいものにすることを重視
するかはその都度決定すればよい。
【００２０】次に、図９に示す様に、全面にＢＰＳＧ等
の層間絶縁膜６を形成し、さらに水蒸気中で熱処理する
ことで、ＢＰＳＧ膜をリフローする。このリフローのた
めの熱処理により同時に、ゲート電極４上の露出した部
分（エッチング後に残された部分）の多結晶シリコン膜
９を完全に酸化して酸化珪素膜１３とする。この酸化珪
素１３の形成により多結晶シリコン９はソース，ドレイ
ンの引出し電極９Ａおよび９Ｂとなる。この時、同時
に、多結晶シリコン膜９中にイオン注入した不純物が基
板１中に拡散してソース，ドレイン拡散層５が形成され
るとともに、多結晶シリコン膜９中の不純物を活性化し
て多結晶シリコン膜９の抵抗率が低くなる。
の層間絶縁膜６を形成し、さらに水蒸気中で熱処理する
ことで、ＢＰＳＧ膜をリフローする。このリフローのた
めの熱処理により同時に、ゲート電極４上の露出した部
分（エッチング後に残された部分）の多結晶シリコン膜
９を完全に酸化して酸化珪素膜１３とする。この酸化珪
素１３の形成により多結晶シリコン９はソース，ドレイ
ンの引出し電極９Ａおよび９Ｂとなる。この時、同時
に、多結晶シリコン膜９中にイオン注入した不純物が基
板１中に拡散してソース，ドレイン拡散層５が形成され
るとともに、多結晶シリコン膜９中の不純物を活性化し
て多結晶シリコン膜９の抵抗率が低くなる。
【００２１】この熱処理により、ゲート電極４の上方の
露出した多結晶シリコン膜９は、等方的に酸化されるた
め、窒化珪素１１の端面より左右の多結晶シリコン膜９
側まで酸化される。同様に素子端の多結晶シリコンの酸
化においても酸化珪素１１の端面より左右の多結晶シリ
コン膜９側まで酸化される。このため、結果的にゲート
電極４の上方および素子端部の多結晶シリコン９上に、
窒化珪素１１の突起部１１Ａ、１１Ｂが残存することに
なる。
露出した多結晶シリコン膜９は、等方的に酸化されるた
め、窒化珪素１１の端面より左右の多結晶シリコン膜９
側まで酸化される。同様に素子端の多結晶シリコンの酸
化においても酸化珪素１１の端面より左右の多結晶シリ
コン膜９側まで酸化される。このため、結果的にゲート
電極４の上方および素子端部の多結晶シリコン９上に、
窒化珪素１１の突起部１１Ａ、１１Ｂが残存することに
なる。
【００２２】この熱処理の条件としては、上述の層間絶
縁膜６のリフロー，露出部の多結晶シリコン膜９の酸
化，ソース，ドレイン拡散層５の形成，多結晶シリコン
膜９の不純物の活性化を考慮して決定する必要があり、
例えば８００〜９５０℃程度の温度で３０分〜１時間程
度の熱処理を行えばよい。以上のようにＢＰＳＧ膜のリ
フローにおいて４つの作用を同時に狙ったが、それらの
内いくつかを独立に行っても良い。例えば、前記熱処理
では層間絶縁膜６のリフローと多結晶シリコン膜９の酸
化を同時に行ったが、窒化珪素膜１１のエッチング後
に、先ず多結晶シリコン膜９の酸化の為の熱処理を行
い、その後に層間絶縁膜６を形成してもよい。また、こ
の熱処理によりソース，ドレイン拡散層５を形成した
が、多結晶シリコン膜９を形成する前に、シリコン基板
１中に第２導電型の不純物をイオン注入してソース，ド
レイン拡散層５を形成しておいてもよいし、さらにはそ
の拡散の為の熱処理までもを行っておいてもよい。ま
た、多結晶シリコン膜９の酸化とソース，ドレイン拡散
層５の形成の為の熱処理をリフローの前に同時に行って
もよい。
縁膜６のリフロー，露出部の多結晶シリコン膜９の酸
化，ソース，ドレイン拡散層５の形成，多結晶シリコン
膜９の不純物の活性化を考慮して決定する必要があり、
例えば８００〜９５０℃程度の温度で３０分〜１時間程
度の熱処理を行えばよい。以上のようにＢＰＳＧ膜のリ
フローにおいて４つの作用を同時に狙ったが、それらの
内いくつかを独立に行っても良い。例えば、前記熱処理
では層間絶縁膜６のリフローと多結晶シリコン膜９の酸
化を同時に行ったが、窒化珪素膜１１のエッチング後
に、先ず多結晶シリコン膜９の酸化の為の熱処理を行
い、その後に層間絶縁膜６を形成してもよい。また、こ
の熱処理によりソース，ドレイン拡散層５を形成した
が、多結晶シリコン膜９を形成する前に、シリコン基板
１中に第２導電型の不純物をイオン注入してソース，ド
レイン拡散層５を形成しておいてもよいし、さらにはそ
の拡散の為の熱処理までもを行っておいてもよい。ま
た、多結晶シリコン膜９の酸化とソース，ドレイン拡散
層５の形成の為の熱処理をリフローの前に同時に行って
もよい。
【００２３】その後、図１０に示す様に、従来と同様の
方法で、層間絶縁膜６、窒化珪素１１にコンタクト孔を
開口し、配線層となる金属配線７を形成する。これによ
り、金属配線７は、多結晶シリコン膜９と接続される。
以上のように第１実施例によると、ゲート電極上に成膜
した多結晶シリコンを酸化することでソース，ドレイン
側に分離するようにしているため、多結晶シリコンを確
実にソース，ドレイン側に絶縁分離することができる。
これにより、安定したプロセスで作製できる絶縁ゲート
型電界効果トランジスタを提供できる。
方法で、層間絶縁膜６、窒化珪素１１にコンタクト孔を
開口し、配線層となる金属配線７を形成する。これによ
り、金属配線７は、多結晶シリコン膜９と接続される。
以上のように第１実施例によると、ゲート電極上に成膜
した多結晶シリコンを酸化することでソース，ドレイン
側に分離するようにしているため、多結晶シリコンを確
実にソース，ドレイン側に絶縁分離することができる。
これにより、安定したプロセスで作製できる絶縁ゲート
型電界効果トランジスタを提供できる。
【００２４】また、ソース，ドレイン領域からの引出し
電極となる多結晶シリコンとその上に形成されるＢＰＳ
Ｇ膜からなる層間絶縁膜との間に、窒化珪素を形成して
いるために、ＢＰＳＧ膜から多結晶シリコンへのＢやＰ
といった不純物の拡散を防ぐことができる。これによ
り、多結晶シリコンの不純物拡散による抵抗値のばらつ
きを防ぐことができる。
電極となる多結晶シリコンとその上に形成されるＢＰＳ
Ｇ膜からなる層間絶縁膜との間に、窒化珪素を形成して
いるために、ＢＰＳＧ膜から多結晶シリコンへのＢやＰ
といった不純物の拡散を防ぐことができる。これによ
り、多結晶シリコンの不純物拡散による抵抗値のばらつ
きを防ぐことができる。
【００２５】以上述べた第１実施例においては、簡単の
ため１導電型の絶縁ゲート型電界効果トランジスタにつ
いて述べたが、通常の相補型絶縁ゲート型電界効果トラ
ンジスタの製造方法に従って、同一シリコン基板内に異
なる導電型の絶縁ゲート型電界効果トランジスタを本実
施例によって形成することができることはいうまでもな
い。
ため１導電型の絶縁ゲート型電界効果トランジスタにつ
いて述べたが、通常の相補型絶縁ゲート型電界効果トラ
ンジスタの製造方法に従って、同一シリコン基板内に異
なる導電型の絶縁ゲート型電界効果トランジスタを本実
施例によって形成することができることはいうまでもな
い。
【００２６】また、上記実施例においては、図７に示す
窒化膜１１のパターニングのためのレジストのパターニ
ングにおいて、位置合わせずれが生じる。これに対して
本実施例では、以下に示すように対応している。ゲート
電極４の側壁を覆う絶縁膜８の横方向の膜厚ａと前記接
続層９の膜厚ｂの和（ａ＋ｂ）を合わせ余裕とする事が
できる。これを、図４に基づいて説明する。
窒化膜１１のパターニングのためのレジストのパターニ
ングにおいて、位置合わせずれが生じる。これに対して
本実施例では、以下に示すように対応している。ゲート
電極４の側壁を覆う絶縁膜８の横方向の膜厚ａと前記接
続層９の膜厚ｂの和（ａ＋ｂ）を合わせ余裕とする事が
できる。これを、図４に基づいて説明する。
【００２７】同図（ａ），（ｂ），（ｃ），（ｄ）は全
て、多結晶シリコン膜９を全面に形成し、その上面にフ
ォトレジスト１２を塗布して、ゲート電極４の上部が開
孔するようにパターンニングした後の断面形状図であ
る。ここで同図（ａ）はパターンニングしたときに、合
わせずれの全くない場合であり、一般的にはフォトレジ
ストを残さない開孔領域（図中（ア）と示した領域）の
中心はゲート電極４の中心と一致している。
て、多結晶シリコン膜９を全面に形成し、その上面にフ
ォトレジスト１２を塗布して、ゲート電極４の上部が開
孔するようにパターンニングした後の断面形状図であ
る。ここで同図（ａ）はパターンニングしたときに、合
わせずれの全くない場合であり、一般的にはフォトレジ
ストを残さない開孔領域（図中（ア）と示した領域）の
中心はゲート電極４の中心と一致している。
【００２８】同図（ｃ）は、合わせずれが許容以上に大
きい場合であり、このままで多結晶シリコン層９のエッ
チングを実施すると、ゲート電極４の側方の（ソース，
ドレイン拡散層となる）シリコン基板１表面が剥き出し
になり、さらにはシリコン基板１表面がエッチングされ
てしまう。同図（ｂ）は、同図（ａ）（ｃ）の中間で、
合わせずれが最大限に許容される場合であり、（ａ），
（ｂ）の場合には多結晶シリコン膜９のエッチングの際
にシリコン基板１表面が剥き出しになることはない。
きい場合であり、このままで多結晶シリコン層９のエッ
チングを実施すると、ゲート電極４の側方の（ソース，
ドレイン拡散層となる）シリコン基板１表面が剥き出し
になり、さらにはシリコン基板１表面がエッチングされ
てしまう。同図（ｂ）は、同図（ａ）（ｃ）の中間で、
合わせずれが最大限に許容される場合であり、（ａ），
（ｂ）の場合には多結晶シリコン膜９のエッチングの際
にシリコン基板１表面が剥き出しになることはない。
【００２９】ここで（ｂ）中に示す様に、ゲート電極の
幅をＬ、前記開孔領域（ア）の幅をｌ、ゲート電極４側
壁の絶縁膜８の横方向の厚さをａ、多結晶シリコン膜９
の膜厚をｂとすると、最大限許容される合わせ余裕ｄ
は、
幅をＬ、前記開孔領域（ア）の幅をｌ、ゲート電極４側
壁の絶縁膜８の横方向の厚さをａ、多結晶シリコン膜９
の膜厚をｂとすると、最大限許容される合わせ余裕ｄ
は、
【００３０】
【数１】ｄ＝ａ＋ｂ＋（Ｌ−ｌ）／２ 、ｌ＞ｂ と表される。ここで、合わせ余裕は一般に、合わせずれ
の寸法，レジストのパターンニングの際の寸法ばらつ
き，エッチングの際のレジストに対するばらつきを含め
た寸法変化等を考慮して設定される。例えば合わせ余裕
を０. ３μｍに設定した場合、Ｌ＝ｌであれば、ゲート
電極４側壁の絶縁８膜の横方向の厚さａと多結晶シリコ
ン膜９の膜厚ｂの和（ａ＋ｂ）を０. ３μｍ以上にすれ
ばよい。
の寸法，レジストのパターンニングの際の寸法ばらつ
き，エッチングの際のレジストに対するばらつきを含め
た寸法変化等を考慮して設定される。例えば合わせ余裕
を０. ３μｍに設定した場合、Ｌ＝ｌであれば、ゲート
電極４側壁の絶縁８膜の横方向の厚さａと多結晶シリコ
ン膜９の膜厚ｂの和（ａ＋ｂ）を０. ３μｍ以上にすれ
ばよい。
【００３１】また、加工上の合わせ余裕として０．０５
μｍ以上を確保すればよいような微細化が可能な製造工
程においては、ａ＋ｂ＋（Ｌ−ｌ）／２＞０. ０５μｍ
となるように各寸法を設定すればよい。ところが、通常
はＬとｌの寸法は（全く同一ではないとしても）最小加
工寸法に近いほぼ同様の値となり、また、ゲート電極４
と多結晶シリコン膜９間の電気的な絶縁性を維持する為
にはゲート電極４側壁の絶縁膜８の横方向の厚さａも数
十ｎｍ以上は必要となるので、多結晶シリコン膜９の膜
厚ｂを０. ０５μｍ以上とすれば十分である。
μｍ以上を確保すればよいような微細化が可能な製造工
程においては、ａ＋ｂ＋（Ｌ−ｌ）／２＞０. ０５μｍ
となるように各寸法を設定すればよい。ところが、通常
はＬとｌの寸法は（全く同一ではないとしても）最小加
工寸法に近いほぼ同様の値となり、また、ゲート電極４
と多結晶シリコン膜９間の電気的な絶縁性を維持する為
にはゲート電極４側壁の絶縁膜８の横方向の厚さａも数
十ｎｍ以上は必要となるので、多結晶シリコン膜９の膜
厚ｂを０. ０５μｍ以上とすれば十分である。
【００３２】このように、ゲート側壁絶縁膜８の横方向
の厚さａと多結晶シリコン膜９の膜厚ｂの和（ａ＋ｂ）
をある値以上に設定することにより、この厚さによって
合わせ余裕をかせぐことができ、フォトエッチングによ
る多結晶シリコン膜９の加工が容易となる為に、加工の
安定性を向上させることができる。さらに、同図（ｄ）
に示す様に、多結晶シリコン膜９の上層に窒化珪素等の
耐酸化性膜１１を用いたとき、この場合は、耐酸化性膜
１１の膜厚ｃと多結晶シリコン膜９の膜厚ｂとの膜厚の
和（ｂ＋ｃ）とゲート側壁絶縁膜８の横方向の厚さａの
総和（ａ＋ｂ＋ｃ）で合わせ余裕をかせぐことができ、
より一層フォトエッチングによる多結晶シリコン膜９の
加工を安定化させることができる。これにより、最終的
な多結晶シリコン膜９の膜厚設定の自由度を上げること
ができる。なお、多結晶シリコン膜９の加工後に不必要
な耐酸化性膜１１の上層のみを除去してしまうこともで
きる。
の厚さａと多結晶シリコン膜９の膜厚ｂの和（ａ＋ｂ）
をある値以上に設定することにより、この厚さによって
合わせ余裕をかせぐことができ、フォトエッチングによ
る多結晶シリコン膜９の加工が容易となる為に、加工の
安定性を向上させることができる。さらに、同図（ｄ）
に示す様に、多結晶シリコン膜９の上層に窒化珪素等の
耐酸化性膜１１を用いたとき、この場合は、耐酸化性膜
１１の膜厚ｃと多結晶シリコン膜９の膜厚ｂとの膜厚の
和（ｂ＋ｃ）とゲート側壁絶縁膜８の横方向の厚さａの
総和（ａ＋ｂ＋ｃ）で合わせ余裕をかせぐことができ、
より一層フォトエッチングによる多結晶シリコン膜９の
加工を安定化させることができる。これにより、最終的
な多結晶シリコン膜９の膜厚設定の自由度を上げること
ができる。なお、多結晶シリコン膜９の加工後に不必要
な耐酸化性膜１１の上層のみを除去してしまうこともで
きる。
【００３３】本実施例において、例えば多結晶シリコン
膜９の膜厚を２００ｎｍ，窒化珪素膜１１の膜厚を１０
０ｎｍとして、ゲート電極４のパターニング後の幅Ｌを
Ｌ＝ｌとしたとすると、合わせ余裕ｄは ｄ＝ａ＋ｂ＋
（Ｌ−ｌ）／２＝０. １＋（０. ２＋０. １）＋（（Ｌ
−０. １５）−ｌ）／２＝０. ３２５μｍとなり、安定
してパターンニング加工を行う為の寸法余裕としては十
分な寸法を確保することができる。この多結晶シリコン
膜９及び窒化珪素膜１１の膜厚の下限は、上述の通り、
その製造工程において必要となる合わせ余裕から決定さ
れる。
膜９の膜厚を２００ｎｍ，窒化珪素膜１１の膜厚を１０
０ｎｍとして、ゲート電極４のパターニング後の幅Ｌを
Ｌ＝ｌとしたとすると、合わせ余裕ｄは ｄ＝ａ＋ｂ＋
（Ｌ−ｌ）／２＝０. １＋（０. ２＋０. １）＋（（Ｌ
−０. １５）−ｌ）／２＝０. ３２５μｍとなり、安定
してパターンニング加工を行う為の寸法余裕としては十
分な寸法を確保することができる。この多結晶シリコン
膜９及び窒化珪素膜１１の膜厚の下限は、上述の通り、
その製造工程において必要となる合わせ余裕から決定さ
れる。
【００３４】また、本発明を応用して従来よりも簡単な
工程で、同一シリコン基板内に異なる導電型の絶縁ゲー
ト型電界効果トランジスタを形成することができる。以
下、これを第２の実施例として図１１〜図１５を用いて
説明する。まず図１１に示す構造を図５を用いて述べた
方法と同様にして形成する。ここで図に示す２つの絶縁
ゲート型電界効果トランジスタは、それぞれシリコン基
板１内に形成したＮ型領域１４、Ｐ型領域１５内に形成
してある。
工程で、同一シリコン基板内に異なる導電型の絶縁ゲー
ト型電界効果トランジスタを形成することができる。以
下、これを第２の実施例として図１１〜図１５を用いて
説明する。まず図１１に示す構造を図５を用いて述べた
方法と同様にして形成する。ここで図に示す２つの絶縁
ゲート型電界効果トランジスタは、それぞれシリコン基
板１内に形成したＮ型領域１４、Ｐ型領域１５内に形成
してある。
【００３５】次に、図１２に示す様に、多結晶シリコン
膜９を全面に３００ｎｍ程度形成し、その表面を酸化す
ることにより２０ｎｍ程度の酸化珪素膜１０を形成す
る。続いて、Ｎ型のソース，ドレイン不純物であるＡｓ
を酸化珪素膜１０の表面から１００ｎｍ程度以下までの
領域にしか侵入しない様に４０ＫｅＶ程度以下の加速エ
ネルギーで全面にイオン注入する。
膜９を全面に３００ｎｍ程度形成し、その表面を酸化す
ることにより２０ｎｍ程度の酸化珪素膜１０を形成す
る。続いて、Ｎ型のソース，ドレイン不純物であるＡｓ
を酸化珪素膜１０の表面から１００ｎｍ程度以下までの
領域にしか侵入しない様に４０ＫｅＶ程度以下の加速エ
ネルギーで全面にイオン注入する。
【００３６】次に、図１３に示す様にフォトリソグラフ
ィー技術によって、Ｐ型領域を形成する予定の領域（例
えば、Ｐ型絶縁ゲート型電界効果トランジスタのソー
ス，ドレイン拡散層やＰ型領域１５のバイアス用コンタ
クト形成領域等）のみフォトレジストを除去するように
パターンニングする。ここで、フォトリソグラフィーを
行う前に、酸化珪素膜１０を除去しておいてもよい。続
いて、このレジスト１６をマスクにして露出した領域の
酸化珪素膜１０、及び多結晶シリコン膜９の表面を１０
０ｎｍ程度エッチングすることによってＡｓを含有した
多結晶シリコン膜９の表面部分を除去する。
ィー技術によって、Ｐ型領域を形成する予定の領域（例
えば、Ｐ型絶縁ゲート型電界効果トランジスタのソー
ス，ドレイン拡散層やＰ型領域１５のバイアス用コンタ
クト形成領域等）のみフォトレジストを除去するように
パターンニングする。ここで、フォトリソグラフィーを
行う前に、酸化珪素膜１０を除去しておいてもよい。続
いて、このレジスト１６をマスクにして露出した領域の
酸化珪素膜１０、及び多結晶シリコン膜９の表面を１０
０ｎｍ程度エッチングすることによってＡｓを含有した
多結晶シリコン膜９の表面部分を除去する。
【００３７】次に、図１４に示す様に、同一レジスト１
６をマスクにして、露出している領域に残っている２０
０ｎｍ程度の多結晶シリコン膜９中に選択的にＰ型不純
物として、例えばＢを２０ＫｅＶ程度の加速エネルギー
でイオン注入する。その後、レジスト１６を除去し、第
１の実施例において図７から図１０を用いて述べた方法
と同様にして、図１５に示す構造を形成する。
６をマスクにして、露出している領域に残っている２０
０ｎｍ程度の多結晶シリコン膜９中に選択的にＰ型不純
物として、例えばＢを２０ＫｅＶ程度の加速エネルギー
でイオン注入する。その後、レジスト１６を除去し、第
１の実施例において図７から図１０を用いて述べた方法
と同様にして、図１５に示す構造を形成する。
【００３８】その結果、同一シリコン基板内のそれぞれ
Ｐ型，Ｎ型領域に、Ｎ型ソース，ドレイン拡散層１９，
Ｐ型ソース，ドレイン拡散層２０が形成され、異なる導
電型の絶縁ゲート型電界効果トランジスタを形成するこ
とができる。通常、２回のフォトリソグラフィーによっ
てＮ型及びＰ型のソース，ドレイン拡散層等の不純物領
域を選択的に形成しているが、上述実施例によれば１回
のフォトリソグラフィーによってこれを実現できる為に
工程を簡略化することができる。シリコン基板内に直接
イオン注入を行ってソース，ドレイン拡散層を形成して
いる通常の構造の絶縁ゲート型電界効果トランジスタの
製造工程に、本実施例を適用しようとすると、シリコン
基板をエッチングしなければならず、エッチングによる
ダメージによってシリコン基板内に欠陥が発生しリーク
電流の増大等の問題が発生するが、本実施例においては
引き出し多結晶シリコン膜９の表面をエッチングしてい
るのでシリコン基板にはダメージ等の影響を及ぼすこと
がない。本実施例においては、先にＮ型の不純物である
Ａｓのイオン注入を全面に行ったが、先にＰ型の不純物
であるＢのイオン注入を全面に行った後に、上述の様に
してＮ型の不純物を選択的にイオン注入してもよい。
Ｐ型，Ｎ型領域に、Ｎ型ソース，ドレイン拡散層１９，
Ｐ型ソース，ドレイン拡散層２０が形成され、異なる導
電型の絶縁ゲート型電界効果トランジスタを形成するこ
とができる。通常、２回のフォトリソグラフィーによっ
てＮ型及びＰ型のソース，ドレイン拡散層等の不純物領
域を選択的に形成しているが、上述実施例によれば１回
のフォトリソグラフィーによってこれを実現できる為に
工程を簡略化することができる。シリコン基板内に直接
イオン注入を行ってソース，ドレイン拡散層を形成して
いる通常の構造の絶縁ゲート型電界効果トランジスタの
製造工程に、本実施例を適用しようとすると、シリコン
基板をエッチングしなければならず、エッチングによる
ダメージによってシリコン基板内に欠陥が発生しリーク
電流の増大等の問題が発生するが、本実施例においては
引き出し多結晶シリコン膜９の表面をエッチングしてい
るのでシリコン基板にはダメージ等の影響を及ぼすこと
がない。本実施例においては、先にＮ型の不純物である
Ａｓのイオン注入を全面に行ったが、先にＰ型の不純物
であるＢのイオン注入を全面に行った後に、上述の様に
してＮ型の不純物を選択的にイオン注入してもよい。
【００３９】次に、本発明の第３の実施例について、図
１６〜図２０を用いて説明する。まず図１６に示す構造
を図５から図８を用いて述べた方法と同様にして形成す
る。本実施例においては、ゲート電極４を、図には示さ
ないが多結晶シリコン／ＷＳｉｘ積層膜を用いたポリサ
イド電極としている。次に、図１７に示す様に多結晶シ
リコン膜９の露出した部分を完全に酸化して酸化珪素膜
１３とした後、熱燐酸によるウエットエッチングによっ
て窒化珪素膜１１を除去する。
１６〜図２０を用いて説明する。まず図１６に示す構造
を図５から図８を用いて述べた方法と同様にして形成す
る。本実施例においては、ゲート電極４を、図には示さ
ないが多結晶シリコン／ＷＳｉｘ積層膜を用いたポリサ
イド電極としている。次に、図１７に示す様に多結晶シ
リコン膜９の露出した部分を完全に酸化して酸化珪素膜
１３とした後、熱燐酸によるウエットエッチングによっ
て窒化珪素膜１１を除去する。
【００４０】次に、図１８に示す様に全面に高融点金属
層として例えばチタン１７を全面に４０ｎｍ程度形成す
る。次に、図１９に示す様に不活性ガス中で６００℃程
度の熱処理を行うことによって、多結晶シリコン膜９表
面においてのみチタン１７とシリコンが反応してチタン
シリサイド層１８が形成され、続いて過酸化水素とアン
モニア水との混合液等のチタンが選択的にエッチングさ
れる溶液で処理することによって、酸化珪素膜１３の表
面上に残った未反応のチタンが除去され、多結晶シリコ
ン膜９の表面のみに自己整合的にチタンシリサイド層１
８が形成できる。その後、８００℃以上の温度の不活性
ガス中で熱処理を行ってチタンシリサイド層１８を低抵
抗化した後、図２０に示すように、層間絶縁膜６である
ＢＰＳＧ膜を形成し、コンタクト孔を開口して金属配線
７を形成する。
層として例えばチタン１７を全面に４０ｎｍ程度形成す
る。次に、図１９に示す様に不活性ガス中で６００℃程
度の熱処理を行うことによって、多結晶シリコン膜９表
面においてのみチタン１７とシリコンが反応してチタン
シリサイド層１８が形成され、続いて過酸化水素とアン
モニア水との混合液等のチタンが選択的にエッチングさ
れる溶液で処理することによって、酸化珪素膜１３の表
面上に残った未反応のチタンが除去され、多結晶シリコ
ン膜９の表面のみに自己整合的にチタンシリサイド層１
８が形成できる。その後、８００℃以上の温度の不活性
ガス中で熱処理を行ってチタンシリサイド層１８を低抵
抗化した後、図２０に示すように、層間絶縁膜６である
ＢＰＳＧ膜を形成し、コンタクト孔を開口して金属配線
７を形成する。
【００４１】本実施例によれば、多結晶シリコン膜９の
抵抗を、その上層のチタンシリサイド層１８によって下
げることができるので、絶縁ゲート型電界効果トランジ
スタのソース，ドレイン拡散層５の寄生抵抗を低減で
き、半導体装置の一層の高速化を図ることができる。ま
た、従来シリコン基板内に形成したソース，ドレイン拡
散層５の表面をシリサイド化すると、ソース，ドレイン
部の接合リークが増大するという問題があったが、本実
施例の様に多結晶シリコン膜９の表面をシリサイド化す
ればシリコン基板内にはその影響が及ばず、上述の問題
は発生しない。
抵抗を、その上層のチタンシリサイド層１８によって下
げることができるので、絶縁ゲート型電界効果トランジ
スタのソース，ドレイン拡散層５の寄生抵抗を低減で
き、半導体装置の一層の高速化を図ることができる。ま
た、従来シリコン基板内に形成したソース，ドレイン拡
散層５の表面をシリサイド化すると、ソース，ドレイン
部の接合リークが増大するという問題があったが、本実
施例の様に多結晶シリコン膜９の表面をシリサイド化す
ればシリコン基板内にはその影響が及ばず、上述の問題
は発生しない。
【００４２】
【発明の効果】以上のように、第１の発明の半導体装置
によれば、第１の配線層を確実に絶縁分離できるように
なっている。これにより、再現性の高い安定したプロセ
スで作製できる半導体装置を提供することができる。ま
た、第２の発明の半導体装置によれば、第２の絶縁層か
ら第１の配線層への不純物の拡散がないため、第１の配
線層の不純物拡散による抵抗値のばらつきを抑えられる
半導体装置を提供することができる。
によれば、第１の配線層を確実に絶縁分離できるように
なっている。これにより、再現性の高い安定したプロセ
スで作製できる半導体装置を提供することができる。ま
た、第２の発明の半導体装置によれば、第２の絶縁層か
ら第１の配線層への不純物の拡散がないため、第１の配
線層の不純物拡散による抵抗値のばらつきを抑えられる
半導体装置を提供することができる。
【図１】本発明の第１の実施例の絶縁ゲート型電界効果
トランジスタの構造を示す断面図である。
トランジスタの構造を示す断面図である。
【図２】従来のソース，ドレイン拡散層面積を縮小させ
た絶縁ゲート型電界効果トランジスタの断面図である。
た絶縁ゲート型電界効果トランジスタの断面図である。
【図３】図２に示した絶縁ゲート型電界効果トランジス
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
【図４】本発明に係わる引き出し電極のパターンニング
の際の合わせ余裕の許容範囲を説明する断面図である。
の際の合わせ余裕の許容範囲を説明する断面図である。
【図５】第１の実施例の絶縁ゲート型電界効果トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図６】第１の実施例の絶縁ゲート型電界効果トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図７】第１の実施例の絶縁ゲート型電界効果トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図８】第１の実施例の絶縁ゲート型電界効果トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図９】第１の実施例の絶縁ゲート型電界効果トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図１０】第１の実施例の絶縁ゲート型電界効果トラン
ジスタの製造工程を示す断面図である。
ジスタの製造工程を示す断面図である。
【図１１】本発明の第２の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１２】本発明の第２の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１３】本発明の第２の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１４】本発明の第２の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１５】本発明の第２の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１６】本発明の第３の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１７】本発明の第３の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１８】本発明の第３の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図１９】本発明の第３の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
【図２０】本発明の第３の実施例の絶縁ゲート型電界効
果トランジスタの製造工程を示す断面図である。
果トランジスタの製造工程を示す断面図である。
１ シリコン基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース，ドレイン拡散層 ６ 層間絶縁膜 ７ 金属配線（配線層） ８ 絶縁膜 ９ 多結晶シリコン膜（接続層） ９Ａ，９Ｂ 引出し電極 １０ 酸化珪素膜 １１ 窒化珪素膜（耐酸化性膜） １２，１６ フォトレジスト １３ 酸化珪素膜（接続層９の酸化された酸化絶縁層） １４ Ｎ型領域 １５ Ｐ型領域 １７ チタン １８ チタンシリサイド １９ Ｎ型ソース，ドレイン拡散層 ２０ Ｐ型ソース，ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (7)
- 【請求項１】 半導体基板と、 該半導体基板表面からその内部に形成される拡散層と、 該半導体基板上に形成され、拡散層を露出する第１のコ
ンタクトホールを有する第１の絶縁層と、 該第１のコンタクトホールを通して前記拡散層と接続さ
れ、前記第１の絶縁層上の一部に形成された第１の配線
層と、 該第１の配線層の酸化物より構成され、前記第１の配線
層を囲むようにして前記第１の絶縁層上の他部に形成さ
れた絶縁部と、 を有することを特徴とした半導体装置。 - 【請求項２】 前記第１の配線層および絶縁部上に形成
され、該第１の配線層上に連通する第２のコンタクトホ
ールを設けた第２の絶縁層と、 該第２のコンタクトホールを通して前記第１の配線層に
接続され、該第２の絶縁層上に形成される第２の配線層
と、 を有することを特徴とした請求項１記載の半導体装置。 - 【請求項３】 半導体基板と、 該半導体基板表面からその内部に形成された拡散層と、 該拡散層上にコンタクトホールが設けられ、前記基板上
に形成された第１の絶縁層と、 該コンタクトホールを通して前記拡散層と接続され、該
第１の絶縁膜上に形成された配線層と、 該配線層を覆うように形成された拡散防止膜と、 該拡散防止膜上に形成され、不純物が添加された第２の
絶縁層と、 を有することを特徴とした半導体装置。 - 【請求項４】 前記拡散防止膜は窒化膜からなることを
特徴とした請求項３記載の半導体装置。 - 【請求項５】 前記拡散防止膜は高融点金属のシリサイ
ド化合物からなることを特徴とした請求項３記載の半導
体装置。 - 【請求項６】 前記第１の配線層は多結晶半導体からな
ることを特徴とする請求項１乃至３のいずれかに記載の
半導体装置。 - 【請求項７】 前記拡散層はＭＩＳ型トランジスタのソ
ースあるいはドレインであることを特徴とする請求項１
乃至３のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122757A JPH06333944A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
| US08/248,002 US5736770A (en) | 1993-05-25 | 1994-05-24 | Semiconductor device with conductive connecting layer and abutting insulator section made of oxide of same material |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122757A JPH06333944A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333944A true JPH06333944A (ja) | 1994-12-02 |
Family
ID=14843865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122757A Withdrawn JPH06333944A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5736770A (ja) |
| JP (1) | JPH06333944A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0138308B1 (ko) * | 1994-12-14 | 1998-06-01 | 김광호 | 층간접촉구조 및 그 방법 |
| US5986311A (en) * | 1997-05-19 | 1999-11-16 | Citizen Watch Company, Ltd. | Semiconductor device having recrystallized source/drain regions |
| JPH08213610A (ja) * | 1995-02-07 | 1996-08-20 | Sony Corp | 電界効果型半導体装置及びその製造方法 |
| US5840624A (en) * | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
| JP2964960B2 (ja) * | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5915199A (en) * | 1998-06-04 | 1999-06-22 | Sharp Microelectronics Technology, Inc. | Method for manufacturing a CMOS self-aligned strapped interconnection |
| US6180494B1 (en) * | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| KR20020019056A (ko) * | 1999-06-01 | 2002-03-09 | 히가시 데쓰로 | 반도체 장치의 제조 방법 및 제조 장치 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6036111B2 (ja) * | 1977-07-22 | 1985-08-19 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS61170066A (ja) * | 1985-01-23 | 1986-07-31 | Nec Corp | 半導体装置およびその製造方法 |
| JPS62291176A (ja) * | 1986-06-11 | 1987-12-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6312168A (ja) * | 1986-07-03 | 1988-01-19 | Oki Electric Ind Co Ltd | Ｌｄｄｍｉｓ型電界効果トランジスタ |
| US4922311A (en) * | 1987-12-04 | 1990-05-01 | American Telephone And Telegraph Company | Folded extended window field effect transistor |
| US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
| JP2647188B2 (ja) * | 1989-03-20 | 1997-08-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0374848A (ja) * | 1989-08-16 | 1991-03-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0382077A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | 半導体メモリ装置 |
| JPH03232238A (ja) * | 1990-02-07 | 1991-10-16 | Nec Corp | 半導体装置の製造方法 |
| JPH0451528A (ja) * | 1990-06-20 | 1992-02-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH04162668A (ja) * | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH04177760A (ja) * | 1990-11-09 | 1992-06-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
-
1993
- 1993-05-25 JP JP5122757A patent/JPH06333944A/ja not_active Withdrawn
-
1994
- 1994-05-24 US US08/248,002 patent/US5736770A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5736770A (en) | 1998-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |