JPH0382077A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0382077A
JPH0382077A JP1218197A JP21819789A JPH0382077A JP H0382077 A JPH0382077 A JP H0382077A JP 1218197 A JP1218197 A JP 1218197A JP 21819789 A JP21819789 A JP 21819789A JP H0382077 A JPH0382077 A JP H0382077A
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cell array
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capacitor
polycrystalline silicon
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Shuichi Oya
大屋　秀市
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリＨＷＥに間し、特に大容量。
高集積化に適した半導体メモリセルアレイの構造に間す
る。
［従来の技術］ 従来、積層電極構造のキャパシタを情報電荷蓄積に利用
した半導体メモリセルおよびそれを７レイ状に配置した
メモリ装置は数多く実用化されてきている。特にＤＲＡ
Ｍ（ダイナミックＲＡＭ）の分野では、積層電極構造の
キャパシタを３次元的に形成し、記憶ノード容量の増大
を目的としたメモリセルが一般にスタック型メモリセル
として知られている（例えば、ｌ５ＳＣＣＤＩにＥＳＴ
　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲ５，Ｐ、２８
４−２８５；Ｆｅｂ、、１９Ｂ？）。
［発明が解決しようとする課題］ 従来のスタック型ＤＲＡＭセルの模式的な断面図を第６
図に示す、記憶ノード邪のキャパシタは下層電極８９と
上層電極１２′で容量絶縁膜１１ゝを挟み込むことによ
って形成される。その容量値は、容量絶１１ＷＸ１１’
が固定（材質、膜厚等〉されれば、下層電極８°と上層
電極１２’の対向面積によって決まる。ここで、高集積
化のためにセルの平面積が縮小されると、動作上必要な
容量確保に下層電極８９の側面部分が重要になる。しか
しながら、下層量ｇ！８′の側面部の面積を増大させる
ことは、下層電極８′の厚さを増すことであり、装置表
面の段差を増大させることになる。
この段差はキャパシタの上部を通過するアルミニウム配
線１４’の形成に支障をきたす、特に、第６図中のＡ部
に示したように、セルアレイ部と周辺回路部の境界部で
の段差緩和が困難である。この理由を以下に説明する。
セルアレイ内部では、キャパシタの下Ｎ電極パターンを
設計上杵される範囲の最小間隔で配列できるから、その
間隙による凹部な平坦化するのは比較的容易である０例
えば、下Ｎ電極８′の厚さが１μｍ、下層電極間隔が１
μｍ、上層電極１２ゝの厚さが０．　２μｍの場合、電
極間の容量絶縁膜１１′の厚さを無視すれば最終的な凹
部は深さ約１μｍ２間ＦＭ０．６μｍのスリットとなる
。このようなスリットを埋めて平坦にするには、被覆性
が良くリフロー性のある絶縁材料を約０．　４μｍ程度
の厚さに成長し、適当な温度でリフローすれば十分であ
る。一方、セルアレイ端部では、下Ｆ！ｌＴｉ極８゛の
厚さ１μｍがそのまま垂直壁を有する段差として現れる
。この段差に対して前述の約０、　４μｍ程度のりフロ
ー性絶縁膜１３′による平坦化では、上部を通過するア
ルミニウム配線パターン形成時に配線１４゛の細りある
いは断線等の不都合が生じる。もちろん、この段差部の
形状改善のみであれば、成長するりフロー性ｗＡ縁膜１
３°を厚く（例えば段差と同程度の１μｍ程度）するこ
とによって実現できる。しかし、この絶縁膜１３゛を厚
くすると、アルミニウム配線１４゛と下層配線、例えば
不純物拡散領域とのコンタクト孔が深くなり、そこでの
アルミニウム配線の断線等別の問題が発生する。
本発明は上記従来の事情に鑑みなされｋもので、上記問
題点を合理的に解決した半導体メモリ装置を提供するこ
とを目的とする。
［発明の従来技術に対する相違点］ 上述した従来の半導体メモリに対し、本発明はメモリセ
ルアレイ外周縁に沿って、セルアレイ上部を通過するア
ルミニウム配線のパターニングを容易にし、断線を防止
するための適当な傾斜を有する構造体を配置するという
相違点を有する。
［課題を解決するための手段］ 本発明の半導体メモリ装置は、半導体基体上に、積層電
極構造の情報電荷蓄積用キャパシタを有するメモリセル
をアレイ状に配置し、前記積層電極キャパシタを構成す
るいずれかの電極と同一材料から成りかつ前記メモリセ
ルアレイの外部に向かって傾斜のついた側壁を有する構
造体を前記メモリセルアレイの外周縁に沿って配置した
ことを特徴とする。
［実施例コ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
本実施例ではスタック型ＤＲＡＭセルアレイの場合につ
いて図面を用いて説明するが、簡単のために本発明に係
らない部分は省略する。
本実施例の半導体メモリ装置は、半導体基体ｌ上に、メ
モリセルのスイッチ用ＭＯ５）ランジスタのゲート電極
２と、ビット線不純物拡散屡３と、記憶ノート不純物拡
散層４と、第１の眉間絶縁膜５と、コンタクト孔６を介
して記憶ノード不純物拡散層４と接続された多結晶シリ
コンのキャパシタ下Ｆ’電極８と、下層量４１ｉ８と同
一の多結晶シリコン暦で形成されセルアレイ外部に向か
って傾斜のついた側壁を有する構造体１０と、容量絶！
を膜１１と、多結晶シリコンのキャパシタ上Ｆ”Ｋ極１
２と、第２の層間絶ｍ膜１３と、上部アルミニウム配線
１４とによって構成されている。尚、第１図において、
多結晶シリコンの構造体１０よりも左側がセルアレイ部
、右側が周辺回路部である。
キャパシタ下Ｎ電極８の厚さは１μｍ、上Ｎ電極１２の
厚さは０．２μｍであり、メモリセルアレイ部と周辺回
路部の間には約１．２μｍの段差が存在する。このよう
な大きな段差も係わらず、上部アルミニウム配線１４は
構造体１０の緩いスロープに沿って周辺回路からセルア
レイ上部へフながることができ、断線の心配はない。
本実施例の平面模式図をｖ、２図に示す０本実施例では
、セルアレイ部１５の外周に沿ってアレイ全体を取り囲
むように構造体１０が配置されている。
次に、上記実施例に示した構造を実現するための望まし
い製造方法を説明する。この説明においても本発明に係
わらない部分は簡略化あるいは省略する。
まず、第３図（ａ）に示すように、Ｐ型シリコン基体１
上に、メモリセルのスイッチ用ＭＯ５）ランジスタのゲ
ート電極２と、ｎ型のビット線拡散Ｍ３と、ｎ型のノー
ド拡散Ｎ４とを形成し、第１の眉間絶縁膜５を成長する
０次いて、ノード拡散Ｍ４上にコンタクト孔６を開孔し
、多結晶シリコン￥Ｘ７を１μｍの厚さに成長し、ｎ型
不純物であるリンを拡散する。
次ぎに、第３図（ｂ）に示すように、フォトレジストを
マスクとして異方性の強いドライエツチング技術により
、セルアレイ内の多結晶シリコン膜７を垂直にバターニ
ングしてキャパシタの下層′Ｗｉ極８を形成する。尚、
本実施例では、電極８は各々の間隔が１μｍになるよう
にマトリクス状に配置されている。また、下７Ｈｔ極８
形成時に、周辺回路部上の多結晶シリコン膜７はフォト
レジストでマスクすることにより除去せずに残存させる
。
次ぎに、第３Ｆ　（ｃ）に示すように、セルアレイ部１
５およびセルアレイ部外周の構造体となるべき領域を覆
うようにフォトレジストパターン９を形成し、これをマ
スクとして周辺回路部上の多結晶シリコン膜７を等方性
エツチングにより除去する。この結果、セルアレイ部外
周に沿って傾斜のついた側壁を有する多結晶シリコンの
構造体１０が形成される。
次に、第３図（ｄ）に示すように、容量絶縁膜１１とし
て１００Ａ厚のシリコン窒化膜を成長し、次に０．　２
μｍ厚の多結晶シリコン膜を成長し、ｎ型不純物である
リンを拡散した後、所望の形状にパターニングしてキャ
パシタ上層電極１２を形成する。尚、この時点でキャパ
シタ下履電極間のスリットは約０．　６μｍの間隔とな
っている。
次に第３図（ｅ）に示すように、第２の眉間絶縁膜１３
として全面に０．　４μｍの厚さに適当なリン濃度のＰ
ＳＧ膜を成長し、９００℃〜９５０℃の温度て熱処理す
ると、成長した膜がリフローしてキャパシタ下層電極間
のスリットを埋める。
次に、必要に応じて回路接続用のコンタクト孔を開孔（
図面では省略）した後に、アルミニウム配線１４を形成
し、第１図に示した断面構造を得る。
第４図に本発明の他の一実施例の平面図を示す。
本実施例では、セルアレイ１５０図中の縦方向の外周に
沿ってのみ構造体１０が配置されている。
本セルアレイにおいてはアルミニウム配線】４はセルア
レイ上を横方向にのみ横切るように設計されており、前
記の実施例のように、構造体】０がセルアレイ１５全体
を取り囲む必要はない。
第５（！Ｉに本発明の更に他の一実施例の平面図を示す
０本実施例では、セルアレイ１５の外周に沿ってアルミ
ニウム配線１４の通過する部分にのみ複数の孤立した構
造体１０が配置されている。アルミニウム配線１４に対
する段差緩和の点からは、このような配置でも充分な効
果がある。
尚、上記の両実施例ともに断面構造は前記実施例の第１
図と同じであるから省略する。
［発明の効果コ 以上説明したように本発明は、段差の大きな積層電極構
造のキャパシタを有するメモリセルアレイとそれを駆動
する周辺回路部との境界に段差緩和用の構造体を設ける
ことによって、周辺回路部とセルアレイ部とのアルミニ
ウム配線を段差部での断線の恐れなく継ぐことが可能と
なる。更に、比較的薄い層間絶ＢＭによって段差緩和リ
フローが可能となるから、アルミニウム配線と下層の導
電層とのコンタクトも容易に実現できる（厚い眉間膜が
必要な場合にはコンタクト部でのアルミニウム配線が問
題となる）という効果がある。
／１ｆｆ品冨−）會臀顛す−劉５Ｒｑ １１図は本発明の一実施例の縦断面図、第２図はその平
面模式図、ｖ、３図（ａ）〜（ｅ）は第１図の断面構造
を実現するための製造方法を説明する工程断面図、ｖ、
４図は本発明の他の一実施例の平面模式図、第５図は本
発明の更に他の一実施例の平面模式図、第６図は従来例
の縦断面図である。
１　・　・　φ　・　・　・　・　・ ２．２９　・　・　・　・　・ ３・　・　・　・　・　・　・　◆ ４．４′　・・　◆　・　・ ５・　・　・　・　◆　・　・　・ ６◆　・　・　・　・　・　・　・ ７◆　・　・　・　・　・　・　◆ ８．８′　・・　・　・　・ ９　・　・　・　◆　・　・　・　・ １０　・　・　・　・　・　・　・ １１．１１’　　・　・　・ １２．１２’　　・　・　◆ １３　・　・　・　・　・　・　・ ・半導体基体、 ・ゲート電極、 ・ビット線拡散層、 ・記憶ノード拡散層、 ・第１の眉間絶縁膜、 ・コンタクト孔、 ・多結晶シリコン膜、 ・キャパシタ下層電極、 ・フォトレジスト、 ・傾斜のついた構造体、 ・容量絶縁膜、 ・キャパシタ上層電極、 ・第２の層間絶縁膜、 １４゜ ４９ ・アルミニウム配線、 ・セルアレイ、 ６ ・メモリセル。

Claims (1)

    【特許請求の範囲】
  1. 半導体基体上に、積層電極構造の情報電荷蓄積用キャパ
    シタを有するメモリセルをアレイ状に配置し、前記積層
    電極キャパシタを構成するいずれかの電極と同一材料か
    ら成りかつ前記メモリセルアレイの外部に向かって傾斜
    のついた側壁を有する構造体を前記メモリセルアレイの
    外周縁に沿って配置したことを特徴とする半導体メモリ
    装置。
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