JPH04338673A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に半導体装置の高集積化、微細化に不可欠な平坦化技
術に関するものである。

【０００２】

【従来の技術】半導体装置、特に半導体メモリにおいて
は記憶容量の増大と高速応答性を目指して素子構造の高
集積化および微細化に対する技術開発が進められている
。

【０００３】図１２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　　
Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）の構
造ブロック図である。図１２を参照してＤＲＡＭの概略
構造について説明する。一般に、ＤＲＡＭは多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイと、外
部との入出力に必要な周辺回路とから構成される。すな
わち、ＤＲＡＭ５０は、記憶情報のデータ信号を蓄積す
るためのメモリセルアレイ５１と、単位記憶回路を構成
するメモリセルを選択するためのアドレス信号を外部か
ら受けるためのロウアンドカラムアドレスバッファ５２
と、そのアドレス信号を解読することによりメモリセル
を指定するためのロウデコーダ５３およびカラムデコー
ダ５４と、指定されたメモリセルに蓄積された信号を増
幅して読出すセンスリフレッシュアンプ５５と、データ
入出力のためのデータインバッファ５６およびデータア
ウトバッファ５７と、クロック信号を発生するクロック
ジェネレータ５８とを含んでいる。

【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルが複数個配列されて形成されている。図１３は
、メモリセルアレイ５１を構成するメモリセルの４ビッ
ト分の等価回路図を示している。図示されたメモリセル
は、１個のＭＯＳ（Ｍｅｔａｌ　　Ｏｘｉｄｅ　　Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５と、これに接
続された１個のキャパシタ６とから構成されるいわゆる
１素子メモリセルを示している。

【０００５】次に、ＤＲＡＭの主要部の断面構造および
その主要製造工程について説明する。図１４ないし図１
７は、ＤＲＡＭのメモリセル領域３とセンスアンプ等の
周辺回路が形成される周辺領域４の断面構造を模式的に
示した断面模式図である。図１３に対応して、図１４の
メモリセル領域３には２ビット分のメモリセルが表示さ
れている。さらに、周辺領域４には１つのＭＯＳトラン
ジスタ１５が代表的に示されている。

【０００６】図１４を参照して、半導体基板１の主表面
上にはフィールド分離酸化膜２によって分離されたメモ
リセル領域３および周辺領域４が形成されている。メモ
リセル領域３のメモリセルは１つのＭＯＳトランジスタ
５と１つのキャパシタ６とから構成されている。ＭＯＳ
トランジスタ５は１対のソース・ドレイン領域９、９と
、ゲート酸化膜７を介して形成されたゲート電極８ａと
を備えている。またキャパシタ６は下部電極（ストレー
ジノード）１２と、誘電体層１３および上部電極（セル
プレート）１４とから構成される。このキャパシタ６は
いわゆるスタックトキャパシタと称される。そして、キ
ャパシタ６の一方端部は絶縁膜を介してゲート電極８ａ
の上部に延在し、さらに他方はフィールド酸化膜２の上
部を通過するワード線８ｂの上部に絶縁膜を介して延在
している。このようなスタックトキャパシタ６は半導体
基板１の平面占有面積を減少し、かつキャパシタ容量を
確保し得る構造として微細化構造に適する。一方で、キ
ャパシタ６がＭＯＳトランジスタのゲート電極上などに
乗上げるため、キャパシタ６の上部電極１４の表面位置
は半導体基板１の主表面から高く形成される。

【０００７】また、半導体基板１上の周辺領域４には、
たとえばＭＯＳトランジスタ１５が形成される。そして
、このメモリセル領域３および周辺領域４の表面上に全
面に酸化膜などの層間絶縁層２３が形成される。層間絶
縁層２３の表面は半導体基板１表面に形成されたＭＯＳ
トランジスタやキャパシタなどの表面形状を反映する。 このために、メモリセル領域３においては高く、また周
辺領域４においては相対的に低い段差を有する形状に形
成される。

【０００８】次に、図１５を参照して、層間絶縁層２３
の所定領域にコンタクトホール２０が形成される。さら
に、コンタクトホール２０の内部および層間絶縁層２３
の表面上にたとえばアルミニウムなどの金属層２２ａを
形成する。さらに、その表面上にレジスト２６を塗布す
る。この工程において、レジスト２６の表面は層間絶縁
層２３および金属層２２ａの表面形状を反映して段差起
伏の激しい表面形状が形成される。なお、メモリセル領
域３に位置するレジスト表面と周辺領域４に位置するレ
ジスト表面との段差が図中Ｓで示されている。次に、露
光用マスク２９を用いたフォトリソグラフィ法によって
レジスト２６が所定の形状に露光現像処理されてパター
ニングされる。さらにパターニングされたレジストマス
ク２６を用いて金属層２２ａを所定の形状にエッチング
する。これによって配線層、本例ではビット線２２が形
成される。

【０００９】さらに、図１６を参照して、ビット線２２
の表面上にさらに層間絶縁層２４が形成される。

【００１０】さらに、図１７を参照して、層間絶縁層２
４の表面上に配線層２５が形成される。

【００１１】以上の工程により、ＤＲＡＭが製造される
。

【００１２】

【発明が解決しようとする課題】一方、半導体装置の高
集積化に伴ない、各回路素子を形成するパターンサイズ
は縮小化されてきている。このために、パターニングに
使用される露光装置も解像度の優れた特性が要求され、
光源の波長が短いものが使用されるようになってきてい
る。このために、露光装置の焦点深度は益々浅くなって
きている。露光装置は、通常、焦点深度を越えた投影面
に露光すると像にぼけが生じ解像度の低下を引き起こす
。このような背景をもとに、従来のＤＲＡＭの製造工程
について再度説明する。図１５に示すビット線２２のパ
ターニング工程においては、レジスト２６の表面に、特
にメモリセル領域３と周辺領域４との表面において段差
Ｓが生じている。したがって、露光装置の焦点深度がこ
の段差Ｓより浅いような場合には金属層２２ａ（ビット
線）のパターニング精度が劣化する。そして、パターニ
ングされたビット線２２には線細り等が生じ、配線トラ
ブルの原因となる。このように、その表面上に配線層な
どが形成される層間絶縁層の表面の段差は、配線パター
ニングの性能を劣化させ、配線層の信頼性を低下させる
ため大きな問題となる。

【００１３】このような問題を解消するための一例とし
て、たとえば「Ａ　ＨＡＬＦ　ＭＩＣＲＯＮ　ＴＥＣＨ
ＮＯＬＯＧＹ　ＦＯＲ　ＡＮ　ＥＸＰＥＲＩＭＥＮＴＡ
Ｌ　１６　ＭＢＩＴ　ＤＲＡＭ　ＵＳＩＮＧ　ｉ−ＬＩ
ＮＥ　ＳＴＥＰＰＥＲ」Ｙ．Ｋａｗａｍｏｔｏｅｔ　ａ
ｌ．　１９８８　ＳＹＭＰＯＳＩＵＭ　ＯＮ　ＶＬＳＩ
　ＴＥＣＨＮＯＬＯＧＹ，　ＩＥＥＥ　ＣＡＴ．　Ｎｏ
．８８　ＣＨ−２５９７−３　Ｐ１８に示されるスタッ
クトキャパシタセルを有するＤＲＡＭが考案されている
。本例におけるＤＲＡＭは、半導体基板表面のメモリセ
ルを形成する部分を選択酸化法で酸化し、その後酸化膜
を除去することで深さ０．８μｍの凹部を形成している
。そして、この凹部にメモリセルを形成し、凹部が形成
されていない半導体基板の主表面に周辺回路を形成して
いる。 メモリセルはスタックトキャパシタを備えるため、積層
高さが高くなる。したがって、半導体基板表面の凹部に
メモリセルを形成することにより周辺回路領域との段差
を低減し、上記のリソグラフィ工程におけるパターニン
グ精度の劣化を防止しようとしている。しかしながら、
本例においては、たとえば周辺領域との段差を露光装置
の焦点深度以下に抑えることを主眼としたものであり、
段差の低減の程度にも限界がある。さらに、従来は周辺
領域とほとんど段差が生じなかったワード線やストレー
ジノードなどについても凹部に形成することによって新
たに段差を生じることとなる。

【００１４】この発明は、上記のような問題点を解消す
るためになされたもので、各々積層高さの異なる半導体
素子の表面上を覆う絶縁層を平坦化し、各素子間を接続
する配線層を平坦に形成することができる半導体装置お
よびその製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明は、半導体基板
の主表面上に、その上端が所定の高さに形成された複数
の素子を含む第１素子形成領域と、その上端位置が第１
素子形成領域に形成された素子よりも低い位置に形成さ
れた複数の素子を含む第２素子形成領域と、第１および
第２素子形成領域の表面を覆う層間絶縁層とを備えた半
導体装置の製造方法であり、以下の工程を備えている。 まず、半導体基板上の第１および第２素子形成領域の表
面上に絶縁層を形成する。この絶縁層は、第２素子形成
領域上の上部表面より第１素子形成領域上の上部表面が
半導体基板の表面上の高い位置に形成された層間絶縁層
を構成する。次に、第２素子形成領域の表面に位置する
層間絶縁層の表面上にマスク層を形成する。そして、マ
スク層をマスクとして、第１素子形成領域上に位置する
層間絶縁層の表面をエッチングする。そして、これによ
り第１素子形成領域の上部に位置する層間絶縁層の表面
と第２素子形成領域の上部に位置する層間絶縁層の表面
の位置をほぼ一致させる。

【００１６】

【作用】この発明による半導体装置の製造方法によれば
、半導体基板上の低い位置に位置する第２素子形成領域
の表面をエッチングに対するマスク層で保護することに
より、基板上の高い位置に表面が形成された第１素子形
成領域の上部に位置する層間絶縁層のみをエッチングし
てその膜厚を減ずることができる。これによって両者の
素子形成領域間の層間絶縁層の表面を平坦化することが
できる。そして、平坦な層間絶縁層の表面上には微細パ
ターンの配線層を形成することができる。

【００１７】

【実施例】以下、本発明の一実施例を図を用いて説明す
る。

【００１８】図１は、本発明の一実施例によるＤＲＡＭ
の断面構造図である。この図１には、ＤＲＡＭのメモリ
セル領域３と周辺領域４とが模式的に示されている。ま
ず、メモリセル領域３には２ビット分のメモリセルが示
されている。メモリセルは、１個のＭＯＳトランジスタ
５と１つのキャパシタ６とから構成されている。また、
周辺領域４は周辺回路に含まれるＭＯＳトランジスタ１
５が代表的に示されている。メモリセル領域３および周
辺領域４は各々半導体基板１の表面上に選択的に形成さ
れたフィールド分離酸化膜２によって各々絶縁分離され
ている。

【００１９】メモリセルに含まれるＭＯＳトランジスタ
５は、半導体基板１表面に形成された１対の不純物領域
９、９と、薄いゲート酸化膜７を介して形成されたゲー
ト電極８ａとを備える。また、ゲート電極８ａはワード
線の一部によって構成されている。

【００２０】キャパシタ６は多結晶シリコンなどの導電
材料からなる下部電極１２と、この下部電極１２の表面
上に形成された誘電体層１３および多結晶シリコンなど
からなる上部電極１４とから構成される。

【００２１】下部電極１２は、その一部がＭＯＳトラン
ジスタ５の一方の不純物領域９に接続されている。また
、下部電極１２は、ゲート電極８ａの上部からフィール
ド分離酸化膜２の上部を通るワード線８ｂの上面にまで
延在している。

【００２２】周辺領域４に形成されるＭＯＳトランジス
タ１５は、半導体基板１表面に形成された１対の不純物
領域１８、１８と、薄いゲート酸化膜１６を介して形成
されたゲート電極１７とを備える。

【００２３】半導体基板１表面上のメモリセル領域３お
よび周辺領域４の上面は膜厚の厚い層間絶縁層２３で覆
われている。さらにその表面はメモリセル領域３と周辺
領域４の上部において等しく平坦に形成されている。層
間絶縁層２３の中にはメモリセルのＭＯＳトランジスタ
５の一方の不純物領域９に達するコンタクトホール２０
が形成されている。そして、ビット線２２はこのコンタ
クトホール２０の内部および層間絶縁層２３の平坦な表
面上に形成されている。

【００２４】このように、半導体基板１表面上のメモリ
セル領域３および周辺領域４の両方を均一に覆う層間絶
縁膜２３はその表面に段差が形成されていない。したが
って、この層間絶縁層２３の表面上に形成される配線層
、たとえばビット線２２は平坦な形状に形成される。

【００２５】次に、図２ないし図１１を用いて上記のＤ
ＲＡＭの製造工程について説明する。

【００２６】まず、図２において、半導体基板１表面の
所定領域にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ
　　ｏｆ　　Ｓｉｌｉｃｏｎ）法を用いて厚いフィール
ド分離酸化膜２、２を形成する。このフィールド分離酸
化膜２により、分離されたメモリセル領域３および周辺
領域４が構成される。

【００２７】次に、図３において、半導体基板１表面を
熱酸化してフィールド分離酸化膜２に囲まれた半導体基
板表面に膜厚２００Å程度のシリコン酸化膜を形成する
。続いて、減圧ＣＶＤ法により膜厚２０００Å程度の多
結晶シリコン層を形成する。さらに、その表面上にＣＶ
Ｄ法を用いて膜厚２０００Å程度のシリコン酸化膜を形
成する。そして、フォトリソグラフィ法およびエッチン
グ法を用いてシリコン酸化膜、多結晶シリコン層および
シリコン酸化膜７を所定の形状にパターニングする。 これによってメモリセル領域３および周辺領域４のＭＯ
Ｓトランジスタ５、１５のゲート酸化膜７、１６、ゲー
ト電極８ａ、１７およびワード線８ｂ、および絶縁膜１
０ａ、２５ａが形成される。次に、パターニングされた
ゲート電極８ａ、１７などをマスクとして半導体基板１
表面に砒素（Ａｓ）などの不純物イオン３０をイオン注
入する。これにより半導体基板１中に不純物領域９、１
８が形成される。

【００２８】さらに、図４において、半導体基板１表面
上の全面に減圧ＣＶＤ法を用いて膜厚２０００Å程度の
シリコン酸化膜を堆積する。そして、シリコン酸化膜を
異方性エッチングにより選択的に除去する。これにより
ゲート電極８ａ、１７およびワード線８ｂの上面および
側面にのみ絶縁膜１０ａ、１０ｂ、２５ａ、２５ｂを残
余する。

【００２９】さらに、図５において、一方のソース・ド
レイン領域９、１８の表面上に絶縁層２６を形成する。 さらに、基板上の全面に多結晶シリコン層を形成し、フ
ォトリソグラフィー法およびエッチング法を用いてパタ
ーニングする。これによりキャパシタ６の下部電極（ス
トレージノード）１２を形成する。

【００３０】さらに、図６において、下部電極１２の表
面に、たとえば熱酸化法によってシリコン酸化膜を膜厚
１００Å程度形成することにより、誘電体層１３を形成
する。さらに、減圧ＣＶＤ法を用いて多結晶シリコン層
を膜厚２０００Å程度形成する。そして、フォトリソグ
ラフィー法およびエッチング法を用いて多結晶シリコン
層をパターニングしてキャパシタの上部電極１４を形成
する。

【００３１】その後、図７において、基板上の全面に減
圧ＣＶＤ法を用いて不純物を含んだ酸化膜を膜厚０．５
〜１μｍ程度形成する。そして、この酸化膜に熱処理を
行ない表面を平坦化する。以上の工程により形成された
層間絶縁層２３ａ、２３ｂは、メモリセル領域３の上面
位置が周辺回路領域４の上面位置よりも高く形成された
段差表面を有している。さらに、層間絶縁層２３ａ、２
３ｂの表面上にレジストを塗布し、パターニングする。 これによりレジスト２４を周辺回路領域４の層間絶縁層
２３ｂの表面上にのみ形成する。

【００３２】その後、図８において、レジスト２４をマ
スクとしてメモリセル領域３の表面に露出した層間絶縁
層２３ａの表面を異方性エッチングを用いてエッチング
する。そして、メモリセル領域の層間絶縁層２３ａの表
面が、周辺回路領域４の層間絶縁層２３ｂの表面とほぼ
同一の高さになるまでエッチングする。その後、レジス
ト２４を除去する。このようなエッチング工程によって
形成された層間絶縁層２３ａ、２３ｂの表面はメモリセ
ル領域３と周辺回路領域４との間に僅かに突起状の領域
が形成されるが、全体的に同一の表面位置を有する平坦
な表面に形成される。

【００３３】次に、図９において、層間絶縁層２３の表
面を等方性エッチングを施して平坦化する。

【００３４】さらに、図１０において、層間絶縁層２３
中の所定の位置にコンタクトホール２０を形成する。

【００３５】さらに、図１１において、コンタクトホー
ル２０の内部に、たとえば選択ＣＶＤ−Ｗ（タングステ
ン）を堆積してコンタクトホール２０の内部に接続配線
層２１を形成する。さらに、層間絶縁層２３の表面上に
、たとえば多結晶シリコン層と金属シリサイド層の積層
構造からなるポリサイドビット線２２を形成する。

【００３６】以上の工程によりＤＲＡＭが製造される。 なお、上記実施例では、接続配線層２１として、選択Ｃ
ＶＤ法によるタングステン膜の例を示したが、特にこれ
に限定されるものではなく、たとえば多結晶シリコン膜
、金属シリサイド膜、金属膜、ＴｉＮ膜、あるいはこれ
らの膜を交互に重ねた複合膜であってもよい。

【００３７】また、ビット線２２として、ポリサイド構
造の例を示したが、他の導電膜であってもよく、例えば
多結晶シリコン膜、金属シリサイド膜、金属層、ＴｉＮ
膜、あるいはこれらの複合膜であってもよい。

【００３８】さらに、上記実施例では、ビット線２２は
接続配線層２１を介してメモリセルのＭＯＳトランジス
タ５のソース・ドレイン領域９に接続される例を示した
が、接続配線層２１を介さず、直接コンタクトホール２
０内にビット線２２を形成してソース・ドレイン領域９
に接続させても構わない。

【００３９】さらに、上記実施例では素子分離領域に厚
い酸化膜を形成するＬＯＣＯＳ法の例を示したが、他の
分離方法でもよく、たとえばフィールドシールド分離方
法でも同様の効果を示す。また、ＭＯＳトランジスタの
ソース・ドレイン構造はＬＤＤ構造のものについて示し
たが、特にこれに限定されるものではない。

【００４０】なお、層間絶縁膜２３は酸化膜以外の絶縁
膜、たとえば窒化膜であっても構わない。

【００４１】

【発明の効果】以上のように、本発明による半導体装置
の製造方法は、半導体基板の表面上に形成される種々の
半導体素子を覆う層間絶縁層の表面を平坦化し、この平
坦化された表面上に配線層を形成する行程を備えるよう
に構成されているので、配線層のパターニングに用いら
れる露光装置の焦点ぼけを生ずることなく微細なパター
ンを有する配線層を形成することが可能であり、これに
より配線層を含む素子構造の微細化を実現し、さらに配
線層の信頼性を向上することができる。

【図面の簡単な説明】

【図１】この発明の実施例によるＤＲＡＭの断面構造図
である。

【図２】図１に示すＤＲＡＭの製造工程の第１工程を示
す断面構造図である。

【図３】図１に示すＤＲＡＭの製造工程の第２工程を示
す断面構造図である。

【図４】図１に示すＤＲＡＭの製造工程の第３工程を示
す断面構造図である。

【図５】図１に示すＤＲＡＭの製造工程の第４工程を示
す断面構造図である。

【図６】図１に示すＤＲＡＭの製造工程の第５工程を示
す断面構造図である。

【図７】図１に示すＤＲＡＭの製造工程の第６工程を示
す断面構造図である。

【図８】図１に示すＤＲＡＭの製造工程の第７工程を示
す断面構造図である。

【図９】図１に示すＤＲＡＭの製造工程の第８工程を示
す断面構造図である。

【図１０】図１に示すＤＲＡＭの製造工程の第９工程を
示す断面構造図である。

【図１１】図１に示すＤＲＡＭの製造工程の第１０工程
を示す断面構造図である。

【図１２】一般的なＤＲＡＭの構造ブロック図である。

【図１３】ＤＲＡＭのメモリセルの等価回路図である。

【図１４】従来のＤＲＡＭの断面構造図である。

【図１５】従来のＤＲＡＭの製造工程の第１工程を示す
断面図である。

【図１６】従来のＤＲＡＭの製造工程の第２工程を示す
断面図である。

【図１７】従来のＤＲＡＭの製造工程の第３工程を示す
断面図である。

【符号の説明】

１　　半導体基板 ３　　メモリセル領域 ４　　周辺領域 ５　　ＭＯＳトランジスタ ６　　キャパシタ ２１　　接続配線層 ２２　　ビット線 ２３　　層間絶縁層 ２４　　レジスト

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板の主表面上に、その上端が
   所定の高さに形成された複数の素子を含む第１素子形成
   領域と、その上端位置が前記第１素子形成領域に形成さ
   れた前記素子よりも低い位置に形成された複数の素子を
   含む第２素子形成領域と、前記第１および第２素子形成
   領域の表面上を覆う層間絶縁層とを備えた半導体装置の
   製造方法であって、前記半導体基板上の第１および第２
   素子形成領域の表面上に絶縁層を形成することにより、
   前記第２素子形成領域上の上部表面より前記第１素子形
   成領域上の上部表面が前記半導体基板の主表面上の高い
   位置にある層間絶縁層を形成する工程と、前記第２素子
   形成領域の表面に位置する前記層間絶縁層の表面上にマ
   スク層を形成する工程と、前記マスク層をマスクとして
   、前記第１素子形成領域上に位置する層間絶縁層の表面
   をエッチングし、前記第１素子形成領域の上部に位置す
   る層間絶縁層の表面と前記第２素子形成領域の上部に位
   置する層間絶縁層の表面の位置をほぼ一致させる工程と
   を備えた、半導体装置の製造方法。