JPH0685187A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0685187A JPH0685187A JP4237945A JP23794592A JPH0685187A JP H0685187 A JPH0685187 A JP H0685187A JP 4237945 A JP4237945 A JP 4237945A JP 23794592 A JP23794592 A JP 23794592A JP H0685187 A JPH0685187 A JP H0685187A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
(57)【要約】
【目的】スタックトキャパシタ構造のＤＲＡＭにおい
て、容量蓄積電極を厚くした場合にもアルミニウム系配
線の加工を容易にすることと高誘電体膜を容量絶縁膜と
して使用できるようにする。 【構成】スタックトキャパシタを有する半導体記憶装置
において、スタックトキャパシタをビット線７及びアル
ミニウム系配線９の上方に層間絶縁膜１０を介して形成
することを特徴としている。 【効果】本発明によれば、ステッパーやフォトレジスト
のフォーカスマージンに制限されることなく容量蓄積電
極を厚くすることができるとともに、酸化タンタル（Ｔ
ａ2 Ｏ5 ）などの高温に耐えられない誘電率の大きな金
属酸化物を容量絶縁膜として使用できるので、メモリセ
ルの占有面積を小さくした場合でも、メモリセルの情報
を正確に読み出すのに十分な静電容量が得られる。
て、容量蓄積電極を厚くした場合にもアルミニウム系配
線の加工を容易にすることと高誘電体膜を容量絶縁膜と
して使用できるようにする。 【構成】スタックトキャパシタを有する半導体記憶装置
において、スタックトキャパシタをビット線７及びアル
ミニウム系配線９の上方に層間絶縁膜１０を介して形成
することを特徴としている。 【効果】本発明によれば、ステッパーやフォトレジスト
のフォーカスマージンに制限されることなく容量蓄積電
極を厚くすることができるとともに、酸化タンタル（Ｔ
ａ2 Ｏ5 ）などの高温に耐えられない誘電率の大きな金
属酸化物を容量絶縁膜として使用できるので、メモリセ
ルの占有面積を小さくした場合でも、メモリセルの情報
を正確に読み出すのに十分な静電容量が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るもので、特にスタック構造のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）の高集積化を可能にす
る構造に関する。
るもので、特にスタック構造のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）の高集積化を可能にす
る構造に関する。
【０００２】
【従来の技術】ＤＲＡＭにおいてメモリセルの占有面積
を小さくし、記憶容量を大きくすることが要求されてい
る。そして、メモリセルの占有面積を小さくするために
はコンデンサを小さくする必要があるが、その場合、静
電容量がメモリセルのデータを正確に読み出すのに必要
な大きさを有していなければならない。そのためコンデ
ンサの占有面積を小さくしながらその容量値を大きくす
る技術としてスタックトキャパシタが提案されている。
図１０はスタックトキャパシタをコンデンサとして用い
たメモリセルの従来例を示すものである。
を小さくし、記憶容量を大きくすることが要求されてい
る。そして、メモリセルの占有面積を小さくするために
はコンデンサを小さくする必要があるが、その場合、静
電容量がメモリセルのデータを正確に読み出すのに必要
な大きさを有していなければならない。そのためコンデ
ンサの占有面積を小さくしながらその容量値を大きくす
る技術としてスタックトキャパシタが提案されている。
図１０はスタックトキャパシタをコンデンサとして用い
たメモリセルの従来例を示すものである。
【０００３】同図において、１はＰ型のシリコン基板、
２はフィールド酸化膜、３はフィールド酸化膜２で区画
された活性領域の表面を覆うゲート酸化膜、４は多結晶
シリコンから成るゲート電極、５−１，５−２はＮ型の
不純物拡散層（ソース・ドレイン領域）、６は層間絶縁
膜、７は高融点金属シリサイドから成るビット線、１１
は多結晶シリコンから成る容量蓄積電極で層間絶縁膜８
の容量蓄積コンタクト１７を通して不純物拡散層５に接
続されている。１２は容量絶縁膜で酸化シリコン膜（Ｓ
ｉＯ2 ）と窒化シリコン膜（Ｓｉ3 Ｎ4 ）とから成る。
１３は多結晶シリコンから成る容量対向電極である。１
０は層間絶縁膜、９はアルミニウム系配線である。な
お、従来例のスタックトキャパスタセル方式について記
載された文献の例としては特開平２−８６１６４号公
報、「半導体記憶装置」（日立）がある。
２はフィールド酸化膜、３はフィールド酸化膜２で区画
された活性領域の表面を覆うゲート酸化膜、４は多結晶
シリコンから成るゲート電極、５−１，５−２はＮ型の
不純物拡散層（ソース・ドレイン領域）、６は層間絶縁
膜、７は高融点金属シリサイドから成るビット線、１１
は多結晶シリコンから成る容量蓄積電極で層間絶縁膜８
の容量蓄積コンタクト１７を通して不純物拡散層５に接
続されている。１２は容量絶縁膜で酸化シリコン膜（Ｓ
ｉＯ2 ）と窒化シリコン膜（Ｓｉ3 Ｎ4 ）とから成る。
１３は多結晶シリコンから成る容量対向電極である。１
０は層間絶縁膜、９はアルミニウム系配線である。な
お、従来例のスタックトキャパスタセル方式について記
載された文献の例としては特開平２−８６１６４号公
報、「半導体記憶装置」（日立）がある。
【０００４】
【発明が解決しようとする課題】図１０に示す従来のス
タックトキャパシタ構造のメモリセルにおいて、メモリ
セルサイズを縮小して、なおかつ正常動作を保障するに
充分な蓄積容量値を確保するには容量蓄積電極１１の膜
厚を厚くすることにより表面積を増大させるか、又は誘
電率（ε）の高い金属酸化物材料、例えばＴａ2 Ｏ
5 （タンタルオキサイド），ＰＺＴ（チタン酸ジルコン
酸鉛）などを使用する必要がある。
タックトキャパシタ構造のメモリセルにおいて、メモリ
セルサイズを縮小して、なおかつ正常動作を保障するに
充分な蓄積容量値を確保するには容量蓄積電極１１の膜
厚を厚くすることにより表面積を増大させるか、又は誘
電率（ε）の高い金属酸化物材料、例えばＴａ2 Ｏ
5 （タンタルオキサイド），ＰＺＴ（チタン酸ジルコン
酸鉛）などを使用する必要がある。
【０００５】しかし、容量蓄積電極１１を厚くすると当
然のことながらスタックトキャパシタを有するメモリセ
ル部と周辺回路部との段差が大きくなり、アルミニウム
系配線９をフォトリソグラフィ法を用いて加工する場
合、メモリセル部と周辺回路部とで焦点の最適位置が異
なり、縮小投影型露光装置（ステッパ）及びフォトレジ
スト膜の持つ焦点のずれに対する余裕（フォーカスマー
ジン）を越えるような段差になるとパターニングされた
フォトレジスト膜の形状が悪化し、エッチング後にアル
ミニウム系配線の断線や短絡が生じるという問題点があ
った。
然のことながらスタックトキャパシタを有するメモリセ
ル部と周辺回路部との段差が大きくなり、アルミニウム
系配線９をフォトリソグラフィ法を用いて加工する場
合、メモリセル部と周辺回路部とで焦点の最適位置が異
なり、縮小投影型露光装置（ステッパ）及びフォトレジ
スト膜の持つ焦点のずれに対する余裕（フォーカスマー
ジン）を越えるような段差になるとパターニングされた
フォトレジスト膜の形状が悪化し、エッチング後にアル
ミニウム系配線の断線や短絡が生じるという問題点があ
った。
【０００６】また、容量絶縁膜として金属酸化物を使用
する場合には電極材料と金属酸化物との反応や電極材料
の酸化による誘電率の低下を防ぐために容量素子形成お
よびその後のプロセス温度を例えば６００℃以下に下げ
なければならないが、従来のスタックトキャパシタ構造
のメモリセルではアルミニウム系配線９の下層の層間絶
縁膜８はアルミニウム系配線９の加工がしやすいように
例えばＢＰＳＧ膜を堆積した後に高温（８００℃〜９０
０℃）の熱処理を加えリフローし平坦化しなければなら
なかった。
する場合には電極材料と金属酸化物との反応や電極材料
の酸化による誘電率の低下を防ぐために容量素子形成お
よびその後のプロセス温度を例えば６００℃以下に下げ
なければならないが、従来のスタックトキャパシタ構造
のメモリセルではアルミニウム系配線９の下層の層間絶
縁膜８はアルミニウム系配線９の加工がしやすいように
例えばＢＰＳＧ膜を堆積した後に高温（８００℃〜９０
０℃）の熱処理を加えリフローし平坦化しなければなら
なかった。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面部に形成された一対のソース・ド
レイン領域を有する選択トランジスタと、前記選択トラ
ンジスタを被覆する所定の層間絶縁膜に被着され一方の
前記ソース・ドレイン領域に接続されるビット線と、前
記ビット線を覆う他の層間絶縁膜に被着された第１のア
ルミニウム系配線と、前記第１のアルミニウム系配線を
覆う更に他の層間絶縁膜に被着されコタクトホールを介
して他方の前記ソース・ドレイン領域に接続された容量
蓄積電極を有する容量素子とを有するというものであ
る。
は、半導体基板の表面部に形成された一対のソース・ド
レイン領域を有する選択トランジスタと、前記選択トラ
ンジスタを被覆する所定の層間絶縁膜に被着され一方の
前記ソース・ドレイン領域に接続されるビット線と、前
記ビット線を覆う他の層間絶縁膜に被着された第１のア
ルミニウム系配線と、前記第１のアルミニウム系配線を
覆う更に他の層間絶縁膜に被着されコタクトホールを介
して他方の前記ソース・ドレイン領域に接続された容量
蓄積電極を有する容量素子とを有するというものであ
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１実施例の構造を示す平
面図、図２は図１のＸ−Ｘ線断面図である。
面図、図２は図１のＸ−Ｘ線断面図である。
【００１０】１はＰ型のシリコン基板、２は素子分離の
ためのフィールド酸化膜、３は活性領域に設けられたゲ
ート酸化膜、４は多結晶シリコン膜からなるワード線の
一部を成すゲート電極、５−１，５−２はトランジスタ
のソース・ドレイン領域となるＮ型の不純物拡散層、６
はゲート電極４を覆う層間絶縁膜、７は高融点金属シリ
サイド膜から成るビット線、８はビット線７を覆う層間
絶縁膜、９はゲート電極４とともにワード線の一部を成
すアルミニウム系配線、１０はアルミニウム系配線９を
覆う層間絶縁膜、１１は例えば膜厚が３００〜３０００
ｎｍの非晶質シリコン膜あるいはタングステン膜から成
る容量蓄積電極、１２は容量蓄積電極１１を覆う例えば
ＳｉＯ2 膜やＳｉ3 Ｎ4 とＳｉＯ2 との２層または３層
構造膜、又は酸化タンタル（Ｔａ2 Ｏ5 ），ＰＺＴなど
の金属酸化物から成る容量絶縁膜、１３は多結晶シリコ
ン膜あるいは、タングステン（Ｗ）膜や窒化チタン（Ｔ
ｉ−Ｎ）膜などの高融点金属材料の容量対向電極（図１
には、便宜上、示していない）、１６はビット線７と不
純物拡散層５−１を接続するビットコンタクト、１７は
容量蓄積電極１１と不純物拡散層５−２とを接続する容
量蓄積コンタクトをそれぞれ示している。
ためのフィールド酸化膜、３は活性領域に設けられたゲ
ート酸化膜、４は多結晶シリコン膜からなるワード線の
一部を成すゲート電極、５−１，５−２はトランジスタ
のソース・ドレイン領域となるＮ型の不純物拡散層、６
はゲート電極４を覆う層間絶縁膜、７は高融点金属シリ
サイド膜から成るビット線、８はビット線７を覆う層間
絶縁膜、９はゲート電極４とともにワード線の一部を成
すアルミニウム系配線、１０はアルミニウム系配線９を
覆う層間絶縁膜、１１は例えば膜厚が３００〜３０００
ｎｍの非晶質シリコン膜あるいはタングステン膜から成
る容量蓄積電極、１２は容量蓄積電極１１を覆う例えば
ＳｉＯ2 膜やＳｉ3 Ｎ4 とＳｉＯ2 との２層または３層
構造膜、又は酸化タンタル（Ｔａ2 Ｏ5 ），ＰＺＴなど
の金属酸化物から成る容量絶縁膜、１３は多結晶シリコ
ン膜あるいは、タングステン（Ｗ）膜や窒化チタン（Ｔ
ｉ−Ｎ）膜などの高融点金属材料の容量対向電極（図１
には、便宜上、示していない）、１６はビット線７と不
純物拡散層５−１を接続するビットコンタクト、１７は
容量蓄積電極１１と不純物拡散層５−２とを接続する容
量蓄積コンタクトをそれぞれ示している。
【００１１】次に本実施例の製造方法について図１〜図
８を参照して説明する。
８を参照して説明する。
【００１２】まず、図３に示すように、Ｐ型のシリコン
基板１上にフィールド酸化膜２を選択的に形成して区画
された活性領域にゲート酸化膜３を形成する。次に、図
４に示すように、例えば多結晶シリコン膜から成るゲー
ト電極４を形成し、さらにＰ型シリコン基板１にＮ型不
純物を拡散させてソース・ドレイン領域となる不純物拡
散層５−１，５−２を形成する。次に、不純物拡散層５
−１，５−２及びゲート電極４を覆って、ＣＶＤ（化学
気相成長法）によりＢＰＳＧ膜やＳｉＯ2 膜よりなる層
間絶縁膜６を形成する。
基板１上にフィールド酸化膜２を選択的に形成して区画
された活性領域にゲート酸化膜３を形成する。次に、図
４に示すように、例えば多結晶シリコン膜から成るゲー
ト電極４を形成し、さらにＰ型シリコン基板１にＮ型不
純物を拡散させてソース・ドレイン領域となる不純物拡
散層５−１，５−２を形成する。次に、不純物拡散層５
−１，５−２及びゲート電極４を覆って、ＣＶＤ（化学
気相成長法）によりＢＰＳＧ膜やＳｉＯ2 膜よりなる層
間絶縁膜６を形成する。
【００１３】次に層間絶縁膜６の不純物拡散層領域５−
１，５−２上に、図５に示すようにビットコンタクト１
６（コンタクトホール）を開口し、さらにビットコンタ
クト１６を介して不純物拡散層５１に接続するように例
えばスパッタ法によりタングステンシリサイド膜を層間
絶縁膜６上に堆積し、エッチングにより所定の領域にビ
ット線７を形成する。
１，５−２上に、図５に示すようにビットコンタクト１
６（コンタクトホール）を開口し、さらにビットコンタ
クト１６を介して不純物拡散層５１に接続するように例
えばスパッタ法によりタングステンシリサイド膜を層間
絶縁膜６上に堆積し、エッチングにより所定の領域にビ
ット線７を形成する。
【００１４】次にビット線７を覆うように化学気相成長
法（ＣＶＤ）によりＢＰＳＧ膜あるいはＳｉＯ2 とＢＰ
ＳＧの２層膜から成る層間絶縁膜８を堆積させ、その後
高温（８００℃〜９００℃）の熱処理によりＢＰＳＧ膜
をリフローさせ層間絶縁膜８を平坦化し、さらに層間絶
縁膜８上にスパッタ法によりＡｌ−Ｓｉ膜，Ａｌ−Ｓｉ
−Ｃｕ膜，又はＡｌ−Ｃｕ膜などのアルミニウム系合金
膜を堆積しエッチングして図６に示すように、所定の領
域にワード線の一部を成すアルミニウム系配線９を形成
する。
法（ＣＶＤ）によりＢＰＳＧ膜あるいはＳｉＯ2 とＢＰ
ＳＧの２層膜から成る層間絶縁膜８を堆積させ、その後
高温（８００℃〜９００℃）の熱処理によりＢＰＳＧ膜
をリフローさせ層間絶縁膜８を平坦化し、さらに層間絶
縁膜８上にスパッタ法によりＡｌ−Ｓｉ膜，Ａｌ−Ｓｉ
−Ｃｕ膜，又はＡｌ−Ｃｕ膜などのアルミニウム系合金
膜を堆積しエッチングして図６に示すように、所定の領
域にワード線の一部を成すアルミニウム系配線９を形成
する。
【００１５】次にアルミニウム配線９を覆うようにプラ
ズマＣＶＤ法を用い４００℃以下の低温で酸化シリコン
膜を堆積し層間絶縁膜１０を形成後、図７に示すように
容量蓄積電極１１と不純物拡散層５−２を接続する容量
蓄積コンタクト１７（コンタクトホール）を開孔し、さ
らに容量蓄積コンタクト１７を介して不純物拡散層５−
２に接続するよう、ＣＶＤ法で非晶質シリコン膜あるい
はＬＰＣＶＤ法によりタングステン膜をそれぞれ４００
℃以下の低温で堆積させ、エッチングにより所要のパタ
ーンをもつ容量蓄積電極１１上に容量絶縁膜１２を形成
する。容量絶縁膜としては、低温のプラズマＣＶＤ法で
成長したシリコンナイトライド膜（Ｓｉ3 Ｎ4 ）や、Ｃ
ＶＤ法あるいはスパッタリング法等による酸化タンタル
（Ｔａ2Ｏ2 ）膜や、スパッタリング法あるいはゾルゲ
ル法等によるチタン酸ジルコン酸鉛（ＰＺＴ）膜を用い
る。
ズマＣＶＤ法を用い４００℃以下の低温で酸化シリコン
膜を堆積し層間絶縁膜１０を形成後、図７に示すように
容量蓄積電極１１と不純物拡散層５−２を接続する容量
蓄積コンタクト１７（コンタクトホール）を開孔し、さ
らに容量蓄積コンタクト１７を介して不純物拡散層５−
２に接続するよう、ＣＶＤ法で非晶質シリコン膜あるい
はＬＰＣＶＤ法によりタングステン膜をそれぞれ４００
℃以下の低温で堆積させ、エッチングにより所要のパタ
ーンをもつ容量蓄積電極１１上に容量絶縁膜１２を形成
する。容量絶縁膜としては、低温のプラズマＣＶＤ法で
成長したシリコンナイトライド膜（Ｓｉ3 Ｎ4 ）や、Ｃ
ＶＤ法あるいはスパッタリング法等による酸化タンタル
（Ｔａ2Ｏ2 ）膜や、スパッタリング法あるいはゾルゲ
ル法等によるチタン酸ジルコン酸鉛（ＰＺＴ）膜を用い
る。
【００１６】続いて容量絶縁膜１２を覆うように減圧化
学気相成長法（ＬＰＣＶＤ）により窒化チタン（Ｔｉ−
Ｎ）膜やタングステン（Ｗ）膜などの高融点金属膜を堆
積させエッチングにより所定の領域にセルプレートと呼
ばれる容量対向電極１３を形成する。以上により本発明
のスタックトキャパシタセルが完成する。
学気相成長法（ＬＰＣＶＤ）により窒化チタン（Ｔｉ−
Ｎ）膜やタングステン（Ｗ）膜などの高融点金属膜を堆
積させエッチングにより所定の領域にセルプレートと呼
ばれる容量対向電極１３を形成する。以上により本発明
のスタックトキャパシタセルが完成する。
【００１７】スタックトキャパシタ（容量素子）が微細
なアルミニウム系配線の上方に形成されているので、ス
タックトキャパシタより上層には微細な配線パターンを
形成する必要がなくなり、フォトリソグラフィーにおけ
る縮小投影露光装置（ステッパー）やフォトレジスト膜
のフォーカスマージンによって制限されることなく容量
蓄積電極を０．３〜３μｍと厚くすることができ、その
結果、メモリセルの占有面積を小さくした場合でもメモ
リセルの情報を正確に読み出すのに必要な大きさの静電
容量を確保できるという効果を有する。そして、スタッ
クトキャパシタ形成工程以降は通常のアルミニウム系配
線形成プロセスに必要とされる以上の高温（４００℃以
上）の熱処理が加わらないので、酸化タンタル（Ｔａ2
Ｏ5 ）などの高温に耐えられない、誘電率の大きな金属
酸化物を容量絶縁膜として使用でき、シリコンナイトラ
イド膜（Ｓｉ3 Ｎ4 ）を使用した場合よりも単位面積当
りの容量値を増加することができる。従って同一の容量
値のキャパシタを形成するなら占有面積を小さくでき
る。例えば、６４ＭビットＤＲＡＭではスタックトキャ
パシタの平面寸法は１．０×１．４平方ミクロン程度と
なり、その高さを１ミクロンとすると酸化膜換算膜厚ｔ
ｅｆｆが５ｎｍのシリコンナイトライド系の容量絶縁膜
を使用すると容量値は３９ｆＦとなり、一方酸化膜換算
膜厚ｔｅｆｆから５ｎｍのシリコンナイトライド系膜と
同等の絶縁体厚及び漏れ電流特性を示す。酸化膜換算膜
厚ｔｅｆｆが３ｎｍの酸化タンタル（Ｔａ2 Ｏ5 ）を用
いると容量値は６５ｆＦとなりいずれもメモリセルの情
報を正確に読み出すのに十分な静電容量がえられる。特
に酸化タンタル（Ｔａ2 Ｏ5 ）を用いるとシリコンナイ
トライド（Ｓｉ3 Ｎ4 ）を用いた場合に比べて容量値が
約１．６倍となるのでスタックトキャパシタの占有面積
を５／８に小さくすることができる。
なアルミニウム系配線の上方に形成されているので、ス
タックトキャパシタより上層には微細な配線パターンを
形成する必要がなくなり、フォトリソグラフィーにおけ
る縮小投影露光装置（ステッパー）やフォトレジスト膜
のフォーカスマージンによって制限されることなく容量
蓄積電極を０．３〜３μｍと厚くすることができ、その
結果、メモリセルの占有面積を小さくした場合でもメモ
リセルの情報を正確に読み出すのに必要な大きさの静電
容量を確保できるという効果を有する。そして、スタッ
クトキャパシタ形成工程以降は通常のアルミニウム系配
線形成プロセスに必要とされる以上の高温（４００℃以
上）の熱処理が加わらないので、酸化タンタル（Ｔａ2
Ｏ5 ）などの高温に耐えられない、誘電率の大きな金属
酸化物を容量絶縁膜として使用でき、シリコンナイトラ
イド膜（Ｓｉ3 Ｎ4 ）を使用した場合よりも単位面積当
りの容量値を増加することができる。従って同一の容量
値のキャパシタを形成するなら占有面積を小さくでき
る。例えば、６４ＭビットＤＲＡＭではスタックトキャ
パシタの平面寸法は１．０×１．４平方ミクロン程度と
なり、その高さを１ミクロンとすると酸化膜換算膜厚ｔ
ｅｆｆが５ｎｍのシリコンナイトライド系の容量絶縁膜
を使用すると容量値は３９ｆＦとなり、一方酸化膜換算
膜厚ｔｅｆｆから５ｎｍのシリコンナイトライド系膜と
同等の絶縁体厚及び漏れ電流特性を示す。酸化膜換算膜
厚ｔｅｆｆが３ｎｍの酸化タンタル（Ｔａ2 Ｏ5 ）を用
いると容量値は６５ｆＦとなりいずれもメモリセルの情
報を正確に読み出すのに十分な静電容量がえられる。特
に酸化タンタル（Ｔａ2 Ｏ5 ）を用いるとシリコンナイ
トライド（Ｓｉ3 Ｎ4 ）を用いた場合に比べて容量値が
約１．６倍となるのでスタックトキャパシタの占有面積
を５／８に小さくすることができる。
【００１８】図７は本発明の第２実施例におけるメモリ
セルアレーの一部を示す平面図、図８は図７のＸ１−Ｘ
１断面図、図９は図７のＸ２−Ｘ２断面図である。
セルアレーの一部を示す平面図、図８は図７のＸ１−Ｘ
１断面図、図９は図７のＸ２−Ｘ２断面図である。
【００１９】第２の実施例ではメモリセルアレー内をワ
ード線の一部を成す第１層目のアルミニウム系配線９と
列デコーダの選択線を成す第２層目のアルミニウム系配
線１４が通過する場合にスタックトキャパシタをビット
線７及び２層のアルミニウム系配線の上方に層間絶縁膜
を介して形成するものである。すなわち、アルミニウム
系配線９を層間絶縁膜１０で覆い、アルミニウム系配線
１４を設け、層間絶縁膜１５で覆った後、容量蓄積コン
タクト１７を開口し、容量蓄積電極１１を形成してあ
る。
ード線の一部を成す第１層目のアルミニウム系配線９と
列デコーダの選択線を成す第２層目のアルミニウム系配
線１４が通過する場合にスタックトキャパシタをビット
線７及び２層のアルミニウム系配線の上方に層間絶縁膜
を介して形成するものである。すなわち、アルミニウム
系配線９を層間絶縁膜１０で覆い、アルミニウム系配線
１４を設け、層間絶縁膜１５で覆った後、容量蓄積コン
タクト１７を開口し、容量蓄積電極１１を形成してあ
る。
【００２０】従ってチップ寸法の縮小化、及びアクセス
タイムなどの高速化を図って２層のアルミニウム系配線
プロセスを適用した半導体記憶装置においても本発明を
採用することができる。
タイムなどの高速化を図って２層のアルミニウム系配線
プロセスを適用した半導体記憶装置においても本発明を
採用することができる。
【００２１】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
のメモリセルのスタックトキャパシタをアルミニウム系
配線の上方に形成することにより、スタックトキャパシ
タの容量蓄積電極の厚さを大きくすることができ、メモ
リセルの占有面積を小さくすることができる。さらに、
高温の熱処理に弱い高誘電率の金属酸化物を容量絶縁膜
に使用できるので、半導体記憶装置の高集積化を一層促
進できる効果がある。
のメモリセルのスタックトキャパシタをアルミニウム系
配線の上方に形成することにより、スタックトキャパシ
タの容量蓄積電極の厚さを大きくすることができ、メモ
リセルの占有面積を小さくすることができる。さらに、
高温の熱処理に弱い高誘電率の金属酸化物を容量絶縁膜
に使用できるので、半導体記憶装置の高集積化を一層促
進できる効果がある。
【図１】本発明の第１の実施例におけるメモリセルアレ
ーの一部を示す平面図である。
ーの一部を示す平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本発明の第１の実施例の製造方法の説明のため
の平面図である。
の平面図である。
【図４】図３に対応する工程の後工程の説明のための平
面図である。
面図である。
【図５】図４に対応する工程の後工程の説明のための平
面図である。
面図である。
【図６】図５に対応する工程の後工程の説明のための平
面図である。
面図である。
【図７】本発明の第２の実施例におけるメモリセルアレ
ーの一部を示す平面図である。
ーの一部を示す平面図である。
【図８】図７のＸ１−Ｘ１線断面図である。
【図９】図７のＸ２−Ｘ２線断面図である。
【図１０】従来例におけるメモリセルを示す断面図であ
る。
る。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１，５−２ 不純物拡散層 ６，８，１０，１５ 層間絶縁膜 ７ ビット線 ９ アルミニウム系配線 １１ 容量蓄積電極 １２ 容量絶縁膜 １３ 容量対向電極 １４ アルミニウム系配線 １６ ビットコンタクト １７ 容量蓄積コンタクト
Claims (4)
- 【請求項１】 半導体基板の表面部に形成された一対の
ソース・ドレイン領域を有する選択トランジスタと、前
記選択トランジスタを被覆する所定の層間絶縁膜に被着
され一方の前記ソース・ドレイン領域に接続されるビッ
ト線と、前記ビット線を覆う他の層間絶縁膜に被着され
た第１のアルミニウム系配線と、前記第１のアルミニウ
ム系配線を覆う更に他の層間絶縁膜に被着されコンタク
トホールを介して他方の前記ソース・ドレイン領域に接
続される容量蓄積電極を有する容量素子とを有すること
を特徴とする半導体記憶装置。 - 【請求項２】 第１のアルミニウム系配線と容量蓄積電
極との間に第２のアルミニウム系配線が配置されている
請求項１記載の半導体記憶装置。 - 【請求項３】 容量蓄積電極が非晶質シリコン膜または
タングステン膜である請求項１記載の半導体記憶装置。 - 【請求項４】 容量蓄積電極を被覆して金属酸化物の容
量絶縁膜が設けられている請求項１，２または３記載の
半導体記憶装置。
Priority Applications (3)
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| A02 | Decision of refusal |
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