JP4342833B2

JP4342833B2 - 容量セルと半導体装置及びその製造方法

Info

Publication number: JP4342833B2
Application number: JP2003139239A
Authority: JP
Inventors: 太郎桜林; 利和加藤
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-05-16
Filing date: 2003-05-16
Publication date: 2009-10-14
Anticipated expiration: 2023-05-16
Also published as: US7161792B2; US7492569B2; JP2004342924A; US20060249812A1; US20040228066A1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び製造・設計方法に関し、特に、高駆動セル等への電源供給に好適な電源補強回路を有する半導体装置、及びその製造・設計方法に関する。
【０００２】
【従来の技術】
半導体集積回路の電源配線構造において、セル（マクロセル：プリミティブセルともいう）の配置を自由に行うために、ドライブ（駆動）能力の高いバッファ等高駆動セルに対する給電を考慮して、電源配線の膜厚、配線幅、電源ビア個数、電源配線間の距離等が決められている。
【０００３】
なお、従来の半導体装置の電源配線構造として、チップ面積を増加させることなく、駆動能力の高いドライバ回路のレイアウトを可能とするため、給電ラインの下側に、ファンアウトの大きなクロックトドライバ等のマクロセルを配置し、レイアウト面積の増加を抑えマクロセルへ給電を行う半導体装置が知られている（例えば特許文献１参照）。
【０００４】
また、近時、電源ノイズ対策等のため、電源配線と接地線間に設けられるデカップリング容量として、半導体集積回路内のＭＯＳゲート容量を用いたオンチップ・デカップリング容量が用いられている。半導体集積回路の動作周波数の向上及び電源電流の増大等にともない、オンチップ・デカップリング容量の容量値が増大しており、チップ上で容量に必要な面積が増大している。このような問題に対して、面積効率の向上を図るデカップリング容量の構成が提案されている（例えば特許文献２参照）。このデカップリング容量の構成は、ＥＳＤ（electrostatic discharge）対策用抵抗の形成工程を不要としながら、ＥＳＤ耐性を具備している。後に説明されるように、本発明の実施例で用いる容量セルは、容量素子構造として、上記特許文献２に記載されているデカップリング容量を用いている。
【０００５】
なお、半導体集積回路のための電源供給装置において、電源配線の強化に要する工数を低減でき、チップサイズの増大を引き起こさないようにした構成が知られている（例えば特許文献３参照）。この従来の半導体集積回路のための電源供給装置は、基準供給電圧で動作する内部集積回路領域と、この内部集積回路領域の部分の電圧降下値を検出可能な電圧降下解析手段と、前記基準供給電圧よりも高いレベルの電源を内部集積回路領域に供給可能な昇圧回路と、該内部集積回路領域の部分での電圧降下値が許容設計範囲内に入るように、電圧降下解析手段により検出した内部集積回路領域の部分の電圧降下値を、昇圧回路にフィードバックさせるフィードバック手段とを備えて構成され、配置配線後の電圧降下の解析により電圧降下値が設計の許容範囲を下回った場合に、基準供給電圧を昇圧して内部集積回路に供給することにより対処可能とし、電源配線の強化に要する工数を削減でき、またチップサイズの増大も引き起こすことはない旨が記載されている。しかしながら、上記特許文献３の電源補強回路の構成は、電源降下検出回路、供給電源へのフィードバック構成等を具備しており、回路規模の増大を招く。
【０００６】
【特許文献１】
特開平６−２３６９２３号公報（第５頁、第４図）
【特許文献２】
特開２００３−８６６９９号公報（第２図）
【特許文献３】
特開２００２−３１３９２９号公報（第４頁、第１図）
【０００７】
【発明が解決しようとする課題】
近時、半導体集積回路の微細化プロセスの進展により、配線抵抗が大となり、電圧降下（ＩＲ−ドロップ）が顕在化している。高駆動セルでは、給電経路に流れる電流値が大となり、駆動電源の電圧降下が大となる。
【０００８】
また、高駆動セルに必要な給電経路は、膜厚、配線幅、電源ビア数、電源配線間の距離等は、平均的な駆動能力のセルに対する給電経路よりも大となる。このため、高駆動セルへの給電を考慮した電源配線構造は、平均的な駆動能力のセル部分では、過剰な電源配線構造となってしまう。さらに、該電源配線構造によって、平均的な駆動能力のセルにおける信号配線領域が圧迫され、配線リソースの有効活用につながらない。
【０００９】
したがって、本発明の目的は、給電経路の電圧降下（ＩＲ−ドロップ）に対して、効率的に抵抗緩和を行うことを可能とした半導体装置と容量セル及びその製造・設計方法を提供することにある。
【００１０】
本発明の他の目的は、チップ面積の増大、回路規模の増大を抑えながら、高駆動セルの電源補強を可能とし、配線リソースの有効利用を可能とする半導体装置と容量セル及びその製造・設計方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題を認識した本発明者らは、上記課題を解決すべく、鋭意研究した結果、例えば、駆動能力の高いセルの近傍に配置される、ノイズ低減用の容量セルの上の配線層の空き領域（スペース）を利用する、という知見を得、該知見に基づき、本発明を完成させるにいたった。上記課題を解決する本発明の一つのアスペクトに係る容量セルは、電源供給補強用の容量セル（デカップリング容量セル）上層の配線層の容量セル配置領域に、給電経路の抵抗を緩和する経路を備えたものである。
【００１２】
かかる構成により、本発明によれば、高駆動セルのデカップリング容量をなす容量セルを介して、ＩＲ−ドロップを低減しながら高駆動セルへ十分な電流を供給することができるとともに、平均的な駆動能力のセル領域における、信号配線のスペースを圧迫することも回避される。
【００１３】
本発明の他のアスペクトに係る半導体装置は、半導体基板上に設けられる、容量素子を含む容量セルと、基板上層に位置する一の配線層と、前記一の配線層と層が異なり、電源配線が配設されている、少なくとも一つの他の配線層と、を有し、前記一の配線層には、前記容量セル配置領域に対応する領域に、少なくとも一つの電源配線が配設され、前記電源配線は、前記他の配線層の対応する前記電源配線と少なくとも一つの接続孔を介して電気的に接続されており、前記容量セルに隣接して配置されるセルであって、能動素子を少なくとも一つ含む回路を有するセルを備え、前記容量セルは、前記容量セルに隣接して配置される前記セルのデカップリング容量をなし、前記一の配線層の前記容量セル配置領域に設けられた前記電源配線は、前記セルへの給電経路を構成している。
【００１４】
本発明の他のアスペクトに係る方法は、セルベース半導体装置のレイアウトをコンピュータを用いて行う設計方法において、少なくとも一つの容量素子を備えた容量セルとして、前記容量セル上層の前記容量セルの配置領域に対応する領域に、給電経路の抵抗を緩和するための、少なくとも一つの経路を備えている容量セル（「抵抗緩和経路付き容量セル」という）を、マクロセルとして、セルライブラリに、予め登録しておくものであり、以下のステップを含む。
ステップ１：回路接続情報を記憶する記憶装置から回路接続情報を読み出す。
ステップ２：前記回路接続情報にしたがって配置されるセルが、駆動能力が相対的に高いセルである場合、前記セルライブラリに登録されている前記抵抗緩和経路付き容量セルを、前記セルへの電源供給補助を行う容量セルとして、前記セルに隣接した行又は列に配置する。
【００１５】
本発明の他のアスペクトに係る製造方法は、半導体基板上に、電源供給を補助するための容量素子を形成する工程と、前記容量素子の上層の配線層に、給電経路の抵抗を緩和する、少なくとも一つの経路を設ける工程と、を含む。
【００１６】
【発明の実施の形態】
まず本発明の原理について説明した後、各種実施例について説明する。本発明に係る容量セルは、電源供給を補助する容量セルにおいて、前記容量の領域の上の配線層に、給電経路の抵抗を緩和する少なくとも一つの経路を有する。
【００１７】
本発明によれば、電源供給補助のためのＭＯＳゲート容量からなる容量セル（１０）の領域上に配置される配線層（１５、１６）に、上層からビア（１３、１４）を配置し、電流密度の高い高駆動セルの高位側電源（Ｖｄｄ）と低位側電源（Ｖｓｓ）に対応させて、容量セル（１０）を配置することで、高駆動セルの電源供給を補助する。
【００１８】
本発明によれば、高駆動セルの内部構成に影響を与えることなく、必要最低限の面積で、電源補強を行うことができる。
【００１９】
高駆動セルの電源供給補助を行うデカップリング容量セルにおいて、従来、第１金属配線層以上の層は、有効に利用されていない。本発明は、第１金属配線層以上の層を利用し、上層から接続孔（ビアあるいはスタックトビア）を設けることで、高駆動セル用の給電経路の抵抗値を低くしている。
【００２０】
また、本発明によれば、容量セル上層の領域を利用し、高駆動セルの電源供給を上層から行う構成としているため、無駄な面積を用いることなく、多層配線構造の低層でのチップアーキテクチャに対して、最適な電源構造を提供することができる。
【００２１】
【実施例】
本発明の実施例について図面を参照して以下に説明する。本発明の実施例で用いられる容量セルについて説明する。図１は、容量セルを説明するための説明図である。容量セルを構成するＭＯＳキャパシタは、よく知られているように、半導体基板表面に設けられたソース・ドレイン拡散領域の間に形成されたゲート絶縁膜と、ゲート絶縁膜を覆うようにして形成されたゲート電極（ポリシリコンゲート）を有する。ゲート容量Ｃｇは、ソース・ドレイン拡散領域間に、チャネル抵抗Ｒｓｄをもつことから、公知のように、図１（Ｂ）のようなモデル（等価回路）として表すことができる。
【００２２】
２ｎ個の並列接続された容量Ｃと、ｎ個の直列抵抗Ｒよりなり、Ｃ＝Ｃｇ／２ｎ、抵抗Ｒ＝Ｒｓｄ／ｎとなる。チャネル抵抗Ｒが高いほど、電荷がＭＯＳゲート容量に到達するまでに時間がかかり、ゲート容量が大きいほど、電荷がフルとなるまでの時間がかかる。
このため、ゲート長が長いと、ゲート容量に電荷が貯まりきる前に、電流が切り替わり、容量が十分に活用されない。ソース、ドレイン拡散領域付近の容量には電荷はたまるが、ソースとドレイン拡散領域の中間（チャネル領域中間）では、電荷が蓄積されてないうちに電流が切り替わることになる。したがって、ゲート長が長すぎるのは適切でない。
しかしながら、ゲート長が長いほうが、逆に、好ましい場合もある。例えば、ゲート長が長いと、ソース、ドレインの面積率が減り、ゲート長の面積効率はよくなる。
このように、ゲート長は、その長短について、周波数応答特性と面積効率の観点から、トレードオフが存在している。
よって、実効ゲート容量が最大となるゲート長として、最適化された設計が行われる。なお、本発明においてゲート電極（ポリシリコンゲート）のパタン形状は、発明の主題ではなく、デバイス特性に対応して、任意のパタンＭＯＳゲート容量が適用される。
【００２３】
図２は、本発明の一実施例の容量セルの回路構成を示す図である。図２を参照すると、デカップリング容量セルを構成するＭＯＳゲートは、高位側電源線（Ｖｄｄ）１５にソース拡散領域が接続されたＰＭＯＳトランジスタ１０２と、低位側電源線（Ｖｓｓ）１６に、ソース拡散領域が接続されたＮＭＯＳトランジスタ１０１とを有し、ＰＭＯＳトランジスタ１０２のドレイン拡散領域がＮＭＯＳトランジスタ１０１のゲート電極（ポリシリコンゲート）に接続され、ＮＭＯＳトランジスタ１０１のドレイン拡散領域がＰＭＯＳトランジスタ１０２のゲート電極に接続されている。ＰＭＯＳトランジスタ１０２のソース拡散領域のコンタクト領域は、例えば第１金属配線層の高位側電源線（Ｖｄｄ）１５にコンタクトによって接続され、さらに、上層の電源配線１７に、ビア・配線もしくはスタックトビア（図２では抵抗１３で示す）を介して接続されている。ＮＭＯＳトランジスタ１０１のソース拡散領域のコンタクト領域は、第１金属配線層の低位側電源線（Ｖｓｓ）１６にコンタクトで接続され、上層の電源線１８に、ビア・中継配線もしくはスタックトビア（図２では抵抗１４で示す）を介して、接続されている。
【００２４】
このように、本実施例においては、下層の電源線１５、１６と上層の電源線１７、１８の間には、抵抗緩和経路１３、１４が設けられている。第１金属配線層において、基板表面のＭＯＳトランジスタ１０１、１０２を含む容量セル１０の配置領域に対応する分のスペースを、電源配線構造における電源配線パタンとして利用し、高位側電源及び低位側電源の給電線の配線抵抗の緩和を図る構成としている。なお、図２では、簡単のため、高位側電源配線１５と低位側電源配線１６との間に一つの容量素子を備えた構成が示されているが、容量素子を複数備えた構成（容量アレイ）としてもよいことは勿論である。
【００２５】
なお、図２に示す容量セルは、半導体基板上に、電源供給を補助するための容量素子をなすＭＯＳトランジスタ１０１、１０２を形成し、該容量素子の上層の所定の配線層に、給電経路の抵抗を緩和する経路１３、１４を設けることで、製造される。
【００２６】
図２に示したデカップリング容量は、ＮＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしている構造とされ、面積効率に優れている。なお、図２に示したＭＯＳゲート容量の詳細については、上記特許文献２の記載が参照される。
【００２７】
図３は、本発明の一実施例のレイアウト構成を示す図である。図３には、容量セル直上の金属配線層（例えば第１金属配線層）に設けられた電源配線のレイアウト・パタン（Ｖｄｄ強化用のパタン）が示されている。図４は、図３の一側（例えば左側）からＸ軸方向をみたビアの断面構成等を模式的に示した説明図である。
【００２８】
本実施例においては、高位側電源Ｖｄｄの電源補強経路として、図３に示すような電源配線パタンが設けられており、高位側電源Ｖｄｄの給電経路の抵抗を緩和（抵抗値を低減）している。
【００２９】
より詳細には、図３及び図４を参照すると、ゲート容量のＰＭＯＳトランジスタ１０２のソース拡散領域、及びＮＭＯＳトランジスタ１０１のソース拡散領域と、第１金属配線層に配設されている高位側電源配線（Ｖｄｄ）１１０Ａ、及び、低位側電源配線（Ｖｓｓ）１１０Ｂとは、それぞれ、コンタクト（コンタクトホール）１１１Ａ、１１１Ｂを介して接続されており、高位側電源Ｖｄｄの電源配線１１０Ｃは、上層電源配線（不図示）と、ビア１１２を介して接続されている。本実施例においては、容量セル１０上において、ゲート容量セル直上の第１金属配線層に配設されている電源配線１１０Ｃと、上層配線層の電源配線Ｖｄｄ（不図示）とを並列接続する複数本のビア（スルーホール）１１２を備えており、かかる構成により、給電経路の抵抗を減少させている。なお、以下では、第１金属配線層の電源配線１１０Ａ、１１０Ｂ等、参照符号１１０に続く”Ａ”、”Ｂ”等をはずして、第１金属配線層の電源配線を、単に、参照符号１１０で表す場合もある。
【００３０】
図３に示す例では、容量セル１０上の第１金属配線層の電源配線パタンは、高位側電源Ｖｄｄの電源配線として、並行して延在されている２行の配線パタン１１０Ａ、１１０Ｃを有し、２行の配線パタン１１０Ａ、１１０Ｃ同士は、Ｘ軸方向に所定の間隔で設けられている、列方向に延在されたパタン１１０Ｄによって複数箇所で接続され、配線パタン１１０Ａ、１１０Ｃ間での配線抵抗の低減が図られている。図３に示す例では、配線パタン１１０Ａ、１１０Ｃ、１１０Ｄは、２行・７列の格子状のパタンを構成している。低位側電源配線（Ｖｓｓ）パタン１１０Ｂは一行とされており、配線パタン１１０Ａ、１１０Ｃから離間して配置されており、配線パタン１１０Ａ、１１０Ｃとは非導通（電気的に非接続）とされている。なお、高位側電源側の電源配線パタンは、２行・７列の格子状等に限定されるものでなく、行、列数等は、任意であり、斜め配線等、任意の形状のパタンであってもよい（以下の実施例でも同様とされる）。また、低位側電源Ｖｓｓ強化用の構成として、図３の構成を用いてもよい。この場合、図３の電源配線１１０Ａ、１１０Ｃに低位側電源電圧Ｖｓｓが供給され、図３の電源配線１１０Ｂに高位側電源電圧Ｖｄｄが供給される。
【００３１】
次に、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５には、容量セル直上の金属配線層（例え第１金属配線層）に設けられた電源配線のレイアウト・パタン（Ｖｄｄ強化用のパタン）が示されている。図６は、図５の左側からＸ軸方向からみたビアの断面構成等を模式的に示した説明図である。
【００３２】
図５を参照すると、容量セル１０上の第１金属配線層の電源配線のパタンは、高位側電源Ｖｄｄの電源強化パタンとして、行方向に、所定の間隔離間して延在されている３行の配線パタン１１０Ａ、１１０Ｃ、１１０Ｄを有し、２、３行目の各配線パタン１１０Ｃ、１１０Ｄと、上層電源配線（不図示）とをそれぞれ接続するビア（スルーホール）１１２、１１２’を備えた構成とされている。高位側電源Ｖｄｄの１行目と２行目の配線パタン１１０Ａ、１１０Ｃ、及び、２行目と３行目の配線パタン１１０Ｃ、１１０Ｄは、Ｘ軸方向に所定の間隔で設けられ、Ｙ方向に延在されている、複数本の配線パタン１１０Ｅ、及び１１０Ｆによってそれぞれ接続されており、３行、７列の格子状のパタンを構成している。
【００３３】
高位側電源Ｖｄｄの２行目と３行目の配線パタン１１０Ｃ、１１０Ｄ（配線パタン１１０Ｆによって導通している）には、それぞれ、同一のＸ座標位置に、ビア１１２、１１２’が設けられている。また、ビア対１１２、１１２’は、電源配線１１０Ｃ、１１０Ｄ上において、Ｘ軸（行）方向に、所定の間隔で、複数設けられている。なお、図５に示す例では、配線パタン１１０Ｃと離間して配置される低位側電源配線（Ｖｓｓ）パタン１１０Ｂは、一行とされている。
【００３４】
図５及び図６に示すように、ＭＯＳゲート容量をなすＰＭＯＳトランジスタ１０２のソース拡散領域、及びＮＭＯＳトランジスタ１０１のソース拡散領域と、第１金属配線層に配設されている、高位側電源配線（Ｖｄｄ）１１０Ａ、及び低位側電源配線（Ｖｓｓ）１１０Ｂとは、それぞれ、コンタクト１１１Ａ、１１１Ｂを介して接続されており、高位側（Ｖｄｄ）電源配線１１０Ｃ、１１０Ｄは、それぞれビア１１２、１１２’を介して、上層電源配線（不図示）と接続されており、電源配線１１０Ａは、電源配線１１０Ｃ、Ｄと同電位とされる。このように、本実施例においては、高位側電源Ｖｄｄの給電経路として、行及び列方向に、複数本のビアを備えており、給電経路の抵抗を減少させている。なお、低位側電源Ｖｓｓ強化用の構成として、図５の構成を用いてもよい。この場合、図５の電源配線１１０Ａ、１１０Ｃ、１１０Ｄに低位側電源Ｖｓｓが供給され、図５の電源配線１１０Ｂに高位側電源Ｖｄｄが供給される。
【００３５】
次に、本発明の第３の実施例について説明する。図７は、本発明の第３の実施例の構成を示す図である。図７には、容量セル直上の金属配線層（例えば第１金属配線層）に設けられた電源配線のレイアウト・パタン（ＶｄｄとＶｓｓ強化用のパタン）が示されている。図８は、図７の左側からＸ軸方向をみたビアの断面構成等を模式的に示した説明図である。
【００３６】
図７を参照すると、容量セル１０上の第１金属配線層の電源配線パタンは、高位側電源Ｖｄｄの電源強化パタンとして、行方向に、所定の間隔離間して延在されている２行の配線パタン１１０Ａ、１１０Ｃを有し、２行目の配線パタン１１０Ｃと、上層電源配線（不図示）と接続するビア１１２Ａを、行方向（図のＸ軸方向）に沿って複数備えている。配線パタン１１０Ａ、１１０Ｃは、列方向（図のＹ軸方向）に延在される複数本の配線パタン１１０Ｅによって互いに接続されている。また、低位側電源Ｖｓｓの電源強化パタンとして、行方向に、所定の間隔離間して延在されている２行の配線パタン１１０Ｂ、１１０Ｄを有し、配線パタン１１０Ｄと、上層電源配線（不図示）と接続するビア１１２Ｂを行方向に沿って複数備えている。配線パタン１１０Ｂ、１１０Ｄは、図のＹ軸方向に延在される複数本の配線パタン１１０Ｆによって互いに接続されている。高位側電源Ｖｄｄの電源配線パタン１１０Ｃ上のビア１１２Ａの行方向（Ｘ軸方向）の位置と、低位側電源Ｖｓｓの電源配線パタン１１０Ｄ上のビア１１２Ｂの行方向（Ｘ軸方向）の位置は、それぞれ、上層配線層の高位側電源Ｖｄｄの電源配線、低位側電源Ｖｓｓの電源配線の位置に対応して決定される。なお、図示されない、上層配線層の高位側電源Ｖｄｄの電源配線と、低位側電源Ｖｓｓの電源配線は、図７のＹ軸方向に沿って並行に延在されている。
【００３７】
図７及び図８を参照すると、ＭＯＳゲート容量をなすＰＭＯＳトランジスタ１０２のソース拡散領域、及びＮＭＯＳトランジスタ１０１のソース拡散領域と、第１金属配線層の高位側電源Ｖｄｄ配線１１０Ａ、及び低位側電源配線（Ｖｓｓ）１１０Ｂとは、それぞれ、コンタクト１１１Ａ、１１１Ｂを介して接続されており、高位側電源Ｖｄｄ及び低位側電源Ｖｓｓの電源配線１１０Ｃ、及び１１０Ｄは、上層電源配線（不図示）と、それぞれ、給電経路の抵抗緩和経路をなすビア（スルーホール）１１２Ａ、及び１１２Ｂを介して接続されている。
【００３８】
本実施例においては、容量セル１０上において、ゲート容量セル直上の金属配線層の高位側電源及び低位側電源配線と、上層配線層の対応する電源配線とを接続する複数本のビアを備えており、それぞれの電源配線の配線抵抗を減少させている。
【００３９】
次に、本発明の第４の実施例について説明する。図９は、本発明の抵抗緩和経路付容量セルを備えた半導体装置の回路構成の一部を示す図である。図９において、下層配線層の高位側電源線（Ｖｄｄ）１５と低位側電源線（Ｖｓｓ）１６間には、図２に示した容量セル１０が配設されている。図９において、１７、１８は、電源線１５と１６が配設される下層配線層よりも、上層の配線層の高位側電源線（Ｖｄｄ）と低位側電源線（Ｖｓｓ）であり、例えば半導体チップの外部電極に接続される。抵抗１３、１４は、上層の配線層の高位側電源線（Ｖｄｄ）１７と低位側電源線（Ｖｓｓ）１８と下層の高位側電源線（Ｖｄｄ）１５と低位側電源線（Ｖｓｓ）１６とを接続するビア（又はスタックトビア）の配線抵抗を表している。
【００４０】
容量セル１０上層に設けられた配線層の高位側電源線（Ｖｄｄ）１５と低位側電源線（Ｖｓｓ）１６は、容量セル１０が電源補強を行う対象のセル２０の、高位側電源（Ｖｄｄ）と低位側電源（Ｖｓｓ）のコンタクト領域（端子）にそれぞれ電気的に接続されている。
【００４１】
セル２０の高位側電源（Ｖｄｄ）と低位側電源（Ｖｓｓ）のコンタクト領域には、上層の配線層の高位側電源線（Ｖｄｄ）１７及び低位側電源線（Ｖｓｓ）１８から、ビア（あるいはスタックトビア）２１及びビア（あるいはスタックトビア）２２を介して、電源が供給される。図９において、ビア（あるいはスタックトビア）２１及びビア（あるいはスタックトビア）２２は、セル２０給電用の電源配線構造に対応し、容量セル１０に設けられた抵抗１３、１４が、本発明に係る容量セルに設けられた抵抗緩和用の経路を表している。すなわち、本発明に係る半導体装置によれば、デカップリング容量として機能する容量セル１０上層の金属配線層から、給電経路の配線抵抗を抵抗緩和させた状態で、高位側電源（Ｖｄｄ）と低位側電源（Ｖｓｓ）をセル２０に供給している。
【００４２】
次に、本発明の第５の実施例について説明する。図１０は、本発明の第５の実施例のレイアウトの一例を示す図であり、図９の回路構成に対応している。図１１は、図１０の一側（左側）からＸ軸方向をみたビアの断面構成等を模式的に示す説明図である。図１０に示すように、セル２０は、ソースが接地されたＮＭＯＳトランジスタ２０１と、ソースが電源に接続され、ドレインが、ＮＭＯＳトランジスタ２０１のドレインに接続され、ゲートが、ＮＭＯＳトランジスタ２０１のゲートに共通接続されたＰＭＯＳトランジスタ２０２からなる複数のＣＭＯＳインバータを並列接続した高駆動バッファとしている。複数のＣＭＯＳインバータの入力端は、共通に接続され、ＣＭＯＳインバータの出力端も共通に接続されている。
【００４３】
図１０において、セル２０が配置されている行の上段、下段の行に配置される容量セル１０、１０’のパタンは、図７に示した電源配線パタンを、上下逆さとしたものであり、図７における第１金属配線層の抵抗緩和回路の２行、７列の格子パタンの２組（４行、７列）の下２行を、高位側電源配線（Ｖｄｄ）、上２行を低位側電源配線（Ｖｓｓ）としている。図１０において、１１７、１１８は、上層の配線層の電源配線であり、下層の電源配線１１０Ａ、１１０Ｂの長手方向（図のＸ軸方向）と直行する方向（図のＹ軸方向）に延在されている。電源配線１１７、１１８は、それぞれ、図９の上層の高位側電源線１７と上層の低位側電源線１８に対応している。また図１０において、１１５、１１６は、下層の電源配線１１０Ａ、１１０Ｂが拡延された電源配線であり、それぞれ、図９の高位側電源線１５と低位側電源線１６に対応している。
【００４４】
第１金属配線層等の下層配線層に配設される電源配線（Ｖｄｄ）１１０Ａと、上層の配線層の電源配線（Ｖｄｄ）１１７とを接続するビア１１３（スタックトビア）は、電源配線構造の電源経路をなしている（図９の抵抗２１に対応）。
【００４５】
図１０及び図１１を参照すると、セル２０上段の行の容量セル１０上の配線パタン１１０Ｃは、上層の配線層の電源配線１１７とビア１１２により接続され、抵抗を緩和した状態で、それぞれのＣＭＯＳインバータのＰＭＯＳトランジスタ２０２のソースの高位側電源電圧Ｖｄｄを供給している。セル２０下段の行の容量セル領域１０上の配線パタン１１０Ｄは、上層の配線層の電源配線１１８とビア１１２で接続され、抵抗を緩和した状態で、それぞれのＣＭＯＳインバータのＮＭＯＳトランジスタ２０１のソースの低位側電源電圧Ｖｓｓを供給している。
【００４６】
また図１０及び図１１に示すように、並列接続される回路（図示の例ではＣＭＯＳインバータ）を構成するＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０１のソース拡散領域は、コンタクト１１１で電源配線パタン１１０Ａ、１１０Ｂに接続され、並列接続されるそれぞれのＣＭＯＳインバータのＰＭＯＳトランジスタのソース拡散領域の直近には、デカップリング容量をなすＰＭＯＳトランジスタ１０２のソース拡散領域が接続されている。ＣＭＯＳインバータのＮＭＯＳトランジスタのソース拡散領域の直近には、デカップリング容量をなすＮＭＯＳトランジスタ１０１のソース拡散領域が接続されている。
【００４７】
なお、容量セル１０が配置される領域の両側に配置される上層電源配線（Ｖｓｓ）１１８Ａ、上層電源配線（Ｖｄｄ）１１７Ａ、及び、上層電源配線（Ｖｓｓ）１１８、上層電源配線（Ｖｄｄ）１１７は、例えば最上層の電源配線パタンに対応し電源配線構造（縦方向の電源バス）に対応した配線パタンとされている。このように、本実施例によれば、容量セル１０領域内に電源パタンを備えており、上層に電源バスを通すことができるため、高駆動セル２０に対して設けられる電源配線構造の縦（列）方向の電源バス（図１０の１１８Ａ、１１７、１１８、１１７Ａ）において、電源配線幅を大としなくても済む。
【００４８】
図１０及び図１１を参照すると、セル２０内のＣＭＯＳインバータのＰＭＯＳトランジスタ２０２のソース拡散領域はコンタクト１１１で、第１金属配線層の高位側電源配線１１０Ａに接続され、電源配線１１０Ａに接続する電源配線１１０Ｃは、抵抗緩和経路をなすビア１１２にて、上層配線層の高位側電源配線（Ｖｄｄ）１１７に接続されている。電源配線１１０Ａは、電源配線構造として設けられるビア１１３によっても、上層配線層の高位側電源配線（Ｖｄｄ）１１７に接続されている。セル２０のＣＭＯＳインバータのＮＭＯＳトランジスタ２０１のソース拡散領域はコンタクト１１１で、第１金属配線層の低位側電源配線１１０Ｂに接続され、電源配線１１０Ｂに接続する電源配線１１０Ｄは、抵抗緩和経路をなすビア１１２にて、上層配線層の低位側電源配線（Ｖｓｓ）１１８に接続されている。電源配線１１０Ｂは、電源配線構造として設けられるビア１１３によっても、上層配線層の低位側電源配線（Ｖｓｓ）１１８に接続されている。
【００４９】
また、セル２０のデカップリング容量をなす第１の容量セル１０のＮＭＯＳトランジスタ１０１のソース拡散領域は、コンタクト１１１で第１金属配線層の電源配線１１０Ｂに接続され、第１金属配線層の電源配線１１０Ｂは、前述した通り、ビア１１２及びビア１１３にて上層配線の電源配線（Ｖｓｓ）１１８に接続されている。またＰＭＯＳトランジスタ１０２のソース拡散領域は、コンタクト１１１で第１金属配線層の電源配線１１０Ａに接続され、第１金属配線層の電源配線１１０Ａは、前述した通り、ビア１１２及びビア１１３にて上層配線層の電源配線（Ｖｄｄ）１１７に接続されている。
【００５０】
セル２０のデカップリング容量をなす第２の容量セル１０’のＰＭＯＳトランジスタ１０２のソース拡散領域は、コンタクト１１１で第１金属配線層の電源配線１１０Ａに接続され、第１金属配線層の電源配線１１０Ａは、前述した通り、ビア１１２及びビア１１３にて上層配線層の電源配線（Ｖｄｄ）１１７に接続され、ＮＭＯＳトランジスタ１０１のソース拡散領域は、コンタクト１１１で第１金属配線層１１０Ｂに接続され、第１金属配線層の電源配線１１０Ｂは、前述した通り、ビア１１２及びビア１１３にて、上層配線の電源配線（Ｖｓｓ）１１８に接続されている。
【００５１】
図１２は、図１１の変形例を説明するための図である。図１１に示した例では、第１金属配線層と上層の配線層をスタックトビアで接続する例を示したが、第１金属配線層と上層の配線層はスタックトビアによる接続でなく、ビアと配線による接続構成としてもよい。図１２では、第１金属配線層と上層配線層の間の二つの配線層１２１、１２２が設けられており、第１金属配線層はビアを介して第２金属配線層１２２の中継配線に接続し、第２金属配線層１２２の中継配線はビアを介して第３金属配線層１２１の中継配線に接続し、さらにビアを介して第４金属配線層の電源配線１１７／１１８に接続される構成とされる。
【００５２】
図１３は、本発明の第６の実施例の構成を示す図である。図１３には、容量セル直上の金属配線層（例えば第１金属配線層）に設けられた電源配線のレイアウトパタンが示されている。
【００５３】
図１３を参照すると、セル２０と同一行の左右の列のそれぞれに容量セルが配設されており、容量セルの上層の金属配線層の電源配線パタンは、第１金属配線層の抵抗緩和回路の２行、４列の格子の２組（４行、４列）の下２行をＶｄｄ、上２行をＶｓｓの補強パタンとしている。図１３において、１１７、１１８は、上層の配線層の電源配線であり、下層の電源配線１１０Ａ、１１０Ｂと直行する方向に延在されている。
【００５４】
セル２０の左右両側のセル列の容量セル１０、１０’上の電源配線１１０Ａと、上層の配線層の電源配線（Ｖｓｓ）１１８と接続するビア１１２により、給電経路の抵抗を緩和した状態で、それぞれのＣＭＯＳインバータのＮＭＯＳトランジスタ２０１のソースに低位側電源電圧（Ｖｓｓ）を供給しており、セル２０の左右両側のセル列の容量セル１０、１０’上の電源配線１１０Ａは、上層の配線層の電源配線（Ｖｄｄ）１１７とを接続するビア１１２により抵抗を緩和した状態で、それぞれのＣＭＯＳインバータのＰＭＯＳトランジスタ２０２のソースに高位側電源電圧（Ｖｄｄ）を供給している。なお、上層の配線層の電源配線（Ｖｄｄ）１１７と接続するビア１１３は、容量セル１０の抵抗緩和経路とは別のビアであり、電源配線構造の電源ビアである。
【００５５】
並列接続されるＣＭＯＳインバータのＰＭＯＳトランジスタ２０２、ＮＭＯＳトランジスタ２０１のソース拡散層はコンタクト１１１で電源配線１１０Ａ、１１０Ｂに接続され、並列接続されるそれぞれのＣＭＯＳインバータのＰＭＯＳトランジスタ２０２のソース拡散層の直近には、デカップリング容量をなすＰＭＯＳトランジスタ１０２のソースが接続され、ＣＭＯＳインバータのＮＭＯＳトランジスタ２０１のソース拡散層の直近には、デカップリング容量をなすＮＭＯＳトランジスタ１０１のソースが接続されている。
【００５６】
図１４は、本発明にしたがって、駆動能力の高い高駆動セルと平均的な駆動能力のセルの電源配線を行った場合の一例（「第７の実施例」という）を模式的に示す図である。図１４を参照すると、この第７の実施例において、セル３０は、平均的な駆動能力のセルであり、第１金属配線層の電源配線１１０にビア１１２を有する抵抗緩和付容量セル１０と１０’が、セル２０の高位側電源端子（電源コンタクト）と、低位側電源端子（電源コンタクト）側にそれぞれ配置されている。この例では、抵抗緩和付容量セルは、図３と図４を参照して説明した実施例の構成とされており、セル２０の高位側電源及び低位側電源端子には、上層の電源配線層１１７、１１８に接続するビア１１３、第１金属配線層１１０、コンタクト１１１を介して、電源が供給される構成とされている。一方、セル３０、３０’には、高位側と低位側電源間に、抵抗緩和付容量セルは配置されていない。
【００５７】
一方、図１５は、本発明の比較例として、高駆動セルが消費する電流の仕様にあわせた電源配線構造とした例を模式的に示す図である。高駆動セル２０には、上層の電源配線層１１７、１１８に接続するビア１１３’、第１金属配線層の電源配線１１０’を介して電源が供給される構成とされている。駆動能力が平均的なセル３０、３０’において、第１金属配線層の電源配線１１０’は、高駆動セル２０対応の電源配線構造（電源配線の配線幅、ピッチ、電源ビアの本数）とされ、過剰な電源配線が配設されることになり、信号配線等の配線領域が圧迫されていることがわかる。
【００５８】
本発明においては、図１４に示すように、高駆動セル２０の近傍だけに、抵抗緩和経路付き容量セル１０を配置して、高駆動セル２０に電源を供給する構成とし、駆動能力が平均的なセル３０、３０’に対して過剰な電源配線が配設されることはなくなり、信号配線等の配線領域が圧迫されることは回避されている。
【００５９】
次に、本発明の第８の実施例について説明する。本発明の第８の実施例は、設計自動化装置、レイアウト装置等のコンピュータを用いて、例えばセルベースＬＳＩのレイアウトを行うものである。図１６は、本発明の第８の実施例の方法を説明するための流れ図である。
【００６０】
電源供給を補助するための容量素子を備えた容量セル（マクロセル、あるいはプリミティブセルという）として、容量セルの上層に給電経路の抵抗を緩和する、少なくとも一つの経路が設けられた容量セル（「抵抗緩和経路付き容量セル」という）（図２、図３、図５、図７等参照）を、記憶装置のセルライブラリＦ００２に登録しておく。
【００６１】
回路接続情報（ネットリスト）を記憶する記憶装置（ファイル）Ｆ００１から回路接続情報を読み出す（ステップＳ１）。
【００６２】
回路接続情報にしたがって配置されるセルが、駆動能力が相対的に高いセルである場合（ステップＳ２のＹＥＳ分岐）、セルライブラリＦ００２に登録されている、抵抗緩和経路付き容量セルを、セルへの電源供給補助を行う容量セルとして、セルに隣接して配置する（ステップＳ３）。
【００６３】
当該セルが、駆動能力が平均的の場合（ステップＳ２のＮＯ分岐）、必要に応じて、デカップリングセルを配置する（ステップＳ４）。上記ステップを配置すべきセルがなくなるまで繰り返す（ステップＳ５）。セルの配置結果は、図示されないレイアウト結果ファイルに出力される。
【００６４】
本実施例においては、容量セルを自動配置する例を説明したが、変形例として、レイアウト装置を用いて、容量セルの上層に、抵抗緩和経路を、端末からマニュアル（対話型）で配置するようにしてもよい。すなわち、本発明に係る容量セルは、セルベースＩＣの設計に適用して好適とされるが、フルカスタム仕様等のＬＳＩの設計に適用してもよいことは勿論である。
【００６５】
なお、上記実施例において、多層配線構造の金属配線層として、例えばＣｕ等が用いられるが、Ａｌ等であってもよく、配線材料は任意である。また、上記実施例では、容量セルを構成する容量素子としてＭＯＳキャパシタを用いた例を示したが、導電膜と誘電体膜とで構成される平行平板コンデンサ等、任意の容量素子を用いてもよいことは勿論である。
【００６６】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、駆動能力の高いセルの近傍に配置される容量セルに、電源の抵抗緩和経路を設けることにより、無駄な面積を用いることなく、効果的な電圧降下（ＩＲ−ドロップ）の緩和を施すことができる。
【００６８】
また、本発明によれば、デカップリング容量セルにより、高駆動セル動作時のグラウンドバウンズ等のノイズを低減しながら、高駆動セルに対して十分な電流を供給することができる。
【００６９】
さらに、本発明によれば、駆動能力の低いセルに対しては、抵抗緩和経路を設けることなく電源仕様に適合した電源配線が行われるため、信号の配線を圧迫することはなくなり、配線リソースの確保、及び設計自由度の緩和を実現している。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はＭＯＳゲート容量（ＭＯＳキャパシタ）を説明するための図である。
【図２】本発明の一実施例の容量セルの構成を示す図である。
【図３】本発明の一実施例の容量セル上の配線層のレイアウトパタンを示す図である。
【図４】図３のビア、コンタクトの構成・配置を模式的に示す図である。
【図５】本発明の第２の実施例の容量セル上の配線層のレイアウトパタンを示す図である。
【図６】図５のビア、コンタクトの構成・配置を模式的に示す図である。
【図７】本発明の第３の実施例の容量セル上の配線層のレイアウトパタンを示す図である。
【図８】図７のビア、コンタクトの構成・配置を模式的に示す図である。
【図９】本発明の第４の実施例をなす容量セルを用いた回路構成の一例を示す図である。
【図１０】本発明の第５の実施例のレイアウトパタンの一例を示す図である。
【図１１】図１０のビア、コンタクトの構成・配置の一例を模式的に示す図である。
【図１２】図１０のビア、コンタクトの構成・配置の他の例を模式的に示す図である。
【図１３】本発明の第６の実施例のレイアウト・パタンの一例を示す図である。
【図１４】本発明の第７の実施例のビア、コンタクトの構成・配置を模式的に示す図である。
【図１５】図１４に示した例の比較例をなす給電構造の一例を模式的に示す図である。
【図１６】本発明の第８の実施例の方法を説明するための流れ図である。
【符号の説明】
１０、１０’ 容量セル
１３、１４抵抗（ビア）
１５、１６下層電源配線
１７、１８上層電源配線
２０高駆動セル
２１、２２ビア（スタックトビア）
３０、３０’ セル（平均的な駆動能力のセル）
１０１、２０１ＮＭＯＳトランジスタ
１０２、２０２ＰＭＯＳトランジスタ
１１０、１１０Ａ〜１１０Ｆ下層配線層の電源配線
１１１、１１１Ａ、１１１Ｂコンタクト（コンタクトホール）
１１２、１１２’、１１２Ａ、１１２Ｂ、１１３ビア（スルーホール）
１１５、１１６下層電源配線
１１７、１１８上層電源配線
１２１、１２２配線層

Claims

電源供給を補助する、少なくとも一つの容量素子を有する容量セルであって、
前記容量素子の上層に位置する少なくとも一の配線層が、
前記容量素子の配置領域に対応する領域に、前記容量素子に接続される、同一層から成る格子状の電源配線のパタンとして、
高位側及び／又は低位側電源の給電経路と、前記高位側及び／又は低位側電源の給電経路の抵抗緩和用の少なくとも一つの経路と、を備え、
前記一の配線層に配設され、前記抵抗緩和用の経路をなす電源配線は、前記一の配線層よりも上層の配線層に配設されている電源配線と、少なくとも一つの接続孔を介して、電気的に接続される、ことを特徴とする容量セル。
前記容量素子は、前記容量セルに隣接して配置されるセルであって、能動素子を少なくとも一つ含むセルのデカップリング容量をなし、
前記一の配線層に配設された電源配線は、前記セルへの給電経路を構成している、ことを特徴とする請求項１記載の容量セル。
請求項１記載の容量セルが、前記少なくとも一の配線層として、高位側及び／又は低位側電源の給電経路と、前記高位側及び／又は低位側電源の給電経路の抵抗緩和用の少なくとも一つの経路とを含む電源配線パタンを備えた配線層を有し、
前記配線層の下地の容量素子を備え、
高駆動セルの高位側及び／又は低位側電源端子の近傍に選択的に配置され、前記高駆動セルの電源強化作用をなす、ことを特徴とする容量セル。
前記容量素子が、ソースが高位側電源に接続されているＰＭＯＳトランジスタと、
ソースが低位側電源に接続され、ドレインが前記ＰＭＯＳトランジスタのゲートに接続され、ゲートが前記ＰＭＯＳトランジスタのドレインに接続されているＮＭＯＳトランジスタと、
を含む、ことを特徴とする請求項１又は２に記載の容量セル。
請求項１乃至４のいずれか一に記載の容量セルを備え、
半導体装置の電源配線構造における給電経路が、前記容量セルの前記経路によって増設されてなる、ことを特徴とする半導体装置。
半導体基板上に設けられる、請求項１乃至４のいずれか一に記載の容量セルと、
前記容量セル上層に位置する一の配線層と、
前記一の配線層と層が異なり、電源配線が配設されている、少なくとも一つの他の配線層と、
を有し、
前記一の配線層には、前記容量セル配置領域に対応する領域に、少なくとも一つの電源配線が配設され、前記電源配線は、前記他の配線層の対応する前記電源配線と少なくとも一つの接続孔を介して電気的に接続され、
前記容量セルの近傍に配置されるセルであって、能動素子を少なくとも一つ含む回路を有するセルを備え、
前記容量セルは、前記容量セルの近傍に配置される前記セルのデカップリング容量をなし、
前記一の配線層の前記容量セル配置領域に設けられた前記電源配線は、前記セルへの給電経路を構成している、ことを特徴とする半導体装置。
前記セルが配置される行の両側又は一側で隣接する行に、前記容量セルが配設されている、ことを特徴とする請求項６記載の半導体装置。
前記セルが配置される行と同一の行の、前記セルが配置される列の両側又は一側で隣接する列に、前記容量セルが配設されている、ことを特徴とする請求項６記載の半導体装置。
前記セルは、前記セルが配置される行の少なくとも一側に少なくとも一つの電源端子を有し、
前記セルが配置される前記行の一側に対応させて前記容量セルを有し、
前記容量セルにおいて、前記一の配線層の前記容量セル配置領域に設けられた前記電源配線が、前記セルが配置される前記行の一側の前記電源端子と電気的に接続されている、ことを特徴とする請求項６記載の半導体装置。
前記セルが、前記セルが配置される行の両側に、少なくとも一つの高位側電源端子と少なくとも一つの低位側電源端子とをそれぞれ有し、
前記セルが配置される前記行を間に挟む二つの行のそれぞれに、前記容量セルを有し、
二つの前記容量セルのうち一の前記容量セルにおいて、前記一の配線層の前記一の容量セル配置領域に設けられた前記電源配線は、前記セルの高位側電源端子と電気的に接続され、
他の前記容量セルにおいて、前記一の配線層の前記他の容量セル配置領域に設けられた前記電源配線は、前記セルの低位側電源端子と電気的に接続されている、ことを特徴とする請求項６記載の半導体装置。
前記セルが、前記セルが配置される行の両側に、少なくとも一つの高位側電源端子と少なくとも一つの低位側電源端子とをそれぞれ有し、
前記セルが配置される行と同一行とされ、前記容量セルを間に挟む二つの列のうち少なくとも一方の列に前記容量セルを有し、
前記容量セル配置領域の上層の前記一の配線層に設けられ、前記他の配線層の高位側電源配線及び／又は低位側電源配線に接続される前記電源配線を介して、前記セルの高位側電源端子及び／又は低位側電源端子に電源が供給される、ことを特徴とする請求項６記載の半導体装置。
前記セルが、前記セルが配置される行に沿って、互いに並置される複数の回路を備え、
前記複数の回路のそれぞれの高位側電源端子及び低位側電源端子に対して、前記容量セルの配置領域上層の前記一の配線層に設けられ、前記他の配線層の高位側電源と低位側電源配線にそれぞれ接続される前記電源配線を介して、電源が供給される、ことを特徴とする請求項６記載の半導体装置。
前記一の配線層は、前記容量セル配置領域に対応する領域に設けられる電源配線パタンとして、
高位側電源用及び低位側電源用の第１及び第２の電源配線を有し、
前記第１及び第２の電源配線は、前記容量素子の対応する二つの端子と、それぞれ、少なくとも一つの接続孔を介して、電気的に接続され、
さらに、前記他の配線層に配設されている高位側電源配線と少なくとも一つの接続孔によって接続される高位側電源用の第３の電源配線を一又は複数含む、ことを特徴とする請求項６記載の半導体装置。
前記一の配線層は、前記容量セル配置領域に対応する領域に設けられる電源配線パタンとして、
高位側電源用及び低位側電源用の第１及び第２の電源配線を有し、
前記第１及び第２の電源配線は、前記容量素子の対応する二つの端子と、それぞれ、少なくとも一つの接続孔を介して、電気的に接続され、
さらに、前記他の配線層に配設されている低位側電源配線と少なくとも一つの接続孔によって接続される、低位側電源用の第４の電源配線を一又は複数含む、ことを特徴とする請求項６記載の半導体装置。
前記一の配線層は、前記容量セル配置領域に対応する領域に設けられる電源配線パタンとして、
高位側電源用及び低位側電源用の第１及び第２の電源配線を有し、
前記第１及び第２の電源配線は、前記容量素子の対応する二つの端子と、それぞれ、少なくとも一つの接続孔を介して電気的に接続され、
さらに、前記他の配線層に配設されている高位側電源配線と少なくとも一つの接続孔によって接続される、高位側電源用の第３の電源配線を一又は複数含むとともに、
前記他の配線層に配設されている低位側電源配線と少なくとも一つの接続孔によって接続される、低位側電源用の第４の電源配線を一又は複数含む、ことを特徴とする請求項６記載の半導体装置。
前記第１及び第３の電源配線は、互いに並置され、それぞれ、前記容量セルが配置される行方向に沿って延在されており、
前記第１及び第３の電源配線同士を、互いに接続する、少なくとも１つの第５の電源配線を有し、
前記第２の電源配線は、前記第１及び第３の電源配線と非接続とされている、ことを特徴とする請求項１３記載の半導体装置。
前記第２及び第４の電源配線は、互いに並置され、それぞれ、前記容量セルが配置される行方向に沿って延在されており、
前記第２及び第４の電源配線同士を、互いに接続する、少なくとも１つの第６の電源配線を有し、
前記第１の電源配線は、前記第２及び第４の電源配線と非接続とされている、ことを特徴とする請求項１４記載の半導体装置。
前記第１乃至第４の電源配線は、互いに並置され、それぞれ、前記容量セルが配置される行方向に沿って延在されており、
前記第１及び第３の電源配線同士を、互いに接続する、少なくとも１つの第５の電源配線を有し、
前記第２及び第４の電源配線同士を、互いに接続する、少なくとも１つの第６の電源配線を有し、
前記第２及び第４の電源配線は、前記第１及び第３の電源配線と非接続とされている、ことを特徴とする請求項１５記載の半導体装置。
前記第１及び第３の電源配線は、前記容量セルに隣接する前記セルの高位側電源端子に電気的に接続される、ことを特徴とする請求項１３又は１５記載の半導体装置。
前記第２及び第４の電源配線は、前記容量セルに隣接する前記セルの低位側電源端子に電気的に接続される、ことを特徴とする請求項１４又は１５記載の半導体装置。
前記セルが、駆動能力が相対的に高い回路を含むセル（「高駆動セル」という）であり、
前記容量セルは、前記高駆動セルに対して配設される、ことを特徴とする請求項６記載の半導体装置。
前記容量素子が、ＭＯＳゲート容量よりなる、ことを特徴とする請求項６記載の半導体装置。
前記容量素子が、ソースが高位側電源に接続されるＰＭＯＳトランジスタと、
ソースが低位側電源に接続され、ドレインが前記ＰＭＯＳトランジスタのゲートに接続され、ゲートが前記ＰＭＯＳトランジスタのドレインに接続されているＮＭＯＳトランジスタと、
を含む、ことを特徴とする請求項６記載の半導体装置。
コンピュータを用いて、半導体装置のレイアウトを行う設計方法において、
少なくとも一つの容量素子を配置する工程と、
前記容量素子が配置される領域の上層に位置する少なくとも一の配線層の前記一つの容量素子の配置領域に対応する領域に、前記容量素子に接続される、同一層から成る格子状の電源配線パタンとして、
高位側及び／又は低位側電源の給電経路と、前記高位側及び／又は低位側電源の給電経路の抵抗緩和用の少なくとも一つの経路を設ける工程と、
を含み、
前記一の配線層に配設され、前記抵抗緩和用の経路をなす電源配線は、前記一の配線層よりも上層の配線層に配設されている電源配線と、少なくとも一つの接続孔を介して、電気的に接続される、ことを特徴とする半導体装置の設計方法。
請求項２４記載の半導体装置の設計方法により設計され、前記少なくとも一つの容量素子を備えた容量セルとして、前記容量セル上層の前記容量セルの配置領域に対応する領域に、前記給電経路の抵抗緩和用の少なくとも一つの経路を備えている容量セル（「抵抗緩和経路付き容量セル」という）を、マクロセルとして、セルライブラリに、予め登録しておき、
回路接続情報を記憶する記憶装置から回路接続情報を読み出す工程と、
前記回路接続情報にしたがって配置されるセルが、駆動能力が相対的に高いセルである場合、前記セルライブラリに登録されている前記抵抗緩和経路付き容量セルを、前記セルへの電源供給補助を行う容量セルとして、前記セルに隣接した行又は列に配置する工程と、
を含む、ことを特徴とする半導体装置の設計方法。