JP2826446B2 - 半導体集積回路装置及びその設計方法 - Google Patents

半導体集積回路装置及びその設計方法

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JP2826446B2
JP2826446B2 JP5214122A JP21412293A JP2826446B2 JP 2826446 B2 JP2826446 B2 JP 2826446B2 JP 5214122 A JP5214122 A JP 5214122A JP 21412293 A JP21412293 A JP 21412293A JP 2826446 B2 JP2826446 B2 JP 2826446B2
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、自動配置配線等によ
って設計製造される半導体集積回路装置の集積度を向上
させる技術に関し、特にドライブ能力の高いドライバ回
路を有する半導体集積回路装置の集積度を向上させる技
術に関するものである。
【０００２】
【従来の技術】図１９は、クロックドライバ回路として
働くマクロセルの構成を示す図である。図１９（ａ）に
おいて、１は多数のセルを駆動するドライバ回路、Ａは
ドライバ回路１の入力ピン、Ｙ0 〜Ｙn-1 はドライバ回
路１のＮ本の出力ピンである。このドライバ回路１の出
力ピン数はＮである。出力ピンＹ0 〜Ｙn-1 に、例えば
フリップフロップをＭ個ずつ接続した場合、ファンアウ
ト数はＭ×Ｎ個である。
【０００３】図１９（ｂ）は図１９（ａ）のドライバ回
路１をマクロセルで実現した場合のマクロセル及び出力
信号線を示す図である。図において、Ｑ１〜Ｑ４は図１
９（ｂ）に示した出力ピンをＮ個持つドライバ回路１の
一例としてのマクロセルを構成するためのトランジス
タ、ＬＡはドライバ回路の入力ピンの働きをする信号
線、ＬＹ0 ，ＬＹ1 ，…，ＬＹn-2 ，ＬＹn-1 はドライ
バ回路の出力ピンの働きをする信号線、１ａはトランジ
スタ等により構成されたドライバ回路の機能を実現する
部分、２はドライバ回路の機能を有するマクロセル、３
はドライバ回路の機能を実現する部分１ａの中のトラン
ジスタＱ３，Ｑ４のドレイン電極に接続した出力信号
線、４ａはマクロセル２に電源電位ＶDDを与えるための
電源ライン、４ｂはマクロセル２に接地電位ＧＮＤを与
えるための接地ラインである。マクロセル２は電源電位
ＶDDと接地電位ＧＮＤとの電位差によって動作する。
【０００４】図１９（ｂ）に示すように、１本の出力信
号線３にＮ本の出力ピンＹ0 ，Ｙ1，…，Ｙn-2 ，Ｙ
n-1 が接続され、マクロセル２の外部にドライバ回路の
出力を取り出している。また、一般に、ファンアウトの
大きなドライバ回路を実現するためのマクロセル２は、
第１層アルミニウム配線によって形成されるその内部の
電源ライン４ａ及び接地ライン４ｂを通常のマクロセル
よりも太くしてある。
【０００５】次に、マクロセル２を用いた半導体集積回
路装置について説明する。図２０はマクロセルを配置す
るための半導体チップの平面図である。図２０におい
て、５は半導体集積回路が形成される半導体チップ、６
は半導体チップ５の周囲に設けられ、半導体チップ５の
外部から入力される電源、信号等を入力あるいは出力す
るためのバッファ領域、７は種々のセル等が配置される
とともに、それらの配線が成される、半導体チップ５の
バッファ領域６の内側に設けられた内部領域である。一
般に、半導体集積回路装置は、半導体チップ５に信号等
の入出力を外部と行うための端子をダイボンド等により
取り付け、パッケージに封入して完成する。
【０００６】図２０（ｂ）に、内部領域７の一部を拡大
した図を示す。符号８ａで示した上側の列は、複数のＰ
チャネルＭＯＳトランジスタが一列に並んだトランジス
タ列であり、８ｂで示した下側の列は、複数のＮチャネ
ルＭＯＳトランジスタが一列に並んだトランジスタ列で
ある。８ｃはＰチャネルＭＯＳトランジスタのゲート電
極、８ｄはＰチャネルＭＯＳトランジスタのソースある
いはドレインとして働く拡散領域、８ｅはＮチャネルＭ
ＯＳトランジスタのゲート電極、８ｆはＮチャネルＭＯ
Ｓトランジスタのソースあるいはドレインとして働く拡
散領域である。半導体チップ５上に形成される配線層を
用いて、ゲート電極８ｃ，８ｅ及び拡散領域８ｄ，８ｆ
を接続することでセル内の配線を施し、種々の機能を有
するマクロセルを得ることができる。
【０００７】図２１は図１９（ｂ）に示したマクロセル
２を配置するとともに、マクロセル２に電源を供給する
ための電源ライン及び接地ラインを配置した状態を示す
平面図である。図２１において、９は内部領域７内のマ
クロセルが配置されるマクロセル列、１０ａは第２層ア
ルミニウム配線からなる給電用の電源ライン、１０ｂは
第２層アルミニウム配線からなる給電用のＧＮＤライ
ン、１１は各セルとマクロセル２を接続するための第１
層アルミニウム配線、１２はマクロセル２によって駆動
されるセルである。図２１（ｂ）に、内部領域７の一部
を拡大した図を示す。
【０００８】従来、ファンアウトの大きなドライバ回路
等の機能を持つマクロセル２内の電源ライン４ａ及び接
地ライン４ｂは、電源ライン１０ａ及び接地ライン１０
ｂと直接接続するように配置して出力信号線のエレクト
ロマイグレーションが起こらないような構造としてい
る。また、一般にマクロセル２が持つＮ本の出力ピンに
は、それぞれ駆動するセル１２を同数ずつ接続してＮ本
の出力ピン間の負荷容量の差及び抵抗の差を小さくし
て、出力ピン間のスキューが小さくなるようなレイアウ
トが容易にできるように構成している。
【０００９】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、ファンアウト
の大きなマクロセル２は第１層アルミニウム配線で形成
されるマクロセル列に沿った電源ライン４ａ及び接地ラ
イン４ｂを他のマクロセルよりも太くしなければなら
ず、そのため電源ライン１０ａ及び接地ライン１０ｂか
ら成る複数組の給電ライン間のマクロセル列を全て使用
する構成とするなど、半導体チップ５の面積が増加する
という問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、半導体集積回路装置の半導体チ
ップ面積を増加させることなく、レイアウトの容易な高
ドライブ能力のドライバ回路を有する半導体集積回路装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、半導体基板上に規則的に配置された複
数のトランジスタと、前記複数のトランジスタに該トラ
ンジスタを動作させるための電圧を供給するため、第１
配線層に設けられた少なくとも一組の第１及び第２の電
源線路と、前記第１配線層と異なる第２配線層に並べて
配置され、前記第１及び第２の電源線路と立体交差す
る、前記第１及び第２の電源線路よりも幅の広い第３及
び第４の電源線路と、前記第３及び第４の電源線路の
下、あるいは前記第３及び第４の電源線路に挟まれた領
域の下にある前記トランジスタの少なくとも一つを使用
する少なくとも一つのクロックドライバと、前記第３及
び第４の電源線路間の前記第２配線層に設けられ、前記
クロックドライバが出力するクロック信号を伝達する第
１のクロック信号線と、前記第１配線層に設けられ前記
クロック信号を前記第１のクロック信号線から受ける第
２のクロック信号線とを備えて構成されている。
【００１２】
【００１３】第２の発明に係る半導体集積回路装置は、
第１の発明の半導体集積回路装置において、前記クロッ
クドライバは、少なくとも前記第３及び第４の電源線路
の全長の１／２付近に配設された第１のドライバ回路を
含む。
【００１４】第３の発明に係る半導体集積回路装置は、
第２の発明の半導体集積回路装置において、前記クロッ
クドライバは、前記第３及び第４の電源線路の両端から
の距離がそれぞれ前記第３及び第４の電源線路の全長の
１／４となる付近に配設され、前記第１のドライバ回路
の出力を受ける一対の第２のドライバ回路を更に含む。
【００１５】第４の発明に係る半導体集積回路装置は、
第１の発明の半導体集積回路装置において、前記第３及
び第４の電源線路は、他の電源線路とは独立して前記ク
ロックドライバに給電することを特徴とする。
【００１６】第５の発明に係る半導体集積回路装置は、
第１の発明の半導体集積回路装置において、前記クロッ
クドライバは、前記第３及び第４の電源線路の下、ある
いは前記第３及び第４の電源線路に挟まれた領域の下に
ある前記トランジスタを使用するメインドライバ回路を
備える複数のマクロセルを含み、前記複数のマクロセル
の前記メインドライバ回路は、それぞれの入力を共通に
接続されるとともに、それぞれの出力を共通に接続され
る。また本発明にかかる半導体集積回路装置の設計方法
は、トランジスタが規則的に配置された半導体基板に対
し、その上方内には該トランジスタを動作させるための
電圧を供給する給電線が配線される領域を設定する工程
と、前記領域において第１種のマクロセルの位置を設定
する工程と、前記領域の上方において前記第１種のマク
ロセルの出力線の位置を設定する工程と、前記領域以外
の前記半導体基板において第２種のマクロセルの位置を
設定する工程と、前記領域の上方において前記出力線を
避けて前記給電線の位置を設定する工程と、前記出力線
と交差しつつ前記第２種のマクロセルと前記出力線とを
接続する支線の位置を、前記半導体基板と前記出力線及
び前記給電線との間に設定する工程とを備える。
【００１７】
【作用】第１の発明におけるクロックドライバは、第３
及び第４の電源線路の下に配置され、従来使用されてい
なかった第３及び第４の電源線路の下の領域を使うこと
でマクロセルの配置に無駄がなくなる。
【００１８】
【００１９】第２の発明における第１のドライバ回路
は、第３及び第４の電源線路の全長の１／２付近に配設
されるため、信号のスキューを容易に低減することがで
きる。
【００２０】第３の発明における一対の第２のドライバ
回路は、第３及び第４の電源線路の全長の１／４付近に
配設されることによって、第２のドライバ回路の配置が
対称になるため一対の第２のドライバ回路の相互作用に
より信号のスキューを低減することができる。
【００２１】第４の発明における第３及び第４の電源線
路は、クロックドライバによって発生するノイズによる
影響を他の電源線路及び接地ラインに与えない。
【００２２】第５の発明における複数のマクロセルは、
それぞれのマクロセルが有するメインドライバ回路のそ
れぞれの入力を共通に接続されるとともに、それぞれの
出力を共通に接続されており、全体として駆動能力の大
きな一つのドライバ回路として働かせることができる。
そのため、複数のマクロセルから他のセルに分配される
クロックのスキューを小さくできる。また、第３及び第
４の電源線路の下、あるいは第３及び第４の電源線路に
挟まれた領域の下にあるトランジスタを使用するため、
集積度を向上できる。本発明の半導体集積回路装置の設
計方法では、第１種のマクロセルと給電線とがその上方
に設けられる領域を設定しておき、これを除外して第２
種のマクロセルが配置される。
【００２３】
【実施例】以下、この発明の第１実施例を図について説
明する。図１はこの発明の第１実施例による半導体集積
回路装置の電源ライン及び接地ラインとマクロセル列と
が立体的に交差する部分を示す透視平面図である。半導
体集積回路装置は、内部領域上に形成された第１層アル
ミニウム配線、及び第１層アルミニウム配線上に形成さ
れた第２層アルミニウム配線を有しており、それらの関
係を明らかにするため、上部から透視した状態を図に記
した。
【００２４】図において、２９は半導体チップ上の内部
領域に形成されたマクロセル列、２０はマクロセル列２
９等に電源電位ＶDDを与える電源ライン２０ａと接地電
位ＧＮＤを与える接地ライン２０ｂで構成されマクロセ
ル列２９と垂直に設けられた給電ライン、２２は給電ラ
イン２０の下に配置されたドライバ回路等の機能を持っ
たマクロセル、２３はマクロセル２２へ信号を入力する
ためにマクロセル２２とスルーホール２７で接続された
入力信号線、２４はマクロセル２２から信号を出力する
ためにマクロセル２２とスルーホール２８で接続された
出力信号線、２５ａは電源ライン２０ａとスルーホール
２６ａで接続されマクロセル２２に電源電位ＶDDを供給
する電源ライン、２５ｂは接地ライン２０ｂとスルーホ
ール２６ｂで接続されマクロセル２２に接地電位ＧＮＤ
を供給する接地ラインである。通常、電源ライン２０
ａ，接地ライン２０ｂは第２層アルミニウムでマクロセ
ル列と垂直に形成される。
【００２５】従来、自動配置配線プログラムのアルゴリ
ズムを簡略化するため、給電ライン２０の下を一律に配
置禁止領域とすることで、内部領域面上のマクロセル列
２９のうち、給電ライン２０と立体的に交差する部分に
は何も配置していなかった。第１実施例における半導体
集積回路装置の設計に用いる自動配置配線プログラムに
おいて、マクロセル列２９の中の給電ライン２０と立体
交差する部分をマクロセル配置可能領域とし、給電ライ
ン２０の第２層アルミニウム配線のパターンを認識させ
るようにして、マクロセル２２の入力ピンに接続した入
力信号線２３と出力ピンに接続した出力信号線２４が給
電ラインとショートしないように配置すれば容易に自動
配線プログラムを用いてレイアウトを行うことができ
る。
【００２６】マクロセル２２の入出力ピンに接続した入
出力信号線２３，２４は、電源ライン２０ａと接地ライ
ン２０ｂとの間に、これらのライン２０ａ，２０ｂと平
行に配置されている。入力ピン及び出力ピンに接続した
入力信号線２３及び出力信号線２４も給電ライン２０と
同じ第２層アルミニウム配線であり、スルーホール２
７，２８によってマクロセル２２と接続されている。
【００２７】そして、給電ライン２０の下に配置された
マクロセル２２には給電ライン２０から給電を行うこと
ができる。図に示すように、給電ライン２０の下にマク
ロセル２２を配置することによってマクロセル２２への
給電が容易になり、マクロセル列２９と並列に走る第１
層アルミニウム配線への給電が短い距離で行える。ま
た、自動配置配線を行っても、給電ライン２０とマクロ
セル２２との間に他のマクロセルが配置されることがな
く、マクロセル２２の占有面積を小さくすることができ
る。
【００２８】次に、図１に示したマクロセル２２の一例
として、ドライブ能力の大きなドライバ回路を示す。図
２は給電ラインの下のトランジスタを用いて構成された
ドライバ回路の機能を持つマクロセルのパターンレイア
ウトを示す透視平面図である。
【００２９】図２において、３０ａはＰチャネルＭＯＳ
トランジスタのゲート電極、３１ａはＰチャネルＭＯＳ
トランジスタのソースあるいはドレインとして働く拡散
領域、３０ｂはＮチャネルＭＯＳトランジスタのゲート
電極、３１ｂはＮチャネルＭＯＳトランジスタのソース
あるいはドレインとして働く拡散領域、３２ａ〜３２ｃ
は給電ライン２０等の第２層アルミニウム配線とトラン
ジスタ等が形成されている内部領域との間に設けられた
第１層アルミニウム配線、３３は内部領域に形成された
トランジスタの電極と第１層アルミニウム配線との接続
を行うコクタクトホール、２６ａは第２層アルミニウム
配線の電源ライン２０ａと第１層アルミニウム配線の電
源ライン２５ａとの接続を行うスルーホール、２６ｂは
第２層アルミニウム配線の接地ライン２０ｂと第１層ア
ルミニウム配線の接地ライン２５ｂとの接続を行うスル
ーホール、２７はＰチャネルトランジスタとＮチャネル
トランジスタのゲート間を接続する第１層アルミニウム
配線３２ａと、第２層アルミニウム配線の入力信号線２
３とを接続するスルーホール、２８はＰチャネルトラン
ジスタのドレインに接続する第１層アルミニウム配線３
２ｂやＮチャネルトランジスタのドレインに接続する第
１層アルミニウム配線３２ｃと、第２層アルミニウム配
線の出力信号線２４とを接続するスルーホールである。
【００３０】図からわかるように、電源ライン２０ａ及
び接地ライン２０ｂの下の内部領域に形成されているＰ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタも合わせて用いてドライバ回路を構成してお
り、電源ライン２０ａ及び接地ライン２０ｂの下の内部
領域も使用でき、集積度を向上できる。
【００３１】次に、図２に示したマクロセル２２の回路
図を図３に示す。図３において、４０は入力端子、４１
は出力端子、Ｑp1〜Ｑpxは入力端子４０に接続したゲー
トと出力端子４１に接続したドレインと電源電位ＶDDに
接続したソースを有するＰチャネルＭＯＳトランジス
タ、Ｑn1〜Ｑnxは入力端子４０に接続したゲートと出力
端子４１に接続したドレインと接地電位ＧＮＤに接続し
たソースを有するＮチャネルＭＯＳトランジスタであ
る。入力端子４０は図２に示した入力信号線２３及び入
力信号線２３と第１層アルミニウム配線３２ａとを接続
するスルーホール２７に相当し、出力端子４１は図２に
示した出力信号線２４及び出力信号線２４と第１層アル
ミニウム配線３２ｂ，３２ｃとを接続するスルホール２
８に相当する。図３に示したドライバ回路は、電源電位
ＶDDと接地電位ＧＮＤとの間に直列に接続されたＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タからなるＣＭＯＳインバータを複数並列に接続した構
成となっている。
【００３２】次に、特にドライブ能力の高いマクロセル
を配置する場合について図４乃至図６を用いて説明す
る。図４はファンアウトの大きなマクロセルと給電ライ
ンとの配置関係を示す透視平面図である。図４におい
て、４２はファンアウトの大きな高ドライブ能力のマク
ロセル、４３はマクロセル４２の入力ピンに接続された
入力信号線である。入力信号線４３は給電ライン２０の
外側に設けられている。また、４４は給電ライン２０を
構成している電源ライン２０ａと接地ライン２０ｂとの
間に設けられマクロセル４２の出力ピンに接続された出
力信号線であり、その他の図１と同一符号は図１の相当
する部分を示す。マクロセル４２は、その出力ピン上に
エレクトロマイグレーション対策として複数のスルーホ
ール４８を設け、出力信号線４４と接続している。出力
信号線４４は、エレクトロマイグレーション対策とスキ
ュー低減のため、通常の第２層アルミニウム配線の信号
線幅またはそれ以上の太さにして給電ライン２０の間を
走らせる。
【００３３】図５は図４に示したマクロセル４２の一例
として、ドライブ能力の大きなドライバ回路のパターン
レイアウトを示す透視平面図である。図において、４７
は第１層アルミニウム配線３２ａと第２層アルミニウム
配線４３とを接続するスルーホール、４８は第１層アル
ミニウム配線３２ｂ，３２ｃと第２層アルミニウム配線
の出力信号線４４との接続を行うスルーホールであり、
その他図２と同一符号のものは図２に示したものに相当
する部分を示す。
【００３４】次に、図６を用いてマクロセルとそのマク
ロセルによって駆動されるセルとの接続を示す。図６に
おいて、５は集積回路が形成されている半導体チップ、
６はバッファ領域、７は内部領域、２０は電源ライン２
０ａと接地ライン２０ｂで構成された給電ライン、４２
はファンアウトの大きなクロックドライバ等のマクロセ
ル、１２はマクロセル４２が駆動するセル、１１はセル
１２の入力ピン及びマクロセル４２の出力ピンを接続す
る信号線で、第１層アルミニウム配線である。１３は信
号線１１とセル１２の入力ピンとを接続する信号線で第
２層アルミニウム配線である。
【００３５】マクロセル４２は、直ぐ上の給電ライン２
０からスルーホール２６ａ，２６ｂを通して給電されて
おり、エレクトロマイグレーション対策が施されたた
め、多出力駆動を行ってもエレクトロマイグレーション
を起こすことはない。また、出力信号線４４は電源ライ
ン２０ａと接地ライン２０ｂとによってシールドされる
ためノイズ低減効果を有する。
【００３６】次に、１つのプリドライバと２つのメイン
ドライバを用いてクロックを供給する場合を図７を用い
て説明する。図７において、５５はメインドライバ回路
が形成されている２つのマクロセル４２にクロックを供
給するプリドライバ回路であり、その他図６と同一符号
は図６と同一もしくは相等する部分を示す。２つのマク
ロセル４２は２組の給電ライン２０からそれぞれ給電さ
れており、プリドライバ回路５５からクロックが入力信
号線１１を通して入力ピン４３に供給される。マクロセ
ル列が中央に配置され、そのマクロセル列のそれぞれの
給電ライン２０の真下にマクロセル４２が設けられてい
るので、出力信号線４４の抵抗と容量によるスキューを
抑えることができ、ファンアウトが３００〜２０００程
度の中規模のクロックドライバとして使用が可能であ
る。
【００３７】次に、図８を用いてファンアウトの大きな
マクロセルから他のマクロセルへ与えるノイズの影響を
小さくした半導体集積回路装置について説明する。図８
において、４２は図４に示したのと同様のファンアウト
の大きなマクロセル、２５ａ，２５ｂはマクロセル４２
が配置されているマクロセル列へ電源電位ＶDD及び接地
電位ＧＮＤを供給するための第１層アルミニウム配線、
６１ａはバッファ領域に形成され内部領域７に電源電位
ＶDDを与えるための電源ライン、６１ｂはバッファ領域
に形成され内部領域７に接地電位ＧＮＤを与えるための
接地ライン、斜線部分の６２ａ，６２ｂは第１層アルミ
ニウム配線２５ａ，２５ｂあるいは電源ライン２０ａ，
接地ライン２０ｂとバッファ領域の電源ライン６１ａ，
接地ライン６１ｂとを接続するためのクロックドライバ
用電源・接地セルである。
【００３８】マクロセル４２は、マクロセルを構成する
内部のトランジスタへ第１層アルミニウム配線（電源ラ
イン２５ａ，接地ライン２５ｂ）を通して電源電圧を供
給される。そのために、その第１層アルミニウム配線に
はスルーホール２６ａ，２６ｂを通して電源ライン２０
ａ及び接地ライン２０ｂから電源電位ＶDD及び接地電位
ＧＮＤが与えられるとともに、クロックドライバ用電源
・接地セル６２ａ，６２ｂによって接続されている電源
ライン６１ａ及び接地ライン６１ｂから電源電位ＶDD及
び接地電位ＧＮＤが与えられる。
【００３９】また、図において、６３はファンアウトの
それ程大きくない通常のマクロセル、６６ａ，６６ｂは
それぞれマクロセル６３が配置されているマクロセル列
へ電源電位ＶDD及び接地電位ＧＮＤを供給するために第
１層アルミニウム配線で形成された電源ライン及びＧＮ
Ｄライン、６７ａはバッファ領域に形成され内部領域７
に電源電位ＶDDを与えるための電源ライン、６７ｂはバ
ッファ領域に形成され内部領域７に接地電位ＧＮＤを与
えるための接地ライン、斜線部分の６８ａ，６８ｂは第
１層アルミニウム配線６６ａ，６６ｂあるいは電源ライ
ン６５ａ，接地ライン６５ｂとバッファ領域の電源ライ
ン６７ａ，接地ライン６７ｂとを接続するための電源・
接地セルである。
【００４０】マクロセル６３は、マクロセルを構成する
内部のトランジスタへ第１層アルミニウム配線６６ａ，
６６ｂを通して電源電圧を供給される。そのために、そ
の第１層アルミニウム配線にはスルーホールＴＨを通し
て電源ライン６５ａ及び接地ライン６５ｂから電源電位
ＶDD及び接地電位ＧＮＤが与えられるとともに、通常の
内部マクロセル用電源・接地セル６８ａ，６８ｂによっ
て接続されている電源ライン６７ａ及び接地ライン６７
ｂから電源電位ＶDD及び接地電位ＧＮＤが与えられる。
【００４１】図８に示すように電源ライン２０ａ，接地
ライン２０ｂの下に配置したマクロセル４２のマクロセ
ル列に供給する電源ライン６１ａ，接地ライン６１ｂと
マクロセル６３を配置したマクロセル列に供給する電源
ライン６７ａ，接地ライン６７ｂとを分離して設けてい
るため、ファンアウト数の大きなドライバ回路として働
くマクロセル４２から出るノイズの影響を他のマクロセ
ル６３等に与えないようにでき、半導体集積回路装置の
ノイズ耐量の向上に有効である。
【００４２】次に、図９を用いて複数のマクロセル列に
クロックを分配するときのプリドライバ回路及びメイン
ドライバ回路の配置について説明する。図９において、
７０は給電ライン２０の全長のほぼ１／２の位置に配置
されたプリドライバ回路の機能を有するマクロセル、２
２はそれぞれ給電ライン２０の両端から給電ライン２０
の全長のほぼ１／４の位置に配置され、マクロセル７０
からクロックを供給されて多数のセルを駆動するメイン
ドライバ回路である。
【００４３】このように複数のメインドライバ回路２２
を同一の給電ライン２０の下の適当な位置に複数のマク
ロセル列を用いて配置することで、出力信号線２４の抵
抗と容量によるスキューを抑えることができ、ファンア
ウト３００〜２０００程度の中規模のクロックドライバ
回路として使用できる。
【００４４】次に、プリドライバ回路として働くマクロ
セル７０の構成の一例を図１０に示す。図１０はプリド
ライバ回路として働くマクロセルのパターンレイアウト
を示す透視平面図である。図において、７３ａ〜７３ｃ
は第２層アルミニウム配線である給電ライン２０とトラ
ンジスタ等が形成されている内部領域との間に設けられ
た第１層アルミニウム配線、７４は内部領域に形成され
たトランジスタの電極等と第１層アルミニウム配線との
接続を行うコンタクトホール、７７ａは第２層アルミニ
ウム配線の電源ライン２０ａと第１層アルミニウム配線
の電源ライン７２ａとの接続を行うスルーホール、７７
ｂは第２層アルミニウム配線の接地ライン２０ｂと第１
層アルミニウム配線の接地ライン７２ｂとの接続を行う
スルーホール、７６は第１層アルミニウム配線７３ｂ，
７３ｃと第２層アルミニウム配線の入力信号線２３とを
接続するスルーホールである。
【００４５】第１層アルミニウム配線７２ａ，７２ｂ，
７３ａ〜７３ｃを用いて各トランジスタの接続を行い、
第２層アルミニウム配線２０ａ，２０ｂ，２３，２４を
用いてマクロセルへの信号の入出力及び電源電圧の供給
を行っている。プリドライバ回路の構成は、電源電位Ｖ
DDと接地電位ＧＮＤとの間に直列に接続されたＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とからなるインバータを並列に８組接続したものとなっ
ている。
【００４６】プリドライバ回路は回路の規模が小さいた
め、図に示すように電源ライン２０ａと接地ライン２０
ｂとに挟まれた領域の下の内部領域のみのトランジスタ
を用いて構成することができる場合もある。
【００４７】次に、マクロセル７０とマクロセル２２と
の接続を図１１に示す。図１１は図９の一部を拡大した
平面図である。プリドライバ回路７０には、図１１に示
すようにプリドライバ回路７０の入力ピンに接続した入
力信号線７１を通してクロックが入力される。プリドラ
イバ回路７０の出力は、出力ピンに接続した出力信号線
２３を通して出力され、スルーホール２７によってメイ
ンドライバ回路２２の入力ピンと接続した入力信号線２
３を通してメインドライバ回路２２に入力される。メイ
ンドライバ回路２２の出力は出力信号線２４を通して出
力される。
【００４８】なお、上記実施例では、メインドライバ数
は２であるが、２以上のメインドライバ回路を２０ａ，
２０ｂの下の任意の位置に配置してもよく、上記実施例
と同様の効果を奏する。
【００４９】次に、図１２乃至図１８を用いて、給電ラ
インの下にメインドライバ回路のみを設けた場合及びそ
の設計の手順の概略について説明する。図１２は、プリ
ドライバ回路とメインドライバ回路の接続を示す回路図
である。図１２において、ＰＤはプリドライバ回路、Ｍ
Ｄ1 〜ＭＤX はプリドライバ回路ＰＤの出力端子に共通
に接続された入力端子を有し、出力端子も共通に接続さ
れたメインドライバ回路である。また、ｔpdは、プリド
ライバ回路ＰＤに入力されてメインドライバ回路ＭＤ1
〜ＭＤX から出力されるまでのクロックの遅延時間であ
る。
【００５０】そして、図１３が図１２に示したプリドラ
イバ回路ＰＤとメインドライバ回路ＭＤ1 〜ＭＤX とそ
れらからクロックの供給を受けるフリップフロップ回路
との関係を示す図である。メインドライバ回路ＭＤ1 〜
ＭＤX に、入力信号線２３を通してプリドライバ回路Ｐ
Ｄから入力されるクロックが分配される。メインドライ
バ回路ＭＤ1 〜ＭＤX が出力するクロックは、出力信号
線２４とスルーホール８９で接続された第１層アルミニ
ウム配線によるクロック配線８８を通してフリップフロ
ップ回路９０に分配される。
【００５１】図１４は図１３に示したクロックドライバ
回路として働くマクロセルと入出力信号線との関係を示
すパターンレイアウト図である。８０〜８４は、図１３
に示したメインドライバ回路ＭＤ1 〜ＭＤX に相当す
る。また、マクロセル８０〜８４は、スルーホールＴＨ
によって図１３に示した給電ライン２０と接続されてい
る。マクロセル８０〜８４は、それぞれ入力信号線２３
とスルーホール８０ａ〜８４ａで共通に接続されてお
り、また、それぞれ出力信号線２４とスルーホール８０
ｂ〜８４ｂで共通に接続されている。
【００５２】次に、図１３に示した半導体集積回路装置
の設計手順を図１５乃至図１８を用いて説明する。ま
ず、図１５に示すように、内部領域７の中で給電ライン
が配線すべき領域２０ｃを定める。次に、内部領域７の
トランジスタ列の中でクロックを分配する必要のある列
について、領域２０ｃにおいて、マクロセル８０〜８３
を配置するとともに、入出力信号線２３，２４を配置す
る。
【００５３】次に、図１６に示すように、内部領域７の
トランジスタ列にマクロセル８５ａ，８５ｂを自動配置
する。ここで、マクロセル８５ａはクロックを必要とし
ないマクロセルであり、マクロセル８５ｂはクロックを
必要とするマクロセルである。図からわかるように、給
電ラインを配線するための領域２０ｃは、マクロセル８
５ａ，８５ｂを配置できない配置禁止領域とする。そし
て、図１７に示すように入出力信号線２３、２４を避け
て、給電ライン２０を配線する。
【００５４】次に、図１８に示すように、マクロセル８
５ｂにクロックを分配するための信号線としてトランク
８６を引く。最後に、チップ全体のマクロセル８５間の
配線を自動で行う。
【００５５】なお、上記各実施例では、ＭＯＳトランジ
スタを用いて説明したが、マクロセルを構成する規則的
に配置されたトランジスタは、バイポーラトランジスタ
であってもよく、また、バイポーラトランジスタとＭＯ
Ｓトランジスタとが混在していてもよい。
【００５６】
【発明の効果】以上のように、請求項１記載の半導体集
積回路装置によれば、第３及び第４の電源線路の下側の
内部領域部分に配置されたクロックドライバを備えて構
成されているので、内部領域を有効に用いることがで
き、半導体集積回路を形成する半導体チップの面積を削
減することができるという効果がある。
【００５７】
【００５８】請求項２記載の半導体集積回路装置のクロ
ックドライバは、少なくとも第３及び第４の電源線路の
全長の１／２付近に配設された第１のドライバ回路を含
むので、第１のドライバ回路が出力する信号のスキュー
を低減することができるという効果がある。
【００５９】請求項３記載の半導体集積回路装置によれ
ば、クロックドライバは、第３及び第４の電源線路の両
端からの距離がそれぞれ第３及び第４の電源線路の全長
の１／４付近に配設された一対の第２のメインドライバ
回路を含むよう構成されているので、第２のドライバ回
路が出力する信号のスキューを低減することができると
いう効果がある。
【００６０】請求項４記載の半導体集積回路装置によれ
ば、電源ライン及び接地ラインは、他の電源ライン及び
接地ラインと独立して、電源ライン及び接地ラインの下
側の内部領域部分に配置されたクロックドライバに給電
するので、クロックドライバの発生するノイズが電源ラ
イン及び接地ラインを伝って他のセルに影響を及ぼすの
を防止できるという効果がある。
【００６１】請求項５記載の半導体集積回路装置によれ
ば、複数のマクロセルのメインドライバ回路は、それぞ
れの入力を共通に接続されるとともに、それぞれの出力
を共通に接続されるので、第３及び第４の電源線路の下
の領域を使って一つのメインドライバとして働らかせる
ことができ、信号のスキューを低減することができると
いう効果がある。請求項６記載の半導体集積回路装置の
設計方法によれば、請求項１記載の半導体集積回路装置
を得ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例による半導体集積回路装
置の構成を説明するための透視平面図である。
【図２】この発明の第１実施例によるマクロセルのパタ
ーンレイアウトを示す透視平面図である。
【図３】この発明の第１実施例によるマクロセルの構成
を示す回路図である。
【図４】この発明の第２実施例による半導体集積回路の
構成を説明するための透視平面図である。
【図５】この発明の第２実施例によるマクロセルのパタ
ーンレイアウトを示す透視平面図である。
【図６】図４に示したマクロセルと他のセルの接続を示
す平面図である。
【図７】この発明の第３実施例によるファンアウトの大
きなマクロセルを複数用いた場合の配置を示す平面図で
ある。
【図８】この発明の第４実施例による異なるマクロセル
列に供給する給電ラインをそれぞれ分離した半導体集積
回路装置の構成を示す平面図である。
【図９】この発明の第５実施例による複数列に配置され
たプリドライバとメインドライバを用いた半導体集積回
路装置の構成を示す平面図である。
【図１０】この発明の第５実施例によるマクロセルのパ
ターンレイアウトを示す透視平面図である。
【図１１】図９に示したプリドライバとメインドライバ
の接続を示す図である。
【図１２】この発明の第６実施例によるドライバ回路の
構成を示す回路図である。
【図１３】図１２に示したドライバ回路を備える半導体
集積回路装置の構成を説明するための概念図である。
【図１４】図１２に示したドライバ回路を備える半導体
集積回路装置のパターンレイアウトを説明するための平
面図である。
【図１５】この発明の第６実施例による半導体集積回路
装置の設計手順を説明するための工程図である。
【図１６】この発明の第６実施例による半導体集積回路
装置の設計手順を説明するための工程図である。
【図１７】この発明の第６実施例による半導体集積回路
装置の設計手順を説明するための工程図である。
【図１８】この発明の第６実施例による半導体集積回路
装置の設計手順を説明するための工程図である。
【図１９】従来のクロックドライバ等のファンアウトの
大きなセルの構成を示す図である。
【図２０】従来のファンアウトの大きなクロックドライ
バを用いて多数のセルを駆動する半導体集積回路装置の
構成を示す図である。
【図２１】従来のファンアウトの大きなクロックドライ
バを用いて多数のセルを駆動する半導体集積回路装置の
構成を示す図である。
【符号の説明】
１，ＭＤ1 〜ＭＤX メインドライバ回路 ＰＤ プリドライバ回路 ２，２２，４２ ８０〜８４ マクロセル ２３，４３ 入力信号線 ２４，４４ 出力信号線 ５ 半導体チップ ６ バッファ領域 ７ 内部領域 ９ マクロセル列 ２０ 給電ライン １２ セル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−145743（ＪＰ，Ａ) 特開 昭61−2342（ＪＰ，Ａ) 特開 昭63−41048（ＪＰ，Ａ) 特開 平３−69163（ＪＰ，Ａ) 特開 平１−246845（ＪＰ，Ａ) 特開 平３−114257（ＪＰ，Ａ) 特開 平２−208956（ＪＰ，Ａ) 特開 平３−163850（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/118

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に規則的に配置された複数
    のトランジスタと、 前記複数のトランジスタに該トランジスタを動作させる
    ための電圧を供給するため、第１配線層に設けられた少
    なくとも一組の第１及び第２の電源線路と、 前記第１配線層と異なる第２配線層に並べて配置され、
    前記第１及び第２の電源線路と立体交差する、前記第１
    及び第２の電源線路よりも幅の広い第３及び第４の電源
    線路と、 前記第３及び第４の電源線路の下、あるいは前記第３及
    び第４の電源線路に挟まれた領域の下にある前記トラン
    ジスタの少なくとも一つを使用する少なくとも一つのク
    ロックドライバと、 前記第３及び第４の電源線路間の前記第２配線層に設け
    られ、前記クロックドライバが出力するクロック信号を
    伝達する第１のクロック信号線と、 前記第１配線層に設けられ前記クロック信号を前記第１
    のクロック信号線から受ける第２のクロック信号線 とを
    備える半導体集積回路装置。
  2. 【請求項２】 前記クロックドライバは、 少なくとも前記第３及び第４の電源線路の全長の１／２
    付近に配設された第１のドライバ回路を含む 、請求項１
    記載の半導体集積回路装置。
  3. 【請求項３】 前記クロックドライバは、前 記第３及び第４の電源線路の両端からの距離がそれぞ
    れ前記第３及び第４の電源線路の全長の１／４となる付
    近に配設され、前記第１のドライバの出力を受ける一対
    の第２のドライバ回路を更に含む、請求項２記載の半導
    体集積回路装置。
  4. 【請求項４】 前記第３及び第４の電源線路は、 他の電源線路とは独立して前記クロックドライバに給電
    することを特徴とする、請求項１ 記載の半導体集積回路
    装置。
  5. 【請求項５】 前記クロックドライバは、前記第３及び第４の電源線路の下、あるいは前記第３及
    び第４の電源線路に挟まれた領域の下にある前記トラン
    ジスタを使用するメインドライバ回路を備える 複数のマ
    クロセルを含み、 前記複数のマクロセルの前記メインドライバ回路は、そ
    れぞれの入力を共通に接続されるとともに、それぞれの
    出力を共通に接続される 、請求項１記載の半導体集積回
    路装置。
  6. 【請求項６】 トランジスタが規則的に配置された半導
    体基板に対し、その上方内には該トランジスタを動作さ
    せるための電圧を供給する給電線が配線される領域を設
    定する工程と、 前記領域において第１種のマクロセルの位置を設定する
    工程と、 前記領域の上方において前記第１種のマクロセルの出力
    線の位置を設定する工程と、 前記領域以外の前記半導体基板において第２種のマクロ
    セルの位置を設定する工程と、 前記領域の上方において前記出力線を避けて前記給電線
    の位置を設定する工程と、 前記出力線と交差しつつ前記第２種のマクロセルと前記
    出力線とを接続する支線の位置を、前記半導体基板と前
    記出力線及び前記給電線との間に設定する工程とを備え
    る、半導体集積回路装置の設計方法。
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