JPH03114257A - ゲートアレイ方式の半導体集積回路 - Google Patents
ゲートアレイ方式の半導体集積回路Info
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- JPH03114257A JPH03114257A JP1250447A JP25044789A JPH03114257A JP H03114257 A JPH03114257 A JP H03114257A JP 1250447 A JP1250447 A JP 1250447A JP 25044789 A JP25044789 A JP 25044789A JP H03114257 A JPH03114257 A JP H03114257A
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- buffer
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 claims abstract description 75
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はゲートアレイ方式の半導体集積回路に係り、
特にチップ内部に散在するラッチ回路をドライブするク
ロックバッファの配置、配線の改良に関する。
特にチップ内部に散在するラッチ回路をドライブするク
ロックバッファの配置、配線の改良に関する。
（従来の技術）
従来、ゲートアレイ方式で製造されたＬＳＩチップにお
いて、その内部に散在して形成されているラッチ回路を
ドライブするクロックバッファは第５図（ａ）、（ｂ）
に示すようにチップ周辺上に形成されている。すなわち
、チップ１１周辺に１１０（入出力）バッファ１２が形
成され、このＩ１０バッファ１２に囲まれたチップ内に
必要に応じて複数のラッチ回路１３が散在して形成され
ている。
いて、その内部に散在して形成されているラッチ回路を
ドライブするクロックバッファは第５図（ａ）、（ｂ）
に示すようにチップ周辺上に形成されている。すなわち
、チップ１１周辺に１１０（入出力）バッファ１２が形
成され、このＩ１０バッファ１２に囲まれたチップ内に
必要に応じて複数のラッチ回路１３が散在して形成され
ている。
Ｉ１０バッファ１２形成領域の所定の位置Ａにクロック
バッファ１４が設けられている。そして、各ラッチ回路
１３にクロック信号を伝達するためにこの位５ｉ’Ａの
クロックバッファ１４の出力端を起点として配線１５が
施されており、クロックバッファ１４と各ラッチ回路１
３との間が配線接続されている。また、このようなりロ
ック信号を伝達する配線は、他の信号配線が形成されて
いる層と同一層にとりわけ優先されることなく形成され
ており、例えば図示しない配線層の１層目と２層目間を
分岐しながら接続されるべき各ラッチ回路１３まで到達
する。
バッファ１４が設けられている。そして、各ラッチ回路
１３にクロック信号を伝達するためにこの位５ｉ’Ａの
クロックバッファ１４の出力端を起点として配線１５が
施されており、クロックバッファ１４と各ラッチ回路１
３との間が配線接続されている。また、このようなりロ
ック信号を伝達する配線は、他の信号配線が形成されて
いる層と同一層にとりわけ優先されることなく形成され
ており、例えば図示しない配線層の１層目と２層目間を
分岐しながら接続されるべき各ラッチ回路１３まで到達
する。
このような構成で配線されるクロック信号配線において
、各ラッチ回路１３にクロック信号が伝達される場合、
第５図（ｂ）に示すようにクロックバッファの位置Ａに
近い領域Ｂに形成されたラッチ回路１３と遠い領域Ｃに
形成されたラッチ回路１３とではクロック信号が伝達さ
れる遅延時間が異なるので、その分だけ信号に位相差が
生じる。例えば、このチップ１１の一辺の長さをｇとし
た場合、領域Ｂと領域Ｃに形成されたそれぞれのラッチ
回路１３との間にはＢ〜点ｐをｇ１点ｐ−ｃをｆｌ／２
と距離換算した場合、最短距離でも３ｇ／２の経路差に
相当する位相差が生じる。さらに、前記したように他の
信号配線が形成されている層と同一層にとりわけ優先さ
れることなく形成されていることもあって、配線パター
ンの自由度が低く、不必要に長い経路の配線が形成され
ることが多いのでクロック信号が伝達される遅延時間が
異なり、その分だけ信号に位相差が生じることになる。
、各ラッチ回路１３にクロック信号が伝達される場合、
第５図（ｂ）に示すようにクロックバッファの位置Ａに
近い領域Ｂに形成されたラッチ回路１３と遠い領域Ｃに
形成されたラッチ回路１３とではクロック信号が伝達さ
れる遅延時間が異なるので、その分だけ信号に位相差が
生じる。例えば、このチップ１１の一辺の長さをｇとし
た場合、領域Ｂと領域Ｃに形成されたそれぞれのラッチ
回路１３との間にはＢ〜点ｐをｇ１点ｐ−ｃをｆｌ／２
と距離換算した場合、最短距離でも３ｇ／２の経路差に
相当する位相差が生じる。さらに、前記したように他の
信号配線が形成されている層と同一層にとりわけ優先さ
れることなく形成されていることもあって、配線パター
ンの自由度が低く、不必要に長い経路の配線が形成され
ることが多いのでクロック信号が伝達される遅延時間が
異なり、その分だけ信号に位相差が生じることになる。
従って、配線距離が異なるクロック信号の配線は同期式
の回路では特に誤動作を起こす原因となり、また、クロ
ックバッファ１４と各ラッチ回路１３との間が最短距離
で配線されるようにすることはＬＳＩの集積度の増加に
伴って益々困難になり、クロック信号の伝達の遅延時間
は大きくなる一方である。
の回路では特に誤動作を起こす原因となり、また、クロ
ックバッファ１４と各ラッチ回路１３との間が最短距離
で配線されるようにすることはＬＳＩの集積度の増加に
伴って益々困難になり、クロック信号の伝達の遅延時間
は大きくなる一方である。
（発明が解決しようとする課題）
このように従来では、クロックバッファと各ラッチ回路
との間を接続する配線はその配線距離が異なり、同期式
の回路では特に誤動作を起こす原因となる。また、他の
信号配線が形成されている層と同一層に形成されている
ため、クロックバッファと各ラッチ回路との間が最短距
離で配線されるようにすることはＬＳＩの集積度の増加
に伴って益々困難になり、クロック信号が各ラッチ回路
に伝達される遅延時間は増大するという欠点がある。
との間を接続する配線はその配線距離が異なり、同期式
の回路では特に誤動作を起こす原因となる。また、他の
信号配線が形成されている層と同一層に形成されている
ため、クロックバッファと各ラッチ回路との間が最短距
離で配線されるようにすることはＬＳＩの集積度の増加
に伴って益々困難になり、クロック信号が各ラッチ回路
に伝達される遅延時間は増大するという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、各ラッチ回路に伝達されるクロック
信号の位相差を小さくシ、また、伝達される遅延時間を
短くする高信頼性のゲートアレイ方式の半導体集積回路
を提供することにある。
あり、その目的は、各ラッチ回路に伝達されるクロック
信号の位相差を小さくシ、また、伝達される遅延時間を
短くする高信頼性のゲートアレイ方式の半導体集積回路
を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のゲートアレイ方式の半導体集積回路は、チッ
プ内に散在して形成される複数のラッチ回路と、前記チ
ップ内中央またはその付近に配置されたクロックバッフ
ァと、前記クロックバッファを中心として他の信号線に
対して優先的に形成され、前記クロックバッファから出
力されるクロック信号が前記複数のラッチ回路各々にほ
ぼ均一な伝達時間で供給されるように前記クロックバッ
ファと前記複数のラッチ回路各々との間が配線接続され
る配線手段とから構成され、前記配線手段は、前記配線
ブロック各々のマス目に沿って前記クロックバッファの
出力端を開始点として分岐が所定数繰り返され、前記ク
ロックバッファと前記ラッチ回路各々とがほぼ等距離で
結合されることを特徴としている。
プ内に散在して形成される複数のラッチ回路と、前記チ
ップ内中央またはその付近に配置されたクロックバッフ
ァと、前記クロックバッファを中心として他の信号線に
対して優先的に形成され、前記クロックバッファから出
力されるクロック信号が前記複数のラッチ回路各々にほ
ぼ均一な伝達時間で供給されるように前記クロックバッ
ファと前記複数のラッチ回路各々との間が配線接続され
る配線手段とから構成され、前記配線手段は、前記配線
ブロック各々のマス目に沿って前記クロックバッファの
出力端を開始点として分岐が所定数繰り返され、前記ク
ロックバッファと前記ラッチ回路各々とがほぼ等距離で
結合されることを特徴としている。
（作用）
この発明では、クロックバッファをチップ内中央または
その付近に配置して、クロックバッファから各々のラッ
チ回路への配線を他の信号線に対して優先的に形成する
ことによって、散在する複数のラッチ回路との距離の差
に偏りがないようにする。中央に配置されたクロックバ
ッファからコンタクトされた特定の一配線層上において
疑似的な配線ブロックに沿って各ラッチ回路が形成され
ている位置付近までほぼ均等な距離で配線を施し、各ラ
ッチ回路に向かってコンタクトを取る。
その付近に配置して、クロックバッファから各々のラッ
チ回路への配線を他の信号線に対して優先的に形成する
ことによって、散在する複数のラッチ回路との距離の差
に偏りがないようにする。中央に配置されたクロックバ
ッファからコンタクトされた特定の一配線層上において
疑似的な配線ブロックに沿って各ラッチ回路が形成され
ている位置付近までほぼ均等な距離で配線を施し、各ラ
ッチ回路に向かってコンタクトを取る。
これにより、前記クロックバッファから出力されるクロ
ック信号が前記複数のラッチ回路各々にほぼ均一な伝達
時間で供給されるように配線される。
ック信号が前記複数のラッチ回路各々にほぼ均一な伝達
時間で供給されるように配線される。
チップの面積が広い場合やラッチ回路数が多い場合は、
配線間の分岐点の各要所に補助バッファを適宜挿入して
より均等な距離でクロック信号を伝達させる。
配線間の分岐点の各要所に補助バッファを適宜挿入して
より均等な距離でクロック信号を伝達させる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係るゲートアレイ方式のＬＳＩチッ
プにおけるタロツク信号配線の構成を示すパターン平面
図である。チップ１１周辺にｌ１０（入出力）バッファ
１２が形成され、このＩ１０バッファ１２に囲まれたチ
ップ内に必要に応じて複数のラッチ回路１３が散在して
形成されている。これらのラッチ回路１３をドライブす
るクロックバッファ１４はチップ内はぼ中央に位置する
点Ｐ１に形成されている。そして、このクロックバッフ
ァ１４から各ラッチ回路１３への配線は、例えば３層目
の配線層上に他の信号線に対して優先的に形成される。
プにおけるタロツク信号配線の構成を示すパターン平面
図である。チップ１１周辺にｌ１０（入出力）バッファ
１２が形成され、このＩ１０バッファ１２に囲まれたチ
ップ内に必要に応じて複数のラッチ回路１３が散在して
形成されている。これらのラッチ回路１３をドライブす
るクロックバッファ１４はチップ内はぼ中央に位置する
点Ｐ１に形成されている。そして、このクロックバッフ
ァ１４から各ラッチ回路１３への配線は、例えば３層目
の配線層上に他の信号線に対して優先的に形成される。
すなわち、Ｉ１０バッファ１２形成領域の所定の位置Ａ
のＩ１０バッファ１２の出力端が、前記３層目の配線層
とコンタクトを取り、配線１５ａによりクロックバッフ
ァ１４の入力端に接続され、このクロックバッファ１４
の出力端から分岐する配線１５ｂにより前記複数のラッ
チ回路１３各々にほぼ均一な伝達時間で供給されるよう
に構成されている。
のＩ１０バッファ１２の出力端が、前記３層目の配線層
とコンタクトを取り、配線１５ａによりクロックバッフ
ァ１４の入力端に接続され、このクロックバッファ１４
の出力端から分岐する配線１５ｂにより前記複数のラッ
チ回路１３各々にほぼ均一な伝達時間で供給されるよう
に構成されている。
このようなりロック信号配線（太線で図示）は、このチ
ップ１１の一辺の長さをｇとした場合、領域Ｂと領域Ｃ
に形成されたそれぞれのラッチ回路■３との間には最大
距離でもｇの経路差に相当する位相差が生じるにすぎな
い。さらに、他の信号線に対して優先的に形成されてい
ることもあって、配線パターンに自由度があり、不必要
に長い経路の配線が形成されることがないのでクロック
信号が伝達される遅延時間がさほど異ならないように配
線でき、信号に位相差が生じないようにできる。
ップ１１の一辺の長さをｇとした場合、領域Ｂと領域Ｃ
に形成されたそれぞれのラッチ回路■３との間には最大
距離でもｇの経路差に相当する位相差が生じるにすぎな
い。さらに、他の信号線に対して優先的に形成されてい
ることもあって、配線パターンに自由度があり、不必要
に長い経路の配線が形成されることがないのでクロック
信号が伝達される遅延時間がさほど異ならないように配
線でき、信号に位相差が生じないようにできる。
第２図はこの発明の他の実施例によるクロック信号配線
の構成を示す回路図である。図中点線で示すように、ク
ロックバッファ１４つまり点Ｐ１を中心としてチップｌ
ｌ内を略方形のマス目状に等分する疑似的な配線ブロッ
ク１６を構成する。前記と同様に、例えば３層目の配線
層上でこの配線ブロック１６各々のマス目（点線で図示
）に沿ってクロックバッファ■４の出力端を開始点Ｐ１
として分岐がＰ２、Ｐ３と所定数繰り返され、各ラッチ
回路１３が形成されている位置付近まで均等な距離で配
線を施し、下層の各ラッチ回路１３に向かってコンタク
トを取る。その際、その分岐点の各要所にはクロックバ
ッファ１４の駆動力および分岐数に応じて補助バッファ
１７を設けることにより、特にチップの面積が広い場合
やラッチ回路１３の数が多い場合にクロック信号配線の
より最適な設計が実現される。また、さらに第３図に示
すように、所定数繰り返された分岐点Ｐ４の末端に最終
段の補助バッファ１８を設けても、クロックバッファ１
４から出力されるクロック信号が複数のラッチ回路１３
各々にほぼ均一な伝達時間で供給されるようなりロック
信号配線のより最適な設計が実現される。
の構成を示す回路図である。図中点線で示すように、ク
ロックバッファ１４つまり点Ｐ１を中心としてチップｌ
ｌ内を略方形のマス目状に等分する疑似的な配線ブロッ
ク１６を構成する。前記と同様に、例えば３層目の配線
層上でこの配線ブロック１６各々のマス目（点線で図示
）に沿ってクロックバッファ■４の出力端を開始点Ｐ１
として分岐がＰ２、Ｐ３と所定数繰り返され、各ラッチ
回路１３が形成されている位置付近まで均等な距離で配
線を施し、下層の各ラッチ回路１３に向かってコンタク
トを取る。その際、その分岐点の各要所にはクロックバ
ッファ１４の駆動力および分岐数に応じて補助バッファ
１７を設けることにより、特にチップの面積が広い場合
やラッチ回路１３の数が多い場合にクロック信号配線の
より最適な設計が実現される。また、さらに第３図に示
すように、所定数繰り返された分岐点Ｐ４の末端に最終
段の補助バッファ１８を設けても、クロックバッファ１
４から出力されるクロック信号が複数のラッチ回路１３
各々にほぼ均一な伝達時間で供給されるようなりロック
信号配線のより最適な設計が実現される。
このように、中央に配置されたクロックバッファ１４の
出力端からチップｌｌ内を略方形のマス目状に等分する
疑似的な配線ブロックＩ８を用い、この配線ブロックＩ
６各々のマス目に沿って大きいマス目からさらに小さく
４分割されたマス目に移行していき、複数のラッチ回路
１３各々に到達する配線は、クロックバッファ１４と散
在する複数のラッチ回路１３との距離の差に偏りがない
ように形成できる。この結果、各ラッチ回路１３のクロ
ック信号入力部での位相差が小さくでき、はぼ均一な伝
達時間でクロック信号が供給されるようになる。
出力端からチップｌｌ内を略方形のマス目状に等分する
疑似的な配線ブロックＩ８を用い、この配線ブロックＩ
６各々のマス目に沿って大きいマス目からさらに小さく
４分割されたマス目に移行していき、複数のラッチ回路
１３各々に到達する配線は、クロックバッファ１４と散
在する複数のラッチ回路１３との距離の差に偏りがない
ように形成できる。この結果、各ラッチ回路１３のクロ
ック信号入力部での位相差が小さくでき、はぼ均一な伝
達時間でクロック信号が供給されるようになる。
また、チップ１１内中央に他の回路が密集して必ずしも
クロックバッファ１４がチップ内中央に配置できない場
合、第４図に示すように、チップ１１の一辺の長さをｇ
とした場合、チップ１１内中央から１７６の距離の範囲
でクロックバッファ■４を少し違えて配置するとよい。
クロックバッファ１４がチップ内中央に配置できない場
合、第４図に示すように、チップ１１の一辺の長さをｇ
とした場合、チップ１１内中央から１７６の距離の範囲
でクロックバッファ■４を少し違えて配置するとよい。
図はクロックバッファ１４の配置を許容できる最大範囲
ずらして構成されたものであり、クロックバッファ１４
を中心としてチップｌｌ内を略方形のマス目状に等分し
た場合、左右の領域の比Ｓ１：Ｓ２、Ｓ３：Ｓ４のそれ
ぞれがほぼ１：２となる。このようにチップ中心からの
距離を保つのは、Ｓ２．Ｓ４内の負荷が８１、Ｓ３の負
荷のせいぜい２倍までにおさえるようにし、必要に応じ
て接続される補助バッファ出力の負荷の偏りが抑えるこ
とができるからである。補助バッファ１７の配置もそれ
ぞれ囲まれた領域Ｓ１、Ｓ２、Ｓ３、Ｓ４の最小辺の長
さａのａ ／ ６の範囲に配置される。これにより、各
ラッチ回路１３へのクロック信号伝達時間が比較的均一
となるように配線される。
ずらして構成されたものであり、クロックバッファ１４
を中心としてチップｌｌ内を略方形のマス目状に等分し
た場合、左右の領域の比Ｓ１：Ｓ２、Ｓ３：Ｓ４のそれ
ぞれがほぼ１：２となる。このようにチップ中心からの
距離を保つのは、Ｓ２．Ｓ４内の負荷が８１、Ｓ３の負
荷のせいぜい２倍までにおさえるようにし、必要に応じ
て接続される補助バッファ出力の負荷の偏りが抑えるこ
とができるからである。補助バッファ１７の配置もそれ
ぞれ囲まれた領域Ｓ１、Ｓ２、Ｓ３、Ｓ４の最小辺の長
さａのａ ／ ６の範囲に配置される。これにより、各
ラッチ回路１３へのクロック信号伝達時間が比較的均一
となるように配線される。
以上説明した実施例の構成によれば、クロック信号配線
が他の信号配線と区別された３層目の配線層のような特
定層上で形成される場合、通常量も周波数の高いクロッ
ク信号の影響により発生するクロストークが抑えられ、
信号ノイズの発生を低減するという利点がある。また、
３層目以上の配線層はチップ基板との配線容量を小さく
でき、１層、２層の配線層に比べてスキュー（信号ずれ
）を小さくできるという利点もある。
が他の信号配線と区別された３層目の配線層のような特
定層上で形成される場合、通常量も周波数の高いクロッ
ク信号の影響により発生するクロストークが抑えられ、
信号ノイズの発生を低減するという利点がある。また、
３層目以上の配線層はチップ基板との配線容量を小さく
でき、１層、２層の配線層に比べてスキュー（信号ずれ
）を小さくできるという利点もある。
［発明の効果〕
以上説明したようにこの発明によれば、各ラッチ回路に
伝達されるクロック信号の位相差を小さくし、また、伝
達される遅延時間を短くする高信頼性のゲートアレイ方
式の半導体集積回路を提供することができる。
伝達されるクロック信号の位相差を小さくし、また、伝
達される遅延時間を短くする高信頼性のゲートアレイ方
式の半導体集積回路を提供することができる。
第１図はこの発明の実施例に係るゲートアレイ方式のＬ
ＳＩチップにおけるクロック信号配線の構成を示すパタ
ーン平面図、第２図はこの発明の他の実施例の構成を示
すパターン平面図、第３図は第２図の実施例の応用例の
構成を示すパターン平面図、第４図はこの発明の構成を
実施するためのバッファの配置範囲を示すパターン平面
図、第５図（ａ）、（ｂ）は従来のゲートアレイ方式の
ＬＳＩチップにおけるクロック信号配線の構成を示すパ
ターン平面図である。
ＳＩチップにおけるクロック信号配線の構成を示すパタ
ーン平面図、第２図はこの発明の他の実施例の構成を示
すパターン平面図、第３図は第２図の実施例の応用例の
構成を示すパターン平面図、第４図はこの発明の構成を
実施するためのバッファの配置範囲を示すパターン平面
図、第５図（ａ）、（ｂ）は従来のゲートアレイ方式の
ＬＳＩチップにおけるクロック信号配線の構成を示すパ
ターン平面図である。
Claims (5)
- （１）チップ内に散在して形成される複数のラッチ回路
と、 前記チップ内中央またはその付近に配置されたクロック
バッファと、 前記クロックバッファを中心として前記クロックバッフ
ァから出力されるクロック信号が前記複数のラッチ回路
各々にほぼ均一な伝達時間で供給されるように前記クロ
ックバッファと前記複数のラッチ回路各々との間が他の
信号線に対して優先的に配線接続される配線手段と を具備したことを特徴とするゲートアレイ方式の半導体
集積回路。 - （２）前記配線手段は、 前記クロックバッファを中心として前記チップ内を略方
形のマス目状に等分する疑似的な配線ブロックを用い、 前記配線ブロック各々のマス目に沿って前記クロックバ
ッファの出力端を開始点として分岐が所定数繰り返され
、前記クロックバッファと前記ラッチ回路各々とがほぼ
等距離で結合されることを特徴とした請求項１記載のゲ
ートアレイ方式の半導体集積回路。 - （３）前記配線手段は、 前記クロックバッファを中心として前記チップ内を略方
形のマス目状に等分する疑似的な配線ブロックを用い、 前記配線ブロック各々のマス目に沿って前記クロックバ
ッファの出力端を開始点として分岐が所定数繰り返され
、前記クロックバッファと前記ラッチ回路各々とがほぼ
等距離で結合され、その分岐点の各要所には補助バッフ
ァが設けられていることを特徴とした請求項１記載のゲ
ートアレイ方式の半導体集積回路。 - （４）前記配線手段は、 前記クロックバッファを中心として前記チップ内を略方
形のマス目状に等分する疑似的な配線ブロックを用い、 前記配線ブロック各々のマス目に沿って前記クロックバ
ッファの出力端を開始点として分岐が所定数繰り返され
、前記クロックバッファと前記ラッチ回路各々とがほぽ
等距離で結合され、その分岐点の末端には補助バッファ
が設けられていることを特徴とした請求項１記載のゲー
トアレイ方式の半導体集積回路。 - （５）前記配線手段は、 前記クロックバッファを中心として前記チップ内を略方
形のマス目状に等分する疑似的な配線ブロックを用い、 前記配線ブロック各々のマス目に沿って前記クロックバ
ッファの出力端を開始点として分岐が所定数繰り返され
、前記クロックバッファと前記ラッチ回路各々とがほぼ
等距離で結合され、その分岐点の各要所および末端には
補助バッファが設けられていることを特徴とした請求項
１記載のゲートアレイ方式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250447A JPH03114257A (ja) | 1989-09-28 | 1989-09-28 | ゲートアレイ方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250447A JPH03114257A (ja) | 1989-09-28 | 1989-09-28 | ゲートアレイ方式の半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03114257A true JPH03114257A (ja) | 1991-05-15 |
Family
ID=17208012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250447A Pending JPH03114257A (ja) | 1989-09-28 | 1989-09-28 | ゲートアレイ方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03114257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236923A (ja) * | 1992-12-18 | 1994-08-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2010009398A (ja) * | 2008-06-27 | 2010-01-14 | Nec Corp | データ処理装置、データ処理方法およびプログラム |
| US20230251863A1 (en) * | 2020-11-23 | 2023-08-10 | Shenzhen Microbt Electronics Technology Co., Ltd. | Multi-bit register, chip, and computing apparatus |
-
1989
- 1989-09-28 JP JP1250447A patent/JPH03114257A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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