JP2876963B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2876963B2 JP2876963B2 JP5314625A JP31462593A JP2876963B2 JP 2876963 B2 JP2876963 B2 JP 2876963B2 JP 5314625 A JP5314625 A JP 5314625A JP 31462593 A JP31462593 A JP 31462593A JP 2876963 B2 JP2876963 B2 JP 2876963B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【産業上の利用分野】本発明は、信号線群と、電源、グ
ランド配線を有する多層配線プロセスの半導体装置に関
し、特に、信号線群の下に素子ブロックを配置した半導
体装置に関する。
ランド配線を有する多層配線プロセスの半導体装置に関
し、特に、信号線群の下に素子ブロックを配置した半導
体装置に関する。
【０００２】
【従来の技術】従来、半導体装置では、データの入出力
をコントロールする周辺回路を素子領域と信号線領域と
に分離して配置するバスライン方式を採用してきた。こ
のバスライン方式においては、レイアウトが容易である
という利点がある。しかしながら、半導体集積回路（Ｉ
Ｃ）の多機能化に伴い、素子ブロック数が増加してい
る。そこで、チップサイズの増大を抑えるため、多層配
線プロセスの半導体ＩＣでは、一部の機能の素子ブロッ
クを、図４に示す様に、信号線の下に配置することで対
処してきた。
をコントロールする周辺回路を素子領域と信号線領域と
に分離して配置するバスライン方式を採用してきた。こ
のバスライン方式においては、レイアウトが容易である
という利点がある。しかしながら、半導体集積回路（Ｉ
Ｃ）の多機能化に伴い、素子ブロック数が増加してい
る。そこで、チップサイズの増大を抑えるため、多層配
線プロセスの半導体ＩＣでは、一部の機能の素子ブロッ
クを、図４に示す様に、信号線の下に配置することで対
処してきた。
【０００３】図４において、第１配線層は上下縦方向に
延在しており、第２配線層は左右横方向に延在してい
る。素子領域の素子間接続等は第１配線層のみで行って
いる。素子領域９は、第２配線層によるグランド（電
源）配線４と、第２配線層による電源（グランド）配線
５の下に配置され、安定した電源、グランド電位が供給
される。素子領域１０は、第２配線層による信号線６の
下に配置され、グランド（電源）電位は第２配線層によ
るグランド（電源）配線４にコンタクト孔７によって接
続された、第１配線層による引き出し配線３によって供
給される。ここで、信号配線下の素子領域１０には、独
立した素子ブロックが配置される。
延在しており、第２配線層は左右横方向に延在してい
る。素子領域の素子間接続等は第１配線層のみで行って
いる。素子領域９は、第２配線層によるグランド（電
源）配線４と、第２配線層による電源（グランド）配線
５の下に配置され、安定した電源、グランド電位が供給
される。素子領域１０は、第２配線層による信号線６の
下に配置され、グランド（電源）電位は第２配線層によ
るグランド（電源）配線４にコンタクト孔７によって接
続された、第１配線層による引き出し配線３によって供
給される。ここで、信号配線下の素子領域１０には、独
立した素子ブロックが配置される。
【０００４】先行技術として、特開平２−２８４４４９
号公報には、同相の信号を伝達する信号配線をまとめて
群にし、互いに逆相の信号を伝達する信号配線群間の間
隔を同一群内の信号配線のそれよりも広くすることで、
限られたスペース内で最適のレイアウトを実現でき、回
路の誤動作を防ぐことができる「バスライン方式半導体
記憶装置」が開示されている。
号公報には、同相の信号を伝達する信号配線をまとめて
群にし、互いに逆相の信号を伝達する信号配線群間の間
隔を同一群内の信号配線のそれよりも広くすることで、
限られたスペース内で最適のレイアウトを実現でき、回
路の誤動作を防ぐことができる「バスライン方式半導体
記憶装置」が開示されている。
【０００５】
【発明が解決しようとする課題】図４に示した従来の半
導体装置では、信号配線領域に独立した素子ブロックが
配置されている。このため、信号線から素子ブロックへ
の入出力配線が複雑になり、信号線領域を有効に使うこ
とができないという問題点を有していた。
導体装置では、信号配線領域に独立した素子ブロックが
配置されている。このため、信号線から素子ブロックへ
の入出力配線が複雑になり、信号線領域を有効に使うこ
とができないという問題点を有していた。
【０００６】それ故に本発明の課題は、信号線領域を有
効に使うことができる半導体装置を提供することにあ
る。
効に使うことができる半導体装置を提供することにあ
る。
【０００７】尚、上記先行技術は信号配線のレイアウト
に関する技術を開示するのみで、素子ブロックをどのよ
うに配置するかについての記載はない。
に関する技術を開示するのみで、素子ブロックをどのよ
うに配置するかについての記載はない。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ある機能を有する半導体素子ブロックが、Ｐ型トランジ
スタとＮ型トランジスタとからなる第１の素子領域と、
Ｐ型トランジスタとＮ型トランジスタとからなる第２の
素子領域との２段にレイアウトされ、第１の素子領域
は、電源配線、グランド配線の配線層の下に配置され、
第２の素子領域は、電源配線、グランド配線の配置方向
に対して主たる配置方向が平行な信号線群の配線層の下
に配置されたことを特徴とする。
ある機能を有する半導体素子ブロックが、Ｐ型トランジ
スタとＮ型トランジスタとからなる第１の素子領域と、
Ｐ型トランジスタとＮ型トランジスタとからなる第２の
素子領域との２段にレイアウトされ、第１の素子領域
は、電源配線、グランド配線の配線層の下に配置され、
第２の素子領域は、電源配線、グランド配線の配置方向
に対して主たる配置方向が平行な信号線群の配線層の下
に配置されたことを特徴とする。
【０００９】上記半導体装置において、第１の素子領域
上の電源及びグランド配線のうち前記信号線群に対向し
ない側に配置された配線と同じ電位を前記第２の素子領
域に供給する配線が、前記信号線群の間に配置されるこ
とが好ましい。
上の電源及びグランド配線のうち前記信号線群に対向し
ない側に配置された配線と同じ電位を前記第２の素子領
域に供給する配線が、前記信号線群の間に配置されるこ
とが好ましい。
【００１０】
【作用】本発明の半導体装置では、半導体素子ブロック
を、電源・グランド配線下の第１の素子領域と、信号線
群の配線層の下の第２の素子領域とに、２段に配置して
いる。これにより、信号線領域を有効に使うことができ
る。
を、電源・グランド配線下の第１の素子領域と、信号線
群の配線層の下の第２の素子領域とに、２段に配置して
いる。これにより、信号線領域を有効に使うことができ
る。
【００１１】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１２】図１を参照して、本発明の第１の実施例に
よる半導体装置について説明する。図１において、第１
配線層は上下縦方向に延在しており、第２配線層は左右
横方向に延在している。素子領域の素子間接続等は第１
配線層のみで行っている。
よる半導体装置について説明する。図１において、第１
配線層は上下縦方向に延在しており、第２配線層は左右
横方向に延在している。素子領域の素子間接続等は第１
配線層のみで行っている。
【００１３】第１の素子領域１は、第２配線層によるグ
ランド（電源）配線４と、第２配線層による電源（グラ
ンド）配線５の下に配置され、安定した電源、グランド
電位が供給される。
ランド（電源）配線４と、第２配線層による電源（グラ
ンド）配線５の下に配置され、安定した電源、グランド
電位が供給される。
【００１４】第２の素子領域２は、第２配線層による信
号線６の下に配置され、グランド（電源）電位は第２配
線層によるグランド（電源）配線４にコンタクト孔７に
よって接続された、第１配線層による引き出し配線３に
よって供給される。
号線６の下に配置され、グランド（電源）電位は第２配
線層によるグランド（電源）配線４にコンタクト孔７に
よって接続された、第１配線層による引き出し配線３に
よって供給される。
【００１５】第１の素子領域１と第２の素子領域２とは
一つの素子ブロック中の素子群を２つに分けたもので、
第１の素子領域１には、この素子ブロック中の大容量配
線を駆動する大きなサイズの素子を主に配置し、第２の
素子領域２には、遅延素子等の小さなサイズの素子を配
置するレイアウトである。
一つの素子ブロック中の素子群を２つに分けたもので、
第１の素子領域１には、この素子ブロック中の大容量配
線を駆動する大きなサイズの素子を主に配置し、第２の
素子領域２には、遅延素子等の小さなサイズの素子を配
置するレイアウトである。
【００１６】尚、図１中では省略してあるが、第１の素
子領域１と第２の素子領域２との隣には、別の素子ブロ
ックが配置される。また、第１の素子領域１と第２の素
子領域２の接する側には、通常、それぞれ同型の半導体
素子を配置する。
子領域１と第２の素子領域２との隣には、別の素子ブロ
ックが配置される。また、第１の素子領域１と第２の素
子領域２の接する側には、通常、それぞれ同型の半導体
素子を配置する。
【００１７】このような構成によれば、信号線領域を有
効に活用して、チップサイズを縮小することができる。
効に活用して、チップサイズを縮小することができる。
【００１８】図２を参照すると、本発明の第２の実施例
による半導体装置は、第１の実施例のものにおいて、第
２配線層による信号線６の下の第２の素子領域２に供給
されるグランド（電源）電位を、信号線群の間に配置し
た第２配線層によるグランド（電源）配線８から安定な
電位を供給することができるレイアウトである。
による半導体装置は、第１の実施例のものにおいて、第
２配線層による信号線６の下の第２の素子領域２に供給
されるグランド（電源）電位を、信号線群の間に配置し
た第２配線層によるグランド（電源）配線８から安定な
電位を供給することができるレイアウトである。
【００１９】第２配線層によるグランド（電源）配線８
は、素子ブロック群の端で主グランド配線と太い第１配
線層により接続することはレイアウト上可能であり、各
々の素子領域横で第１配線層によって引き出すより、効
率的である。また、第２配線層によるグランド（電源）
配線８を配置することによるチップサイズの増大より
も、この効果の方が非常に大きい。
は、素子ブロック群の端で主グランド配線と太い第１配
線層により接続することはレイアウト上可能であり、各
々の素子領域横で第１配線層によって引き出すより、効
率的である。また、第２配線層によるグランド（電源）
配線８を配置することによるチップサイズの増大より
も、この効果の方が非常に大きい。
【００２０】図３を参照すると、本発明の第３の実施例
による半導体装置は、信号線群を挟んで素子領域が両側
に配置される場合に、上記第２の実施例を使用したレイ
アウト例である。
による半導体装置は、信号線群を挟んで素子領域が両側
に配置される場合に、上記第２の実施例を使用したレイ
アウト例である。
【００２１】
【発明の効果】以上説明したように、本発明は、半導体
素子ブロックを、Ｐ型トランジスタとＮ型トランジスタ
からなる素子領域を１つのまとまりとして２段にレイア
ウトされた電源、グランド配線層の下の第１の素子領域
と、信号線群の配線層の下に配置された第２の素子領
域、信号線群の間に配置された電源又はグランド配線を
有しているので、信号線領域を有効に活用し、チップサ
イズの縮小ができるという効果を有する。
素子ブロックを、Ｐ型トランジスタとＮ型トランジスタ
からなる素子領域を１つのまとまりとして２段にレイア
ウトされた電源、グランド配線層の下の第１の素子領域
と、信号線群の配線層の下に配置された第２の素子領
域、信号線群の間に配置された電源又はグランド配線を
有しているので、信号線領域を有効に活用し、チップサ
イズの縮小ができるという効果を有する。
【図１】本発明の第１の実施例による半導体装置の構成
を示す配置図である。
を示す配置図である。
【図２】本発明の第２の実施例による半導体装置の構成
を示す配置図である。
を示す配置図である。
【図３】本発明の第３の実施例による半導体装置の構成
を示す配置図である。
を示す配置図である。
【図４】従来の半導体装置の構成を示す配置図である。
１ 第１の素子領域 ２ 第２の素子領域 ３ 第１配線層による引き出し配線 ４ 第２配線層によるグランド（電源）配線 ５ 第２配線層による電源（グランド）配線 ６ 第２配線層による信号線 ７ 第１配線層と第２配線層とのコンタクト孔 ８ 第２配線層によるグランド（電源）配線 ９ 素子領域 １０ 信号配線下の素子領域
Claims (3)
- 【請求項１】ある機能を有する半導体素子ブロックが、
Ｐ型トランジスタとＮ型トランジスタとからなる第１の
素子領域と、Ｐ型トランジスタとＮ型トランジスタとか
らなる第２の素子領域との２段にレイアウトされ、前記
第１の素子領域は、電源配線、グランド配線の配線層の
下に配置され、前記第２の素子領域は、前記電源配線、
前記グランド配線の配置方向に対して主たる配置方向が
平行な信号線群の配線層の下に配置されたことを特徴と
する半導体装置。 - 【請求項２】前記第１の素子領域上の前記電源配線及び
前記グランド配線のうち前記信号線群に対向しない側に
配置された前記配線と同じ電位を前記第２の素子領域に
供給する配線が、前記信号線群の間に配置されたことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１の素子領域に前記半導体素子ブロ
ック中の大きなサイズの素子を、前記第２の素子領域に
前記半導体素子ブロック中の小さなサイズの素子を配置
することを特徴とする請求項１又は２記載の半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314625A JP2876963B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置 |
| US08/354,556 US5517042A (en) | 1993-12-15 | 1994-12-13 | Semiconductor device having multi-level wiring structure |
| KR1019940034217A KR100206080B1 (ko) | 1993-12-15 | 1994-12-14 | 반도체 장치 |
| EP94119864A EP0658936A3 (en) | 1993-12-15 | 1994-12-15 | Multi-layer semiconductor device. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314625A JP2876963B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169840A JPH07169840A (ja) | 1995-07-04 |
| JP2876963B2 true JP2876963B2 (ja) | 1999-03-31 |
Family
ID=18055567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314625A Expired - Lifetime JP2876963B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517042A (ja) |
| EP (1) | EP0658936A3 (ja) |
| JP (1) | JP2876963B2 (ja) |
| KR (1) | KR100206080B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4027438B2 (ja) | 1995-05-25 | 2007-12-26 | 三菱電機株式会社 | 半導体装置 |
| US6043551A (en) * | 1997-09-30 | 2000-03-28 | Intel Corporation | Metal locking structures to prevent a passivation layer from delaminating |
| US6215541B1 (en) | 1997-11-20 | 2001-04-10 | Samsung Electronics Co., Ltd. | Liquid crystal displays and manufacturing methods thereof |
| JP3913927B2 (ja) * | 1999-04-19 | 2007-05-09 | 富士通株式会社 | 半導体集積回路装置 |
| US6306745B1 (en) | 2000-09-21 | 2001-10-23 | Taiwan Semiconductor Manufacturing Company | Chip-area-efficient pattern and method of hierarchal power routing |
| US6759734B2 (en) * | 2001-03-15 | 2004-07-06 | Iolon, Inc. | Miniature device with increased insulative spacing and method for making same |
| KR100825012B1 (ko) | 2006-09-28 | 2008-04-24 | 주식회사 하이닉스반도체 | 저전력 소모를 위한 컬럼 디코더 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840344B2 (ja) * | 1980-06-10 | 1983-09-05 | 富士通株式会社 | 半導体記憶装置 |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| JPS58157155A (ja) * | 1982-03-15 | 1983-09-19 | Ricoh Co Ltd | マスタスライスｌｓｉ |
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| JPS60179042U (ja) * | 1984-05-09 | 1985-11-28 | シャープ株式会社 | ゲ−トアレイ半導体装置 |
| JPH0738414B2 (ja) * | 1987-01-09 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
| DE69027614T2 (de) * | 1989-03-14 | 1996-11-28 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit Mehrlagenverdrahtung und Verfahren zu ihrer Herstellung |
| JPH02284229A (ja) * | 1989-04-25 | 1990-11-21 | Nec Corp | マイクロプロセッサの状態記憶装置 |
| DE68925897T2 (de) * | 1989-04-28 | 1996-10-02 | Ibm | Gate-Array-Zelle, bestehend aus FET's von verschiedener und optimierter Grösse |
| JP3185271B2 (ja) * | 1991-09-13 | 2001-07-09 | 日本電気株式会社 | 半導体集積回路 |
-
1993
- 1993-12-15 JP JP5314625A patent/JP2876963B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-13 US US08/354,556 patent/US5517042A/en not_active Expired - Lifetime
- 1994-12-14 KR KR1019940034217A patent/KR100206080B1/ko not_active IP Right Cessation
- 1994-12-15 EP EP94119864A patent/EP0658936A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0658936A2 (en) | 1995-06-21 |
| KR100206080B1 (ko) | 1999-07-01 |
| KR950020965A (ko) | 1995-07-26 |
| JPH07169840A (ja) | 1995-07-04 |
| EP0658936A3 (en) | 1996-03-27 |
| US5517042A (en) | 1996-05-14 |
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|---|---|---|---|
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