JP3831593B2 - マルチチップモジュール - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体チップの上に別の半導体チップを装着する、いわゆるマルチチップモジュールに関し、特にアナログセルを含む半導体チップに別の半導体チップを装着する技術に関する。
【0002】
【従来の技術】
半導体集積回路は年々集積度を向上させるとともに、様々な回路を集積し、多機能化が進んでいる。より多機能化した半導体チップを実現するために、半導体チップ(本明細書では特にマザーチップと称する)に別の半導体チップ(本明細書ではスタックチップと称する)を装着する、いわゆるマルチチップモジュールが実用化されている。マルチチップモジュールは全く異なる機能を有するチップを重ねることによって実装面積を縮小するとともに、基板に実装するチップの個数を減らすことによって回路の製造コストを低減することができる。
【0003】
マルチチップモジュールの代表的な適用例としては、アナログ、デジタル混載の演算回路やある特定の機器を制御するための制御回路が形成されたマザーチップ上に、この回路が使用するデータを格納するためのDRAM(ダイナミックランダムアクセスメモリ)のスタックチップを装着する場合が挙げられる。
【0004】
ところで、現在の半導体チップはアナログセルとデジタルセルの混載である場合が多い。アナログセルは、アナログ値の信号をデータとして用いる回路の総称であり、例えば位相ロックループ(PLL)や、アナログ/デジタル変換回路、デジタル/アナログ変換回路、位相比較回路等が含まれる。デジタルセルとはデジタル値の信号をデータとして用いる回路の総称であり、各種の論理回路によって構成される演算回路やメモリなどが含まれる。一般的にデジタル回路はデジタル信号を扱うため、ノイズに強く、また微弱な信号で動作できるので高速、低消費電力である。通常のCDプレイヤーやディスプレイなどの電子機器の制御は、例えばモータのトルク制御などのように、アナログ信号によって動作制御されるので、例えば電子機器の動作を制御する制御回路の入出力はアナログ信号である必要がある。そこで、そのような制御回路には、アナログ信号が入力され、アナログ信号をデジタルに変換し、各種の演算処理を行い、その結果を再度アナログに変換して外部に出力する。従って、電子機器の制御回路にはアナログ・デジタル混載の半導体チップが多用されるのである。
【0005】
図5は従来のマルチチップモジュールを示し、図5(a)はその平面図、図5(b)はその断面図をそれぞれ示している。マザーチップ101は基板102上に回路領域103が形成されており、回路領域103は、一部分がアナログセル104、別の部分がデジタルセル105となっている。マザーチップ101の周辺部分はチップ外部との信号授受を行うインプット/アウトプット用のセル(以降I/Oセルと称する)を並べて配置したI/Oセル領域106が配置されている。I/Oセル領域106は複数のI/Oセルの集合体であって、それぞれのI/Oセルは、アナログセル104やデジタルセル105の所定の回路に接続される配線と、バッファトランジスタ107、及びそれらを外部と接続するためのボンディングパッド108を有する。バッファトランジスタ107は、内部で扱う微弱な信号を外部回路に出力するために増幅(バッファリング)したり、外部から入力される信号に混ざるノイズから内部回路を保護するために設けられており、回路領域103を構成する素子に比較して例えば数百倍というように非常に大きなサイズを有するトランジスタである。ボンディングパッド108は図示しないリードフレームにワイヤボンディングするための電極である。半導体チップ内で扱う全ての信号はI/Oセル領域106を介して外部回路と授受される。
【0006】
そして、回路領域103上に絶縁膜109がコーティングされ、その上にスタックチップ110が装着されている。スタックチップ110もボンディングパッド111を有し、I/Oセル領域106のボンディングパッド108とワイヤ112で接続され、スタックチップ110と回路領域103の所定の回路とが接続されている。
【0007】
回路領域103のアナログセル104は、例えば図6に示すように、デジタルセル105のデジタル値の出力をデジタル/アナログ変換回路121によってアナログ変換し、I/Oセル123を介して外部へ出力するなど、アナログ値、例えば電圧値や電流値を信号として扱う。その際の信号授受を正確に行うために、回路同士のインピーダンスや信号遅延などが調整され、配線124、126の長さや幅が最適化されて設計されている。
【0008】
そのようなアナログセル104や配線124、126に、スタックチップ110のワイヤ112が交差すると、ワイヤ112が発する電界がノイズとなってアナログセル104に乗ってしまい、アナログセル104の動作に不具合が生じたり特性が悪化する恐れがある。またスタックチップ110に接続されるI/Oセル123からは、多くの場合デジタルセル105に接続される配線125が配置されるので、配線125からのノイズも同様の問題を起こす恐れがある。そこで、通常のマルチチップモジュールでは、図5に示したように、アナログセル4を回路領域3の四隅に分割して配置するなどして、スタックチップのワイヤ112が交差しない位置に配置する必要があった。
【0009】
【発明が解決しようとする課題】
上述したような、スタックチップとI/Oバスとの間にはアナログセル104が配置できないということは、マザーチップのレイアウト設計上の重大な制約となっており、より設計自由度を高めることが求められている。特に、配置すべきアナログセルの面積が大きく、四隅に分割して配置することができない場合、マルチチップモジュール化を断念せざるを得ないこともあった。
【0010】
また、スタックチップのワイヤボンディングの接続先は、ほとんどの場合マザーチップ内部の所定回路であり、マザーチップ外部との接続は、電源などごく一部に限られている場合が多い。それにもかかわらず、ワイヤボンディングのためのワイヤは、交差して接続することができず、ワイヤ同士の角度を均等に割り付ける必要性から、全てのワイヤがI/Oバス上のボンディングパッドに接続され、I/Oバスの面積増大の要因となっていた。I/Oバスの面積は、I/Oセルを所定数並べて配置する必要からマルチチップモジュールの外周の長さを必要とする。従って、回路領域の部分をいくら縮小しても、I/Oセルの長さを短くしない限り、マザーチップの面積をそれ以上縮小できないという問題が生じていた。
【0011】
そこで本発明は、より設計の自由度が高く、より面積の小さいマルチチップモジュールを提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明は上記課題を解決するために成されたものであり、回路領域と複数のボンディングパッドを有する第1の半導体チップと、複数のボンディングパッドを有し第1の半導体チップに装着される第2の半導体チップと、を有し、第1及び第2の半導体チップのボンディングパッドをワイヤボンディングによって接続してなるマルチチップモジュールにおいて、第1の半導体チップのボンディングパッドの少なくとも一部は、回路領域の内部に配置されているマルチチップモジュールである。
【0013】
更に、前記回路領域はアナログセルとデジタルセルを有し、この回路領域の内部に配置されているボンディングパッドの少なくとも1つはアナログセルとデジタルセルとの間に配置されている。
【0014】
更に、第1の半導体チップ上のデジタルセルに重畳して装着されている。
【0015】
また、回路領域と複数のI/Oセルからなる第1のI/Oセル群と複数のI/Oセルからなる第2のI/Oセル群とを有する第1の半導体チップと、複数のI/Oセルからなる第3のI/Oセル群を有し、第1の半導体チップに装着される第2の半導体チップとを有し、第1のI/Oセル群の少なくとも一部は、外部回路と接続されるために用いられ、第2のI/Oセル群と第3のI/Oセル群とを接続してなるマルチチップモジュールにおいて、第2のI/Oセル群の少なくとも一部は、回路領域の内部に配置されている。
【0016】
更に、回路領域はアナログセルとデジタルセルを有し、回路領域の内部に配置されているI/Oセルの少なくとも1つはアナログセルとデジタルセルとの間に配置されている。
【0017】
更に、第1の半導体チップ上のデジタルセルに重畳して装着されている。
【0018】
更に、I/Oセルはバッファトランジスタを有し、第2のI/Oセル群に含まれるバッファトランジスタは、第1のI/Oセル群に含まれるバッファトランジスタに比較してサイズが小さい。
【0019】
【発明の実施の形態】
図1は本発明の第1の実施形態にかかるマルチチップモジュールを示し、図1(a)はその平面図、図1(b)はその断面図を示す。マザーチップ1は基板2上に回路領域3が形成されており、回路領域3は、一部分がアナログセル4、異なる一部分がデジタルセル5となっている。マザーチップ1の周辺部分は外部との信号授受を行うI/Oセル領域6が配置されている。I/Oバスはアナログセル4やデジタルセル5の所定の回路に接続される配線と、バッファトランジスタ7、及びそれらを外部と接続するためのボンディングパッド8からなる複数のI/Oセルとを有する。そして、回路領域3上に絶縁膜9がコーティングされ、その上にスタックチップ10が装着されている。スタックチップ10は複数のボンディングパッド11を有する。以上は従来のマルチチップモジュールと同様の構成である。そして、本実施形態のマルチチップモジュールは電子機器の制御回路であり、スタックチップ10はDRAMである。
【0020】
本実施形態の特徴とするところは、マザーチップ1上の回路領域3内部に所定以上の間隔をあけてボンディングパッド20とバッファトランジスタ21が配置されたI/Oセル群22がスタックチップ10の四方に配置され、このボンディングパッド20とスタックチップ10のボンディングパッド11が互いにワイヤ23で接続されている点である。
【0021】
このように、回路領域3の内部にスタックチップと接続するためのI/Oセルを配置したI/Oセル群22を設けることで、I/Oセル領域6に配置されるI/Oセルの数を減らしてI/Oセルの長さを短くし、I/Oセル領域6の面積を縮小した。これによって、従来のマルチチップモジュールに比較して、マザーチップ1の面積、即ちマルチチップモジュールの面積を縮小した。
【0022】
次に、本実施形態におけるマザーチップ1上の回路配置について説明する。図2は本実施形態のマルチチップモジュールのうち、スタックチップ10とワイヤ23を取り外した、マザーチップ1のみの回路配置を示している。本実施形態の回路領域3は、その中心付近にデジタルセル5が集中的に配置され、回路領域3の周辺部、即ち、I/Oセル領域6とデジタルセル5との間にアナログセル4が配置されている。I/Oセル群22は、そのデジタルセル5とアナログセル4との間に配置されている。そして、図1(a)に示したように、スタックチップ10がデジタルセル5に重畳する位置に配置され、ワイヤ23によってデジタルセル5に接続されている。デジタルセル5は、その中心付近に少なくともスタックチップ10を重畳して配置できるように広い部分を有するように回路配置されている。
【0023】
本実施形態のマルチチップモジュールは、I/Oセル群22がアナログセル4とデジタルセル5の間に配置され、かつスタックチップ10がデジタルセル5に重畳して設置されているので、I/Oセル群22を回路領域3内に配置しても、スタックチップ10とI/Oセル群22とを接続するワイヤ23や、図6に示したようにI/Oセル123とデジタルセル105とを結ぶ配線125が、アナログセル4に交差することはない。
【0024】
ところで、本実施形態のスタックチップ10は、この演算回路が使用するDRAMであって、デジタル回路5に接続されている。即ち、スタックチップ10がマザーチップ1と授受するデータは全てデジタルデータであり、アナログデータの授受は行わない。このような場合であっても、I/Oセル群22は、デジタルセル5の内部ではなくアナログセル4とデジタルセル5の間に配置することが望ましい。なぜならば、I/Oセル群22の周囲をデジタルセル5が囲って配置すると、I/Oセル群22を挟んでデジタルセル5内部の素子を接続する必要が生じる場合がある。もちろんI/Oセル群22を迂回して配線すれば良いのだが、その場合、当然配線長が長くなる。また、自動的に配線設計をするCADソフトを使用する場合、そのような迂回に最適化して設計ができないので、手作業で設計せねばならず、非効率的になってしまう。I/Oセル群22をアナログセル4とデジタルセル5との間に配置すれば、デジタルセル5の回路設計を最適化しやすい。
【0025】
また、スタックチップ10は、デジタルセル5に重畳して装着すると良い。スタックチップ10の動作によって生じる電界や磁界は、アナログセル4にとってノイズ源となるが、デジタルセル5はデジタルデータを扱うのでノイズの影響を受けにくいためである。
【0026】
本実施形態のI/Oセル群22に配置されるI/Oセルは、マザーチップ1の周辺部分に配置されるI/Oセル領域6に配置されるI/Oセルと同様、バッファトランジスタ21とボンディングパッド20からなるが、I/Oセル群22に配置されるバッファトランジスタ21は、I/Oセル領域6のバッファトランジスタ7に比較して小さいサイズとすることができる。これは、I/Oセル領域6の信号がマザーチップ1外部と授受されるのに比較して、I/Oセル群22が扱う信号は、マルチチップモジュール内部に封止されるスタックチップ10と授受されるだけであり、I/Oセル群22のバッファトランジスタは駆動能力が小さくてよいからである。また、外部と接続するワイヤと異なり、マザーチップ1とスタックチップ10との間のワイヤ23で回路に損傷を与えるほどのノイズを拾う確率も低く、保護素子としてのバッファトランジスタも小さいサイズで充分である。従って、I/Oセル群22のI/Oセルは、I/Oセル領域6に設けられるI/Oセルに比較して面積を小さくすることができる。従って、本実施形態のI/Oセル領域6とI/Oセル群22とを足した面積は、従来のI/Oセル領域106の面積よりも小さい。
【0027】
また、I/Oセル群22に配置されるI/Oセルは、デジタルセル5側にバッファトランジスタ21が、アナログセル4側にボンディングパッド20がそれぞれ配置されている。スタックチップ10に接続されるワイヤ23は、バッファトランジスタ21の上を越えてボンディングパッド20に接続される。これは、本実施形態のスタックチップ10がDRAMであって、バッファトランジスタ21を介して専らデジタルセル5に接続されているためであって、バッファトランジスタ21をデジタルセル5側に配置すれば、配線長をより短くできるからである。
【0028】
図3に本発明の第2の実施形態にかかるマルチチップモジュールを示す。図3(a)は平面図、図3(b)はその断面図である。第1の実施形態と同様の構成については同一の番号を付し、説明を省略する。
【0029】
本実施形態の第1の実施形態との差違は、I/Oセル群22は、スタックチップ10の左右に2個所設置されており、スタックチップ10の上下方向には配置されていない点である。本実施形態は、第1の実施形態に比較してデジタルセル5の面積をより大きく確保する必要がある場合である。スタックチップ10に接続されるワイヤの一部23’は、I/Oセル領域6に配置されたボンディングパッド20’に接続され、バッファトランジスタ21’を介してデジタルセル5に接続されている。
【0030】
本実施形態は、I/Oセル領域23が少ないため、回路領域3の領域をアナログセル4、デジタルセル5により多く振り分けることができ、回路領域3を縮小している。その上で、一部のI/OセルはI/Oセル領域23に配置されている。このように、I/OセルをI/Oセル領域23に配置したり、I/Oセル領域6に配置したりして、回路領域3の面積と、I/Oセル領域6の長さを最適化することによって、マザーチップ1を最小に設計することができる。
【0031】
もちろんI/Oセル23をどのように配置するかは、設計時の都合で任意に配置することができる。例えば図4に示したように、スタックチップ10の2辺に対応するI/Oセル領域25を合体させて配置しても良い。また、任意の辺に対応するI/OセルをI/Oセル領域6に配置しても良い。
【0032】
【発明の効果】
以上に説明したように、本発明のマルチチップモジュールは、マザーチップのボンディングパッドの少なくとも一部が、回路領域の内部に配置されているので、I/Oバスの面積を縮小、即ちマザーチップの外周長さを短くすることができるので、より小型のマルチチップモジュールとすることができる。また、スタックチップのワイヤ23がマザーチップ外周部のI/Oセル領域6まで延びていないので、アナログセル4を分割して配置するなどの必要はなく、アナログセル4の設計を高い自由度で行うことができる。
【0033】
更に、前記ボンディングパッドはアナログセルとデジタルセルとの間に配置されているので、アナログセル内部、デジタルセル内部に配置するのに比較して、回路の配線長を短くすることができ、かつ回路配置を設計ソフトを用いて自動で最適化することができる。
【0034】
更に、スタックチップは、マザーチップのデジタルセルに重畳して装着されているので、スタックチップの動作によって生じるノイズがアナログセルにのることを防止できる。
【0035】
更に、回路領域内のI/Oセル領域に配置されるI/Oセルのバッファトランジスタは、マザーチップ周囲のI/Oバスに配置されるI/Oセルのバッファトランジスタに比較して小さくできるので、マザーチップをより小型化できる。
【図面の簡単な説明】
【図1】第1の実施形態のマルチチップモジュールを示す図である。
【図2】第1の実施形態のマザーチップを示す平面図である。
【図3】第2の実施形態のマルチチップモジュールを示す図である。
【図4】第3の実施形態のマルチチップモジュールを示す図である。
【図5】従来のマルチチップモジュールを示す図である。
【図6】マルチチップモジュールの部分拡大図である。
【符号の説明】
1:マザーチップ
4:アナログセル
5:デジタルセル
6:I/Oバス
10:スタックチップ
22:I/Oセル領域
Claims (6)
- アナログセルとデジタルセルを含む回路領域と複数のボンディングパッドを有する第1の半導体チップと、
複数のボンディングパッドを有し前記第1の半導体チップに装着される第2の半導体チップと、を有し、
前記第1及び第2の半導体チップのボンディングパッドをワイヤボンディングによって接続してなるマルチチップモジュールにおいて、
前記第1の半導体チップのボンディングパッドの少なくとも一部は、前記回路領域の内部に配置され、前記第1の半導体チップと前記第2の半導体チップとを接続するワイヤが、前記アナログセルに交差しないことを特徴とするマルチチップモジュール。 - 前記第2の半導体チップは、
前記第1の半導体チップ上の前記デジタルセルに重畳して装着されていることを特徴とする請求項1に記載のマルチチップモジュール。 - アナログセルとデジタルセルを含む回路領域、複数のI/Oセルからなる第1のI/Oセル群、複数のI/Oセルからなる第2のI/Oセル群とを有する第1の半導体チップと、
複数のI/Oセルからなる第3のI/Oセル群を有し、前記第1の半導体チップの前記デジタルセル上に装着される第2の半導体チップと、を有し、
前記第1のI/Oセル群の少なくとも一部は、外部回路と接続されるために用いられ、
前記第2のI/Oセル群と前記第3のI/Oセル群とを接続してなるマルチチップモジュールにおいて、
前記第2のI/Oセル群は、前記アナログセルと前記デジタルセルとの間に配置されていることを特徴とするマルチチップモジュール。 - 前記アナログセルと前記デジタルセルとの間に配置された前記第2のI/Oセル群のI/Oセルは、前記デジタルセル側にバッファトランジスタが配置され、前記アナログセル側にボンディングパッドが配置されていることを特徴とする請求項3に記載のマルチチップモジュール。
- 前記第2の半導体チップは、
前記第1の半導体チップ上の前記デジタルセルに重畳して装着されていることを特徴とする請求項3又は4に記載のマルチチップモジュール。 - 前記第2のI/Oセル群に含まれるバッファトランジスタは、前記第1のI/Oセル群に含まれるバッファトランジスタに比較してサイズが小さいことを特徴とする請求項3乃至5のいずれか1項に記載のマルチチップモジュール。
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