JPH05343524A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05343524A
JPH05343524A JP4150998A JP15099892A JPH05343524A JP H05343524 A JPH05343524 A JP H05343524A JP 4150998 A JP4150998 A JP 4150998A JP 15099892 A JP15099892 A JP 15099892A JP H05343524 A JPH05343524 A JP H05343524A
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Abstract

(57)【要約】 【目的】 高駆動力バッファ回路を有する半導体集積回
路装置において、Ｉ／Ｏセルを犠牲にすることなく、周
回電源配線の電位変動を抑制する。 【構成】 半導体チップ１の内部回路領域に沿って延在
する電源電圧供給用の複数の周回電源配線８ａ，８ｂを
有する半導体集積回路装置であって、第３配線層をＶDD
電位供給用の周回電源配線８ａの配線引出し配線層とし
て、その配線引出し配線層において、その周回電源配線
８ａの外方側を、ＶSS電位供給用の周回電源配線８ｂが
配置されないように配線禁止領域とした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、ＡＳＩＣ（Application Specific Int
egrated Circuit)等のような特定用途向けの半導体集積
回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＡＳＩＣを代表する半導体集積回路装置
として、例えばゲートアレイがある。
【０００３】ゲートアレイを構成する半導体チップに
は、通常、内部回路領域が配置されている。内部回路領
域には、基本セルが複数配置されている。
【０００４】基本セルは、例えば１つの基本回路（例え
ばゲート回路）を構成するのに必要なトランジスタ等の
ような半導体集積回路素子が配置されたセルであり、そ
の各々の基本セルの基本回路間の配線接続を変えること
によって内部回路領域に所望する半導体集積回路が形成
されている。
【０００５】内部回路領域の周囲には、周辺回路領域が
配置されている。周辺回路領域には、入出力回路（以
下、Ｉ／Ｏともいう）セルが複数配置されている。Ｉ／
Ｏセルは、標準の入力バッファ回路や標準の出力バッフ
ァ回路等のような入出力回路を構成するのに必要なトラ
ンジスタ等のような半導体集積回路素子が配置されたセ
ルであり、各Ｉ／Ｏセルには、１つずつボンディングパ
ッドが配置されている。
【０００６】また、Ｉ／Ｏセルの上方には、複数の周回
電源配線が、内部回路領域に沿って延在した状態で配置
されている。周回電源配線は、周辺回路領域の入出力回
路や内部回路領域の半導体集積回路等に電源電圧を供給
するための配線であり、通常は、例えば０Ｖ程度の基準
電位を供給するＶSS用の周回電源配線と、例えば５Ｖ程
度の高い電位を供給するＶDD用の周回電源配線との２種
類の配線がある。
【０００７】ＶDD用の周回電源配線とＶSS用の周回電源
配線とは、互いに平行に延在されている。ＶSS用の周回
電源配線は、通常、例えばＶDD用の周回電源配線の外側
に配置されている。ここで、従来の３層配線構造の半導
体集積回路装置を例とすると、ＶDD用の周回電源配線も
ＶSS用の周回電源配線も第２配線層および第３配線層に
形成されている。第１層配線は、半導体集積回路や入出
力回路を構成するのに使用されている。
【０００８】なお、ＡＳＩＣについては、例えば株式会
社プレスジャーナル社、平成３年１月２０日発行、「月
刊 セミコンダクターワールド（Semiconductor World)
１９９１年２月号」Ｐ１０１〜Ｐ１０６に記載があ
り、ＡＳＩＣ技術の現状や開発技術等について説明され
ている。
【０００９】
【発明が解決しようとする課題】ところで、近年、半導
体集積回路装置においては、動作速度の向上を図るた
め、例えば出力バッファ回路の駆動力の強化が行われて
いる。
【００１０】そこで、上記従来のゲートアレイを例とす
ると、２つ以上のＩ／Ｏセルの各々のトランジスタ等を
用いて駆動力の大きい１つの出力バッファ回路（以下、
高駆動力出力バッファ回路という）を形成するようにし
ている。
【００１１】ところが、高駆動力出力バッファ回路を配
置すると、例えばその出力バッファ回路の駆動時に周回
電源配線に大電流が流れる結果、周回電源配線の電位が
変動し、半導体集積回路装置が誤動作するおそれがあっ
た。
【００１２】この問題の対策として、従来は、例えば高
駆動力出力バッファ回路の近くのボンディングパッドか
ら周回電源配線に対して電源電圧を供給し、電源補強を
行っていた。
【００１３】ここで、従来、最外周に配置されているＶ
SS用の周回電源配線からボンディングパッドまでの引出
し配線は、半導体集積回路や入出力回路を構成する第１
層配線を使用しないで配置することが可能だった。
【００１４】しかし、ＶDD用の周回電源配線からボンデ
ィングパッドまでの引出し配線は、その外側にＶSS用の
周回電源配線が配置されている関係上、それを避けて配
置しなければならなかった。
【００１５】そこで、この場合は、ＶDD用の周回電源配
線をスルーホールによって第１配線層まで下げて、第１
層配線を使用してボンディングパッドまでの配線を引き
出すようにしていた。
【００１６】すなわち、従来は、高駆動力出力バッファ
回路を有する半導体集積回路装置において、ＶSS用およ
びＶDD用の両方の周回電源配線の電源を補強しようとす
ると、高駆動力出力バッファ回路を構成するＩ／Ｏセル
の隣のＩ／Ｏセルを犠牲にしなければならず、結果とし
てチップサイズが大きくなる問題があった。
【００１７】一方、ＶSS用の周回電源配線のみを補強す
ることも考えられる。この場合、電源電位の変動による
ノイズに対して有効な上、信号の立ち下がり遅延を抑制
する上でも有効である。しかし、ＶSS用の周回電源配線
のみを補強し、ＶDD用の周回電源配線を補強しないとす
ると、信号の立ち上がり遅延を抑制する上で不十分とな
り、半導体集積回路装置の動作速度の向上を妨げる問題
があった。
【００１８】また、例えば２つのＩ／Ｏセルを用いて形
成された高駆動力出力バッファ回路の場合において、一
方のＩ／Ｏセルに割り当てられているボンディングパッ
ドは、高駆動力出力バッファ回路の出力端子として使用
されるが、他方のＩ／Ｏセルのボンディングパッドは、
そのＩ／Ｏセルが高駆動力出力バッファ回路を形成する
のに使用されている関係上、他の信号引出し端子として
使用できず、無駄になってしまうという問題があった。
【００１９】本発明は上記課題に着目してなされたもの
であり、その目的は、高駆動力バッファ回路を有する半
導体集積回路装置において、Ｉ／Ｏセルを犠牲にするこ
となく、周回電源配線の電位変動を抑制することのでき
る技術を提供することにある。
【００２０】本発明の他の目的は、高駆動力バッファ回
路を有する半導体集積回路装置において、Ｉ／Ｏセルを
犠牲にすることなく、動作速度を向上させることのでき
る技術を提供することにある。
【００２１】本発明の他の目的は、高駆動力バッファ回
路を有する半導体集積回路装置において、外部端子を有
効に使用することのできる技術を提供することにある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２４】すなわち、請求項１記載の発明は、半導体
チップに形成された内部回路領域の周辺に沿って延在す
る電源電圧供給用の複数の周回電源配線を有する半導体
集積回路装置であって、前記複数の周回電源配線毎に配
線引出し配線層を決定し、前記配線引出し配線層におい
て、その配線引出し配線層に配置された周回電源配線の
外方側に、他の周回電源配線が配置されないように、配
線禁止領域を設けた半導体集積回路装置構造とするもの
である。
【００２５】請求項２記載の発明は、前記複数の周回電
源配線のうち、最外周の周回電源配線の幅を他の周回電
源配線の幅よりも広くした半導体集積回路装置構造とす
るものである。
【００２６】請求項４記載の発明は、前記内部回路領域
の周辺に沿って複数のＩ／Ｏセルを配置するとともに、
その複数のＩ／Ｏセルのうち、隣接する２以上の入出力
回路セルを用いて構成され、かつ、前記周回電源配線か
ら電源電圧が供給される高駆動力バッファ回路を配置
し、前記高駆動力バッファ回路の構成用の複数のＩ／Ｏ
セルに割り当てられている所定の外部端子を、前記複数
の周回電源配線に電源電圧を供給するための端子とした
半導体集積回路装置構造とするものである。
【００２７】請求項５記載の発明は、前記高駆動力バッ
ファ回路を複数連続させた状態で配置するとともに、前
記複数の周回電源配線から前記所定の外部端子に引き出
された電源引出し用配線を、前記高駆動力バッファ回路
から外部端子に引き出された信号引出し用配線の両側に
配置した半導体集積回路装置構造とするものである。
【００２８】
【作用】上記した請求項１記載の発明によれば、内側の
周回電源配線を、半導体集積回路や入出力回路を構成す
る配線の配線層を使用することなく、半導体チップのど
の位置からでも引き出すことができる。
【００２９】上記した請求項２記載の発明によれば、最
外周の周回電源配線の使用可能な配線層が低減したこと
による配線断面積の低下分を補うことができる。
【００３０】上記した請求項４記載の発明によれば、高
駆動力出力バッファ回路を構成するＩ／Ｏセルに割り当
てられ従来無駄になっていた外部端子を、周回電源配線
に対する電源供給用の端子として使用することにより、
外部端子の有効使用が可能な上、チップサイズの増大を
招くことなく、周回電源配線の電源補強が可能となる。
【００３１】上記した請求項５記載の発明によれば、例
えば高駆動力バッファ回路から引き出された信号引出し
用配線を、基準電位の電源引き出し用配線および基準電
位よりも高い電位の電源引出し用配線によって挟むこと
により、信号引出し用配線がシールドされるので、信号
引出し用配線間のカップリングを抑制することができ
る。また、信号引出し用配線および電源引出し用配線間
の相互インダクタンスが増大するので、信号引出し用配
線の実効インダクタンスを低減することができる。
【００３２】
【実施例１】図１は本発明の一実施例である半導体集積
回路装置を構成する半導体チップの全体平面図、図２は
図１の半導体集積回路装置の高駆動力バッファ回路形成
領域を模式的に示す半導体チップの要部拡大平面図、図
３は高駆動力バッファ回路形成領域を詳細に説明するた
めの半導体チップの要部拡大平面図、図４は図３の要部
拡大平面図、図５および図６は図４の要部拡大平面図、
図７はＩ／Ｏセルを用いて形成されたバッファ回路の回
路図、図８は電源系の配線のみを抜き出した半導体チッ
プの要部拡大平面図、図９は図３および図８のＡ−Ａ線
の断面図、図１０は図３および図８のＢ−Ｂ線の断面
図、図１１は図３および図８のＣ−Ｃ線の断面図、図１
２は半導体チップとパッケージ基板との接続関係を説明
するための半導体集積回路装置の要部拡大平面図、図１
３は配線基板上に実装された半導体集積回路装置の説明
図である。
【００３３】本実施例１の半導体集積回路装置は、例え
ば配線層を３層有するＳＯＧ（SeaOf Gate)形のゲート
アレイである。そのゲートアレイを構成する半導体チッ
プの平面図を図１に示す。
【００３４】半導体チップ１は、例えばシリコン（Ｓ
ｉ）単結晶からなり、その主面中央には、内部回路領域
２が配置されている。内部回路領域２には、複数の基本
セル（図示せず）が全面に敷き詰められた状態で配置さ
れている。
【００３５】その基本セルには、例えばＮＡＮＤ回路や
ＮＯＲ回路等、基本ゲート回路を構成するのに必要なト
ランジスタや抵抗等のような半導体集積回路素子が配置
されている。そして、基本ゲート回路間は配線によって
電気的に接続されており、これによって内部回路領域２
内に所定の論理回路が形成されている。
【００３６】内部回路領域２の周囲には、周辺回路領域
３が配置されている。周辺回路領域３には、入出力回路
４（以下、単にＩ／Ｏセルという）が内部回路領域２の
外周に沿って複数配置されている。Ｉ／Ｏセル４には、
後述のバッファ回路等のような入出力回路を構成するの
に必要なトランジスタ等のような半導体集積回路素子が
配置されている。
【００３７】本実施例１においては、周辺回路領域３
に、通常のバッファ回路５および高駆動力出力バッファ
回路６が形成されている。通常のバッファ回路５は、１
つのＩ／Ｏセル４内の半導体集積回路素子を用いて形成
されている。
【００３８】高駆動力出力バッファ回路６は、例えば２
つのＩ／Ｏセル４の各々の半導体集積回路素子を用いて
形成されている。本実施例１においては、高駆動力出力
バッファ回路６が連続的に複数配置されている。
【００３９】各高駆動力出力バッファ回路６は、例えば
通常のバッファ回路５の約２倍の駆動力を得ることが可
能になっている。製品によって異なるので一概には言え
ないが、本実施例１においては、通常のバッファ回路５
の駆動電流は、例えば８ｍＡ程度であり、高駆動力出力
バッファ回路６の駆動電流は、例えば１６ｍＡ程度であ
る。
【００４０】Ｉ／Ｏセル４の外方側には、ボンディング
パッド（外部端子）７が配置されている。ボンディング
パッド７は、半導体チップ１内の回路の電極を外部に引
き出すための端子であり、各Ｉ／Ｏセル４に１個ずつ割
り当てられている。なお、ボンディングパッド７は、例
えばアルミニウム（Ａｌ）またはＡｌ合金からなり、そ
の寸法は、例えば６０×６０μｍ程度、隣接するボンデ
ィングパッド７，７間の寸法は、例えば９０μｍ程度で
ある。
【００４１】一方、内部回路領域２の外方側において、
Ｉ／Ｏセル４の上方には、例えば２本の周回電源配線８
ａ，８ｂが、内部回路領域２の外周に沿って延在するよ
うに配置されている。なお、図１においては、図面を見
易くするため周回電源配線８ａを斜線で示す。
【００４２】周回電源配線８ａ，８ｂは、半導体チップ
１内の回路に対して電源電圧を供給するための配線であ
る。内部回路領域２に近接する周回電源配線８ａは、例
えば５Ｖ程度のＶDD電位（高電位）を供給するための配
線であり、その外側に隣接する周回電源配線８ｂは、例
えば０Ｖ程度のＶSS電位（基準電位）を供給するための
配線である。
【００４３】周回電源配線８ａ，８ｂは、それぞれ電源
引出し用配線９ａ，９ｂを通じてボンディングパッド
７，７と電気的に接続されている。このため、ボンディ
ングパッド７，７から周回電源配線８ａ，８ｂに対して
各々の電位を供給することができ、周回電源配線８ａ，
８ｂの電源補強が可能な構造になっている。そして、こ
の結果、電源ノイズを低減することができ、かつ、信号
の立ち上がり立ち下がり時間を短縮させゲートアレイの
動作速度を向上させることが可能となっている。
【００４４】電源引出し用配線９ａ，９ｂは、周回電源
配線８ａ，８ｂの各箇所での電位をほぼ均一にするため
に一対となって複数箇所に分散配置されている。ただ
し、複数の高駆動力出力バッファ回路６が連続的に形成
されている領域においては、周回電源配線８ａ，８ｂの
電位変動が大きいので、その電位変動を抑制するために
複数の電源引出し用配線９ａ，９ｂが密集した状態で配
置されている。なお、電源引出し用配線９ａ，９ｂの幅
は、例えば５０〜８０μｍ程度である。
【００４５】複数の高駆動力出力バッファ回路６が連続
的に形成されている領域を模式的に示した図を図２に示
す。なお、図２においても図面を見易くするため周回電
源配線８ａを斜線で示す。
【００４６】高駆動力出力バッファ回路６は、例えば並
列接続された２つのインバータ回路６ａ，６ａによって
構成されている。高駆動力出力バッファ回路６の出力
は、信号引出し用配線１０を通じてボンディングパッド
７ａと電気的に接続されている。このボンディングパッ
ド７ａは、高駆動力出力バッファ回路６を構成する２つ
のＩ／Ｏセル４のうちの一方のＩ／Ｏセル４に割り当て
られた端子である。
【００４７】また、高駆動力出力バッファ回路６を構成
する他方のＩ／Ｏセル４に割り当てられているボンディ
ングパッド７ｂは、周回電源配線８ａあるいは周回電源
配線８ｂに電位を供給するための端子として使用されて
いる。すなわち、本実施例１においては、ボンディング
パッド７が有効に使用されている。
【００４８】また、本実施例１においては、電源引出し
用配線９ａ，９ｂと、信号引出し用配線１０との比が１
対１となっている。このため、高駆動力出力バッファ回
路６の駆動時に発生する周回電源配線８ａ，８ｂの電位
変動をより効果的に抑制することができ、電源ノイズを
大幅に低減することが可能な構造になっている。
【００４９】さらに、本実施例１においては、電源引出
し用配線９ａ，９ｂが、信号引出し用配線１０を挟むよ
うに配置されている。このため、次の第１、第２の効果
を得ることが可能となっている。
【００５０】第１に、信号引出し用配線１０が、電源引
出し用配線９ａ，９ｂによってシールドされるので、隣
接する信号引出し用配線１０，１０間のカップリングを
抑制することができ、クロストークを抑制することが可
能となっている。
【００５１】第２に、電源引出し用配線９ａ，９ｂと、
信号引出し用配線１０との相互インダクタンスが増大す
るので、信号引出し用配線１０の実効インダクタンスを
低減することができ、高速な信号伝送が可能となってい
る。
【００５２】本実施例１においては、その第１、第２の
効果をより向上させるために、高駆動力出力バッファ回
路６の一群の末端に隣接する入出力回路４ａ（以下単に
Ｉ／Ｏセルという）に割り当てられているボンディング
パッド７ｂもＶDD電位を供給するための端子として使用
されている。
【００５３】次に、本実施例１の半導体集積回路装置を
図３〜図１３によってさらに詳しく説明する。図２を詳
細に説明するための要部拡大平面図を図３に示す。
【００５４】各Ｉ／Ｏセル４には、最終段バッファ回路
領域Ｂ1 と、プリバッファ回路領域Ｂ2 とが配置されて
いる。最終段バッファ回路領域Ｂ1 には、上記インバー
タ回路６ａ（図２参照）が形成されている。周回電源配
線８ａ，８ｂは、最終段バッファ回路領域Ｂ1 上に配置
されており、インバータ回路６ａには、周回電源配線８
ａ，８ｂから電源電圧が供給されている。
【００５５】一方、プリバッファ回路領域Ｂ2 には、イ
ンバータ回路６ａの駆動を制御する後述のプリバッファ
回路が形成されている。プリバッファ回路領域Ｂ2 上に
は、電源配線１１ａ，１１ｂが配置されており、プリバ
ッファ回路には、電源配線１１ａ，１１ｂから電源電圧
が供給されている。なお、電源配線１１ａには、例えば
５Ｖ程度の電位（ＶＤＤ１）が供給されており、電源配
線１１ｂには、例えば０Ｖ程度の基準電位（ＶＳＳ１）
が供給されている。
【００５６】図３の２つのＩ／Ｏセル４，４の拡大平面
図を図４に示す。また、最終段バッファ回路領域Ｂ1 の
要部拡大平面図、プリバッファ回路領域Ｂ2 の拡大平面
図をそれぞれ図５、図６に示す。なお、図４〜図６にお
いては、図面を見易くするために周回電源配線８ａ，８
ｂおよび電源配線１１ａ，１１ｂが取り除いてある。
【００５７】また、ＭＯＳトランジスタを構成するのに
必要な基板給電、ウエル給電および不純物インプラ領域
は省略してある。
【００５８】最終段バッファ回路領域Ｂ1 には、ｎチャ
ネルＭＯＳ（以下、ｎＭＯＳという）・ＦＥＴ１２
Ｑ1 ，１２Ｑ2 が配置されている。また、プリバッファ
回路領域Ｂ2 には、１つのインバータ回路Ｎ1 および２
つのＮＯＲ回路Ｇ1 ，Ｇ2 が配置されている。
【００５９】ｎＭＯＳ・ＦＥＴ１２Ｑ1 は、図５に示す
ように、拡散層１３ａ，１３ｂおよびゲート電極１４ａ
を有している。また、ｎＭＯＳ・ＦＥＴ１２Ｑ2 は、拡
散層１３ｃ，１３ｄおよびゲート電極１４ｂを有してい
る。なお、ゲート電極１４ａ，１４ｂは、例えばドープ
トポリシリコンからなる。ゲート長は、例えば0.８μｍ
程度である。
【００６０】また、図６に示すように、インバータ回路
Ｎ1 は、ｎＭＯＳ・ＦＥＴ１５Ｑ1およびｐチャネルＭ
ＯＳ（以下、単にｐＭＯＳという）・ＦＥＴ１６Ｑ1 か
らなるＣＭＯＳ回路によって構成されている。ｎＭＯＳ
・ＦＥＴ１５Ｑ1 は、拡散層１７ａ，１７ｂおよびゲー
ト電極１４ｃを有している。ｐＭＯＳ・ＦＥＴ１６Ｑ1
は、拡散層１８ａ，１８ｂおよびゲート電極１４ｃを有
している。
【００６１】ＮＯＲ回路Ｇ1 は、２つのｎＭＯＳ・ＦＥ
Ｔ１５Ｑ2,１５Ｑ3 と、２つのｐＭＯＳ・ＦＥＴ１６Ｑ
2,１６Ｑ3 とから構成されている。ｎＭＯＳ・ＦＥＴ１
５Ｑ2 は、拡散層１７ｃ，１７ｄおよびゲート電極１４
ｄを有している。ｎＭＯＳ・ＦＥＴ１５Ｑ3 は、拡散層
１７ｄ，１７ｅおよびゲート電極１４ｅを有している。
ｐＭＯＳ・ＦＥＴ１６Ｑ2 は、拡散層１８ｃ，１８ｄお
よびゲート電極１４ｄを有している。ｐＭＯＳ・ＦＥＴ
１６Ｑ3 は、拡散層１８ｄ，１８ｅおよびゲート電極１
４ｅを有している。
【００６２】また、ＮＯＲ回路Ｇ2 は、２つのｎＭＯＳ
・ＦＥＴ１５Ｑ4,１５Ｑ5 と、２つのｐＭＯＳ・ＦＥＴ
１６Ｑ4,１６Ｑ5 とから構成されている。ｎＭＯＳ・Ｆ
ＥＴ１５Ｑ4 は、拡散層１７ｆ，１７ｇおよびゲート電
極１４ｆを有している。ｎＭＯＳ・ＦＥＴ１５Ｑ5 は、
拡散層１７ｇ，１７ｈおよびゲート電極１４ｇを有して
いる。ｐＭＯＳ・ＦＥＴ１６Ｑ4 は、拡散層１８ｆ，１
８ｇおよびゲート電極１４ｇを有している。ｐＭＯＳ・
ＦＥＴ１６Ｑ5 は、拡散層１８ｇ，１８ｈおよびゲート
電極１４ｇを有している。
【００６３】ここで、ｎＭＯＳ・ＦＥＴ１２Ｑ1,１２Ｑ
2 、インバータ回路Ｎ1 、ＮＯＲ回路Ｇ1,Ｇ2 の配線接
続関係を図４および図７により説明する。
【００６４】配線ＤO は、インバータ回路Ｎ1 の入力の
ゲート電極１４ｃおよびＮＯＲ回路Ｇ1 の入力のゲート
電極１４ｄに電気的に接続されている。また、配線ＥＮ
は、ＮＯＲ回路Ｇ1,Ｇ2 の入力のゲート電極１４ｅ，１
４ｇに電気的に接続されている。
【００６５】インバータ回路Ｎ1 の出力は、第１層配線
１９ａを通じてＮＯＲ回路Ｇ2 の入力のゲート電極１４
ｆに電気的に接続されている。これによって、プリバッ
ファ回路２０が形成されている。
【００６６】ＮＯＲ回路Ｇ1 の出力は、第１層配線１９
ｂを通じてｎＭＯＳ・ＦＥＴ１２Ｑ1 の入力のゲート電
極１４ａと電気的に接続されている。また、ＮＯＲ回路
Ｇ2の出力は、第１層配線１９ｃを通じてｎＭＯＳ・Ｆ
ＥＴ１２Ｑ2 の入力のゲート電極１４ｂと電気的に接続
されている。
【００６７】ｎＭＯＳ・ＦＥＴ１２Ｑ1,１２Ｑ2 の出力
は、信号引出し用配線１０と電気的に接続されている。
ｎＭＯＳ・ＦＥＴ１２Ｑ1,１２Ｑ2 は、周回電源配線８
ａ，８ｂ間に直列に接続され、これによりインバータ回
路６ａが形成されている。
【００６８】次に、半導体チップ１の厚さ方向における
周回電源配線８ａ，８ｂの配置状態について図３、図８
および図９〜図１１によって説明する。なお、図８には
周回電源配線８ａ，８ｂおよび電源配線１１ａ，１１ｂ
のみが抜き出されている。
【００６９】図３および図８のＡ−Ａ線の断面図を図９
に示す。半導体チップ１を構成する半導体基板２１にお
いてフィールド絶縁膜２２に囲まれた素子形成領域に
は、上記した拡散層１３ｃが形成されている。
【００７０】また、半導体基板２１上には、例えば二酸
化ケイ素（ＳｉＯ2 ）からなる絶縁膜２３ａが堆積され
ている。絶縁膜２３ａ上（第１配線層）には、第１層配
線１９ｄ、上記信号引出し用配線１０を構成する信号引
出し用配線１０ａが形成されている。
【００７１】第１層配線１９ｄは、コンタトホール２４
を通じて拡散層１３ｃと電気的に接続されている。な
お、第１層配線１９ｄおよび信号引出し用配線１０ａ
は、例えばＡｌまたはＡｌ合金からなる。
【００７２】絶縁膜２３ａ上には、第１層配線１９ｄお
よび信号引出し用配線１０ａを被覆するように絶縁膜２
３ｂが堆積されている。絶縁膜２３ｂ上（第２配線層）
には、周回電源配線８ａ，８ｂ、信号引出し用配線１０
を構成する信号引出し用配線１０ｂが形成されている。
【００７３】周回電源配線８ｂは、スルーホール２５ａ
を通じて第１層配線１９ｄと電気的に接続されている。
本実施例１においては、周回電源配線８ｂの幅が、それ
に隣接する周回電源配線８ａの幅よりも広くなってお
り、その幅は、例えば周回電源配線８ａの幅の約２倍と
なっている。その理由については後述する。
【００７４】信号引出し用配線１０ｂは、スルーホール
２５ｂを通じて第１配線層の信号引出し用配線１０ａと
電気的に接続されている。なお、信号引出し用配線１０
ｂは、例えばＡｌまたはＡｌ合金からなる。
【００７５】絶縁膜２３ｂ上には、周回電源配線８ａ，
８ｂおよび信号引出し用配線１０ｂを被覆するように絶
縁膜２３ｃが堆積されている。絶縁膜２３ｃ上（第３配
線層）には、周回電源配線８ａおよびボンディングパッ
ド７が形成されている。
【００７６】第３配線層の周回電源配線８ａは、第２配
線層の周回電源配線８ａと平行に延在されており、図示
しないスルーホールを通じて第２配線層の周回電源配線
８ａと電気的に接続されている。なお、第３配線層の周
回電源配線８ａの幅は、第２配線層の周回電源配線８ａ
の幅と同一である。
【００７７】本実施例１においては、第３配線層が、周
回電源配線８ａの配線引出し配線層となっている。した
がって、本実施例１においては、第３配線層において周
回電源配線８ａの外方側に他の周回電源配線８ｂの配置
を禁止する配線禁止領域が設けられている。
【００７８】このため、第３配線層には、周回電源配線
８ｂが形成されていない。したがって、本実施例１にお
いては、外側の周回電源配線８ｂは、内側の周回電源配
線８ａよりも使用配線層を１層分減らした状態で配置さ
れている。
【００７９】このため、本実施例１においては、内側の
周回電源配線８ａを、入出力回路を構成する第１層配線
を使用することなく、半導体チップ１上のどの位置から
でもボンディングパッド７に対して引き出すことが可能
な構造となっている。したがって、Ｉ／Ｏセル４を犠牲
にすることなく、内側の周回電源配線８ａに対する電源
補強が可能となっている。
【００８０】ところで、そのようにすると、周回電源配
線８ｂの断面積は、使用配線層が周回電源配線８ａより
も減っている分、周回電源配線８ａの断面積よりも小さ
くなる。このため、周回電源配線８ｂにおいて、Ａｌま
たはＡｌ合金のエレクトロマイグレーションや電源ノイ
ズの問題が生じるおそれがある。
【００８１】そこで、本実施例１においては、その問題
を抑制し、半導体集積回路装置の信頼性を確保するため
に、上記したように周回電源配線８ｂの幅を周回電源配
線８ａの幅よりも広くしてある。周回電源配線８ｂの幅
を周回電源配線８ａの幅の約２倍としたのは、周回電源
配線８ａの使用配線層が周回電源配線８ｂの使用配線層
の２倍だからである。
【００８２】絶縁膜２３ｃ上には、周回電源配線８ａお
よびボンディングパッド７の一部を被覆するように表面
保護膜２６が堆積されている。ボンディングパッド７
は、スルーホール２５ｃを通じて信号引出し用配線１０
ｂと電気的に接続されている。
【００８３】図３および図８のＢ−Ｂ線の断面図を図１
０に示す。周回電源配線８ｂは、それと同一の配線層に
一体的に形成された電源引出し用配線９ｂを通じてボン
ディングパッド７と電気的に接続されている。
【００８４】このため、ボンディングパッド７から周回
電源配線８ｂに対して電源電位を供給することができ、
周回電源配線８ｂの電源補強が可能となっている。な
お、電源引出し用配線９ｂは、スルーホール２５ｄを通
じてボンディングパッド７と電気的に接続されている。
【００８５】図３および図８のＣ−Ｃ線の断面図を図１
１に示す。第３配線層の周回電源配線８ａは、それと同
一の配線層に一体的に形成された電源引出し配線９ａを
通じて、配線層を変えずに、ボンディングパッド７と電
気的に接続されている。
【００８６】このため、ボンディングパッド７から周回
電源配線８ａに対しても電源電位を供給することがで
き、周回電源配線８ａの電源補強が可能となっている。
【００８７】このように本実施例１においては、Ｉ／Ｏ
セル４を犠牲にすることなく、周回電源配線８ａ，８ｂ
の電源補強が可能となっている。このため、チップサイ
ズの増大を招くことなく、電源ノイズを低減でき、か
つ、信号の立ち上がり立ち下がり時間を短縮させゲート
アレイの動作速度を向上させることが可能となってい
る。
【００８８】次に、半導体チップ１とそれを実装するパ
ッケージ基板との関係を図１２および図１３によって説
明する。なお、図１２の半導体チップ１は高駆動力出力
バッファ回路６の密集領域を示している。また、図１２
においても図面を見易くするため周回電源配線８ａを斜
線で示す。
【００８９】半導体チップ１は、例えば図１２に示すよ
うに、パッケージ基板２７ａ上に接着剤等によって接着
されている。半導体チップ１のボンディングパッド７
は、ボンディングワイヤ２８を通じてパッケージ基板２
７ａ上のボンディングパッド２９と電気的に接続されて
いる。
【００９０】パッケージ基板２７ａのボンディングパッ
ド２９は、高駆動力出力バッファ回路６の信号用のボン
ディングパッド２９を、ＶSS，ＶDD双方の電源用のボン
ディングパッド２９，２９で挟むように配置されてい
る。
【００９１】このボンディングパッド２９は、図１３に
示すパッケージ２７の四辺から突出するアウターリード
３０と図示しない配線を通じて電気的に接続されてい
る。その配線においても、高駆動力出力バッファ回路６
の信号用のボンディングパッド２９（図１２参照）に接
続された信号用配線は、ＶDD，ＶSS双方の電源用配線で
挟まれている。
【００９２】このため、パッケージ２７内においても、
隣接する信号用配線間のカップリングが抑制され信号用
配線間のクロストークを抑制することができ、かつ、電
源用配線と信号用配線との相互インダクタンスの増大に
より信号用配線の実効インダクタンスを低減することが
可能となっている。
【００９３】図１３に示すパッケージ２７は、例えばＱ
ＦＰ（Quad Flat Package)等のような面実装形のパッケ
ージである。パッケージ２７は、その四辺から突出する
アウターリード３０が、プリント配線基板３１上に形成
されたランド（図示せず）と半田等によって接合され
て、プリント配線基板３１上に実装されている。
【００９４】このように本実施例１によれば、以下の効
果を得ることが可能となる。
【００９５】(1).最外周に配置された周回電源配線８ｂ
の使用配線層を、それに隣接する内側の周回電源配線８
ａの使用配線層よりも１層減らしたことにより、内側の
周回電源配線８ａを、入出力回路を構成する第１層配線
を使用することなく、半導体チップ１上のどのボンディ
ングパッド７からでも引き出すことが可能となる。
【００９６】(2).上記(1) により、Ｉ／Ｏセル４を犠牲
にすることなく、内側の周回電源配線８ａに対しても電
源電位を供給でき、周回電源配線８ａの電源補強が可能
となる。
【００９７】(3).上記(1) により、高駆動力出力バッフ
ァ回路６の近傍のボンディングパッド７から周回電源配
線８ａ，８ｂの双方に対して電源電位を供給することが
可能となる。
【００９８】(4).上記(3) により、高駆動力出力バッフ
ァ回路６の駆動時に発生する周回電源配線８ａ，８ｂの
電位変動を抑制することができるので、電源ノイズを従
来よりも低減することが可能となる。
【００９９】(5).上記(3) により、高駆動力出力バッフ
ァ回路６の信号の立ち上がり立ち下がり時間を共に短縮
させることができるので、ゲートアレイの動作速度を向
上させることが可能となる。
【０１００】(6).高駆動力出力バッファ回路６の出力の
信号引出し用配線１０と、周回電源配線８ａ，８ｂから
の電源引出し用配線９ａ，９ｂとの比を１対１としたこ
とにより、高駆動力出力バッファ回路６の駆動時に発生
する周回電源配線８ａ，８ｂの電位変動をより効果的に
抑制することができるので、電源ノイズを大幅に低減す
ることが可能となる。
【０１０１】(7).上記(1) により、高駆動力出力バッフ
ァ回路６を構成するＩ／Ｏセル４に割り当てられ従来無
駄になっていたボンディングパッド７を電源供給用の端
子として使用することができる。したがって、ボンディ
ングパッド７の有効使用が可能な上、チップサイズの増
大を招くことなく、周回電源配線８ａ，８ｂに対する電
源補強が可能となる。
【０１０２】(8).高駆動力出力バッファ回路６の信号引
出し用配線１０を、周回電源配線８ａ，８ｂから引き出
した電源引出し用配線９ａ，９ｂによって挟むことによ
り、隣接する信号引出し用配線１０，１０間のカップリ
ングを抑制することができるので、隣接する信号引き出
し用配線１０，１０間のクロストークを抑制することが
可能となる。
【０１０３】(9).高駆動力出力バッファ回路６の信号引
出し用配線１０を、周回電源配線８ａ，８ｂから引き出
した電源引出し用配線９ａ，９ｂによって挟むことによ
り、電源引出し用配線９ａ，９ｂと、信号引出し用配線
１０との相互インダクタンスが増大するので、信号引出
し用配線１０の実効インダクタンスを低減することがで
き、高速な信号伝送が可能となる。
【０１０４】(10). 周回電源配線８ｂの幅を、周回電源
配線８ａの幅よりも広くしたことにより、周回電源配線
８ｂにおけるエレクトロマイグレーションや電源ノイズ
の発生を抑制することができるので、ゲートアレイの信
頼性を確保することが可能となる。
【０１０５】(11). 周回電源配線８ａを引き出す場合の
スルーホールの数を従来よりも低減することができるの
で、そのスルーホール部で発生し易いエレクトロマイグ
レーションの発生率を低減することができ、ゲートアレ
イの信頼性を向上させることが可能となる。
【０１０６】
【実施例２】図１４〜図１７は本発明の他の実施例であ
る半導体集積回路装置を構成する半導体チップの要部断
面図である。
【０１０７】以下、本実施例２の半導体集積回路装置を
図１４〜図１７によって説明する。
【０１０８】本実施例２においては、配線層が、例えば
４層形成されているとともに、信号引出し用配線１０ａ
〜１０ｃ、電源引き出し用配線９ａ〜９ｃ、周回電源配
線８ａ〜８ｃおよびボンディングパッド７が半導体チッ
プ１に配置されている。
【０１０９】図１４に示すように、第１配線層の信号引
出し用配線１０ａは、第２配線層の信号引出し用配線１
０ｂおよび第３配線層の信号引出し用配線１０ｃを通じ
て、第４配線層のボンディングパッド７と電気的に接続
されている。
【０１１０】なお、信号引出し用配線１０ｂは、絶縁膜
２３ｃに形成されたスルーホール２５ｅを通じて信号引
出し用配線１０ｃと電気的に接続されている。また、信
号引出し用配線１０ｃは、絶縁膜２３ｄに形成されたス
ルーホール２５ｆを通じてボンディングパッド７と電気
的に接続されている。
【０１１１】周回電源配線８ｂは、第２配線層のみに形
成されている。これは、第３配線層および第４配線層
は、それぞれ周回電源配線８ａ，８ｃの配線引出し配線
層となっていて、周回電源配線８ｂに対して配線禁止領
域となっているからである。
【０１１２】周回電源配線８ｂの幅は、図１４および図
１６に示すように、前記実施例１と同様、例えば周回電
源配線８ａの約２倍である。
【０１１３】また、周回電源配線８ｂは、図１５に示す
ように、周回電源配線８ｂと一体的に第２配線層に形成
された電源引出し用配線９ｂ1 （９ｂ）および第３配線
層に形成された電源引出し用配線９ｂ2 （９ｂ）を通じ
て、第４配線層のボンディングパッド７と電気的に接続
されている。このため、周回電源配線８ｂに対してＶSS
電位を供給することが可能となっている。
【０１１４】なお、電源引出し用配線９ｂ1,９ｂ2 は、
絶縁膜２３ｃに形成されたスルーホール２５ｇを通じて
電気的に接続されている。また、電源引出し用配線９ｂ
2 は、絶縁膜２３ｄに形成されたスルーホール２５ｈを
通じてボンディングパッド７と電気的に接続されてい
る。
【０１１５】周回電源配線８ａは、第２配線層および第
３配線層のみに形成されている。これは、第４配線層は
周回電源配線８ｃの配線引出し配線層となっていて、周
回電源配線８ａに対して配線禁止領域となっているから
である。
【０１１６】第３配線層に形成された周回電源配線８ａ
は、図１６に示すように、第３配線層の電源引出し用配
線９ａを通じて、第４配線層のボンディングパッド７と
電気的に接続されている。このため、第１層配線を使用
することなく、周回電源配線８ａに対してＶDD電位を供
給することが可能になっている。
【０１１７】なお、電源引出し用配線９ａは、絶縁膜２
３ｄに形成されたスルーホール２５ｉを通じてボンディ
ングパッド７と電気的に接続されている。
【０１１８】最も内側に配置された周回電源配線８ｃ
は、例えば3.３Ｖ程度の電位を半導体チップ１内の回路
に供給するための配線であり、第２配線層、第３配線層
および第４配線層に形成されている。すなわち、０Ｖ，
５Ｖおよび3.３Ｖの電源電位を供給する周回電源配線８
ａ〜８ｃが形成されている。
【０１１９】各配線層の周回電源配線８ｃは、例えばＡ
ｌまたはＡｌ合金からなり、図示しないスルーホールを
通じて互いに電気的に接続されている。なお、周回電源
配線８ｃの幅は、例えば周回電源配線８ａと同じであ
る。
【０１２０】周回電源配線８ｃは、図１７に示すよう
に、周回電源配線８ｃと一体的に第４配線層に形成され
た電源引出し配線９ｃを通じて、第４配線層のボンディ
ングパッド７と電気的に接続されている。このため、第
１層配線を使用することなく、周回電源配線８ｃに対し
ても電源電位を供給することが可能になっている。
【０１２１】このように本実施例２においても、前記実
施例１と同様の効果を得ることが可能となる。
【０１２２】
【実施例３】図１８〜図２０は本発明の他の実施例であ
る半導体集積回路装置を構成する半導体チップの要部断
面図である。なお、図１８〜図１９において、１３は拡
散層、１９は第１層配線を示している。
【０１２３】以下、本実施例３の半導体集積回路装置を
図１８〜図２０によって説明する。
【０１２４】本実施例３においては、配線層が、例えば
３層形成されている。周回電源配線８ｂは、第２配線層
のみに形成されている。これは、第３配線層は、周回電
源配線８ａの配線引出し配線層であり、周回電源配線８
ｂに対して配線禁止領域であるからである。周回電源配
線８ｂは、図１９に示すように、第２配線層の電源引出
し配線９ｂを通じて、第３配線層のボンディングパッド
７と電気的に接続されている。
【０１２５】本実施例３においては、周回電源配線８ａ
が、第３配線層のみに形成されている。このため、本実
施例３においては、周回電源配線８ａの幅が、例えばエ
レクトロマイグレーションや電源ノイズを考慮して前記
実施例１よりも広くなっている。
【０１２６】周回電源配線８ａは、図２０に示すよう
に、周回電源配線８ａと一体的に第３配線層に形成され
た電源引出し用配線９ａを通じて、第３配線層のボンデ
ィングパッド７と電気的に接続されている。
【０１２７】したがって、本実施例３においても、第１
層配線を使用することなく、すなわち、Ｉ／Ｏセルを犠
牲にすることなく、周回電源配線８ａ，８ｂをボンディ
ングパッド７に引き出すことができるので、前記実施例
１と同様の効果を得ることが可能となる。
【０１２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１２９】例えば前記実施例１〜３においては、ＶSS
電位を供給する周回電源配線を、ＶDD電位を供給する周
回電源配線の外側に配置した場合について説明したが、
これに限定されるものではなく、それらの周回電源配線
の配置を逆にしても良い。
【０１３０】また、前記実施例１においては、高駆動力
出力バッファ回路を構成するインバータ回路をｎＭＯＳ
・ＦＥＴのみによって構成した場合について説明した
が、これに限定されるものではなく、例えば図２１に示
すように、ｎＭＯＳ・ＦＥＴ１２Ｑ3 およびｐＭＯＳ・
ＦＥＴ１２Ｑ4 からなるＣＭＯＳ回路によって構成して
も良い。
【０１３１】この場合、プリバッファ回路２０の構成が
前記実施例１と異なる。すなわち、プリバッファ回路２
０は、インバータ回路Ｎ2,Ｎ3 と、ＮＡＮＤ回路Ｇ3,Ｎ
ＯＲ回路Ｇ4 とから構成されている。
【０１３２】配線ＤO はインバータ回路Ｎ2 の入力に接
続され、配線ＥＮは、インバータ回路Ｎ3 の入力および
ＮＯＲ回路Ｇ4 の入力に接続されている。インバータ回
路Ｎ2 の出力は、ＮＡＮＤ回路Ｇ3 およびＮＯＲ回路Ｇ
4 の入力に接続されている。
【０１３３】インバータ回路Ｎ3 の出力は、ＮＡＮＤ回
路Ｇ3 の入力に接続されている。ＮＡＮＤ回路Ｇ3 の出
力は、ｐＭＯＳ・ＦＥＴ１２Ｑ4 の入力に接続され、Ｎ
ＯＲ回路Ｇ4 の出力は、ｎＭＯＳ・ＦＥＴ１２Ｑ3 の入
力に接続されている。
【０１３４】また、前記実施例１においては、ボンディ
ングパッドを第３配線層に配置した場合について説明し
たが、これに限定されるものではなく、例えば配線層を
３層有する半導体集積回路装置において、ボンディング
パッドを第２配線層に形成しても良い。
【０１３５】この場合を図２２〜図２４に示す。図２２
に示すように、第１配線層の信号引出し用配線１０ａ
は、スルーホール２５ｊを通じて、第２配線層のボンデ
ィングパッド７と電気的に接続されている。
【０１３６】図２３に示すように、第２配線層の周回電
源配線８ｂは、周回電源配線８ｂと一体的に第２配線層
に形成された電源引出し用配線９ｂを通じて、第２配線
層のボンディングパッド７と電気的に接続されている。
【０１３７】図２４に示すように、第３配線層の周回電
源配線８ａは、周回電源配線８ａと一体的に第３配線層
に形成された電源引出し用配線９ａおよびスルーホール
２５ｋを通じて、第２配線層のボンディングパッド７と
電気的に接続されている。
【０１３８】また、前記実施例２においては、最外周の
周回電源配線の幅のみを幅広とした場合について説明し
たが、これに限定されるものではなく、例えば周回電源
配線の幅を、外方側に配置されるにつれて次第に広くす
るようにしても良い。
【０１３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイに適用した場合について説明したが、これに限定
されず種々適用可能であり、例えばスタンダードセル等
のような他の半導体集積回路装置に適用することも可能
である。
【０１４０】また、前記実施例１〜３においては、本発
明をＳＯＧ形のゲートアレイに適用したが、これに限定
されるものではなく、例えば基本セル列間に配線チャネ
ル領域を有する他のゲートアレイに適用することも可能
である。
【０１４１】また、前記実施例１〜３においては、本発
明を、内部回路領域に論理回路のみが形成された半導体
集積回路装置に適用した場合について説明したが、これ
に限定されるものではなく、例えば内部回路領域内に論
理回路およびメモリ回路の両方が形成された半導体集積
回路装置に適用することも可能である。
【０１４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１４３】(1).請求項１記載の発明によれば、内側の
周回電源配線を、半導体集積回路や入出力回路を構成す
る配線の配線層を使用することなく、半導体チップのど
の位置からでも引き出すことができる。すなわち、Ｉ／
Ｏセルを犠牲にすることなく、例えばＶSS，ＶDD双方の
電位の周回電源配線に対して高駆動力バッファ回路の近
傍の外部端子から各々の電源電位を供給することができ
る。
【０１４４】したがって、高駆動力バッファ回路の駆動
時に発生する周回電源配線の電位変動を抑制することが
できるので、電源ノイズを従来よりも低減することが可
能となる。また、高駆動力バッファ回路の信号の立ち上
がり立ち下がり時間を共に短縮させることができるの
で、半導体集積回路装置の動作速度を向上させることが
可能となる。
【０１４５】(2).請求項２記載の発明によれば、最外周
の周回電源配線の使用可能な配線層が減ったことによる
配線断面積の低下分を補うことができるので、最外周の
周回電源配線においてマイグレーションや電源ノイズが
発生するのを抑制することができ、最外周の周回電源配
線の強度的信頼性および電気的信頼性を確保することが
可能となる。
【０１４６】(3).請求項４記載の発明によれば、高駆動
力出力バッファ回路を構成するＩ／Ｏセルに割り当てら
れ従来無駄になっていた外部端子を、周回電源配線に対
する電源供給用の端子として使用することにより、外部
端子の有効使用が可能な上、チップサイズの増大を招く
ことなく、周回電源配線の電源補強が可能となる。
【０１４７】(4).請求項５記載の発明によれば、例えば
高駆動力バッファ回路から引き出された信号引出し用配
線を、基準電位の電源引き出し用配線および基準電位よ
りも高い電位の電源引出し用配線によって挟むことによ
り、信号引出し用配線がシールドされるので、信号引出
し用配線間のカップリングを抑制することができ、信号
引出し用配線間のクロストークを抑制することが可能と
なる。
【０１４８】また、信号引出し用配線および電源引出し
用配線間の相互インダクタンスが増大するので、信号引
出し用配線の実効インダクタンスを低減することがで
き、信号の高速伝送が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置を
構成する半導体チップの全体平面図である。
【図２】図１の半導体集積回路装置の高駆動力バッファ
回路形成領域を模式的に示す半導体チップの要部拡大平
面図である。
【図３】高駆動力バッファ回路形成領域を詳細に説明す
るための半導体チップの要部拡大平面図である。
【図４】図３の要部拡大平面図である。
【図５】図４の要部拡大平面図である。
【図６】図４の要部拡大平面図である。
【図７】Ｉ／Ｏセルを用いて形成されたバッファ回路の
回路図である。
【図８】電源系の配線のみを抜き出した半導体チップの
要部拡大平面図である。
【図９】図３および図８のＡ−Ａ線の断面図である。
【図１０】図３および図８のＢ−線の断面図である。
【図１１】図３および図８のＣ−Ｃ線の断面図である。
【図１２】半導体チップとパッケージ基板との接続関係
を説明するための半導体集積回路装置の要部拡大平面図
である。
【図１３】配線基板上に実装された半導体集積回路装置
の説明図である。
【図１４】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図１７】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図１８】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図１９】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図２０】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図２１】本発明の他の実施例の半導体集積回路装置に
おけるバッファ回路の回路図である。
【図２２】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図２３】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図２４】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【符号の説明】
１ 半導体チップ ２ 内部回路領域 ３ 周辺回路領域 ４ 入出力回路セル（Ｉ／Ｏセル） ４ａ 入出力回路セル（Ｉ／Ｏセル） ５ 通常のバッファ回路 ６ 高駆動力出力バッファ回路 ６ａ インバータ回路 ７ ボンディングパッド（外部端子） ７ａ ボンディングパッド ７ｂ ボンディングパッド ８ａ 周回電源配線 ８ｂ 周回電源配線 ８ｃ 周回電源配線 ９ａ 電源引出し用配線 ９ｂ 電源引出し用配線 ９ｂ1 電源引出し用配線 ９ｂ2 電源引出し用配線 ９ｃ 電源引出し用配線 １０ 信号引出し用配線 １０ａ 信号引出し用配線 １０ｂ 信号引出し用配線 １０ｃ 信号引出し用配線 １１ａ 電源配線 １１ｂ 電源配線 １２Ｑ1 ｎチャネルＭＯＳ・ＦＥＴ １２Ｑ2 ｎチャネルＭＯＳ・ＦＥＴ １２Ｑ3 ｐチャネルＭＯＳ・ＦＥＴ １２Ｑ4 ｎチャネルＭＯＳ・ＦＥＴ １３ 拡散層 １３ａ 拡散層 １３ｂ 拡散層 １３ｃ 拡散層 １３ｄ 拡散層 １４ａ ゲート電極 １４ｂ ゲート電極 １４ｃ ゲート電極 １４ｄ ゲート電極 １４ｅ ゲート電極 １４ｆ ゲート電極 １４ｇ ゲート電極 １５Ｑ1 ｎチャネルＭＯＳ・ＦＥＴ １５Ｑ2 ｎチャネルＭＯＳ・ＦＥＴ １５Ｑ3 ｎチャネルＭＯＳ・ＦＥＴ １５Ｑ4 ｎチャネルＭＯＳ・ＦＥＴ １５Ｑ5 ｎチャネルＭＯＳ・ＦＥＴ １６Ｑ1 ｐチャネルＭＯＳ・ＦＥＴ １６Ｑ2 ｐチャネルＭＯＳ・ＦＥＴ １６Ｑ3 ｐチャネルＭＯＳ・ＦＥＴ １６Ｑ4 ｐチャネルＭＯＳ・ＦＥＴ １６Ｑ5 ｐチャネルＭＯＳ・ＦＥＴ １７ａ 拡散層 １７ｂ 拡散層 １７ｃ 拡散層 １７ｄ 拡散層 １７ｅ 拡散層 １７ｆ 拡散層 １７ｇ 拡散層 １７ｈ 拡散層 １８ａ 拡散層 １８ｂ 拡散層 １８ｃ 拡散層 １８ｄ 拡散層 １８ｅ 拡散層 １８ｆ 拡散層 １８ｇ 拡散層 １８ｈ 拡散層 １９ 第１層配線 １９ａ 第１層配線 １９ｂ 第１層配線 １９ｃ 第１層配線 １９ｄ 第１層配線 ２０ プリバッファ回路 ２１ 半導体基板 ２２ フィールド絶縁膜 ２３ａ 絶縁膜 ２３ｂ 絶縁膜 ２３ｃ 絶縁膜 ２３ｄ 絶縁膜 ２４ コンタクトホール ２５ａ スルーホール ２５ｂ スルーホール ２５ｃ スルーホール ２５ｄ スルーホール ２５ｅ スルーホール ２５ｆ スルーホール ２５ｇ スルーホール ２５ｈ スルーホール ２５ｉ スルーホール ２５ｊ スルーホール ２５ｋ スルーホール ２６ 表面保護膜 ２７ パッケージ ２７ａ パッケージ基板 ２８ ボンディングワイヤ ２９ ボンディングパッド ３０ アウターリード ３１ プリント配線基板 Ｂ1 最終段バッファ回路領域 Ｂ2 プリバッファ回路領域 Ｎ1 インバータ回路 Ｎ2 インバータ回路 Ｎ3 インバータ回路 Ｇ1 ＮＯＲ回路 Ｇ2 ＮＯＲ回路 Ｇ3 ＮＡＮＤ回路 Ｇ4 ＮＯＲ回路 ＤO 配線 ＥＮ 配線

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに形成された内部回路領域
    の周辺に沿って延在する電源電圧供給用の複数の周回電
    源配線を有する半導体集積回路装置であって、前記複数
    の周回電源配線毎に配線引出し配線層を決定し、前記配
    線引出し配線層において、その配線引出し配線層に配置
    された周回電源配線の外方側に、他の周回電源配線が配
    置されないように、配線禁止領域を設けたことを特徴と
    する半導体集積回路装置。
  2. 【請求項２】 前記複数の周回電源配線のうち、最外周
    の周回電源配線の幅を他の周回電源配線の幅よりも広く
    したことを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 前記複数の周回電源配線の幅を、外方側
    に配置されるにつれて次第に広くしたことを特徴とする
    請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記内部回路領域の周辺に沿って複数の
    入出力回路セルを配置するとともに、その複数の入出力
    回路セルのうち、隣接する２以上の入出力回路セルを用
    いて構成され、かつ、前記周回電源配線から電源電圧が
    供給される高駆動力バッファ回路を配置し、前記高駆動
    力バッファ回路の構成用の複数の入出力回路セルに割り
    当てられている所定の外部端子を、前記複数の周回電源
    配線に電源電圧を供給するための端子としたことを特徴
    とする請求項１記載の半導体集積回路装置。
  5. 【請求項５】 前記高駆動力バッファ回路を複数連続さ
    せた状態で配置するとともに、前記複数の周回電源配線
    から前記所定の外部端子に引き出された電源引出し用配
    線を、前記高駆動力バッファ回路から外部端子に引き出
    された信号引出し用配線の両側に配置したことを特徴と
    する請求項４記載の半導体集積回路装置。
  6. 【請求項６】 前記所定の外部端子と前記周回電源配線
    とを入出力回路構成用の配線の形成された配線層とは異
    なる配線層に形成された電源引出し用配線によって電気
    的に接続したことを特徴とする請求項４または５記載の
    半導体集積回路装置。
  7. 【請求項７】 前記複数の周回電源配線が、基準電位供
    給用の周回電源配線および基準電位よりも高い電位を供
    給する高電位供給用の周回電源配線であり、前記高駆動
    力バッファ回路の信号引出し用配線の片側の電源引出し
    用配線を、前記基準電位供給用の周回電源配線から引き
    出された基準電位電源引出し用配線とし、他の片側の電
    源引出し用配線を、前記高電位供給用の周回電源配線か
    ら引き出された高電位電源引出し用配線としたことを特
    徴とする請求項５または６記載の半導体集積回路装置。
  8. 【請求項８】 半導体チップに形成された内部回路領域
    の周辺に沿って延在する電源電圧供給用の複数の周回電
    源配線を、所定の周回電源配線の使用配線層がその周回
    電源配線の内方側に隣接する他の周回電源配線の使用配
    線層よりも少なくとも１層減るように配置したことを特
    徴とする半導体集積回路装置。
  9. 【請求項９】 半導体チップに形成された内部回路領域
    の周辺に沿って延在するように配置された電源電圧供給
    用の複数の周回電源配線と、前記内部回路領域の周辺に
    沿って配置された複数の入出力回路セルと、前記入出力
    回路セルのうち、隣接する２以上の入出力回路セルを用
    いて構成され、かつ、前記複数の周回電源配線から電源
    電圧が供給される高駆動力バッファ回路とを備え、前記
    高駆動力バッファ回路の構成用の複数の入出力回路セル
    に割り当てられている所定の外部端子を、前記複数の周
    回電源配線に対して所定の電源電圧を供給するための端
    子としたことを特徴とする半導体集積回路装置。
  10. 【請求項１０】 前記所定の外部端子と、前記複数の周
    回電源配線とを、入出力回路構成用の配線の形成された
    配線層とは異なる配線層に形成された電源引出し用配線
    を用いて電気的に接続したことを特徴とする請求項９記
    載の半導体集積回路装置。
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