KR0149061B1 - 스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법 - Google Patents

스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법

Info

Publication number
KR0149061B1
KR0149061B1 KR1019940017134A KR19940017134A KR0149061B1 KR 0149061 B1 KR0149061 B1 KR 0149061B1 KR 1019940017134 A KR1019940017134 A KR 1019940017134A KR 19940017134 A KR19940017134 A KR 19940017134A KR 0149061 B1 KR0149061 B1 KR 0149061B1
Authority
KR
South Korea
Prior art keywords
wiring
power supply
cmos
power
abnormal
Prior art date
Application number
KR1019940017134A
Other languages
English (en)
Inventor
마사토 타쓰오카
토미오 사토
Original Assignee
세끼자와 다다시
후지쓰가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼자와 다다시, 후지쓰가부시끼가이샤 filed Critical 세끼자와 다다시
Application granted granted Critical
Publication of KR0149061B1 publication Critical patent/KR0149061B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

동작주파수 300MHz 이상의 CMOS IC 장치는 회로 소자중의 하나와 전원패드를 접속하기위한 전원배선과, 전원배선에 접속되며 어떠한 회로소자에도 직접 접속되지 않고 다만 전원배선상과 이상분기배선상의 노이즈간의 노이즈 위상차만을 발생하기 위한 이상분기배선을 구비한다. 이상분기배선으로부터 들어온 신호는 전원배선에 전송되는 신호의 위상과 다른 위상을 가짐으로써 스파이크 노이즈를 저감시킨다.

Description

스파이크 노이즈억제용 CMOS IC 장치와 그 제조방법
제1a도, 제1b도는 본 발명의 실시예에 의한 전원 배선의 기본구성을 나타낸 개념도.
제2a도, 제2b도는 본 발명의 특정 실시예에 의한 전원배선의 구성을 나타낸 평면도.
제3a도, 제3b도, 제3c도는 CMOS 인버터의 회로도, 배선의 평면도, CMOS 인버터의 단면도.
제4a도, 제4b도, 제4c도는 본 발명의 실시예에 의한 전원배선의 특성을 종래의 전원배선과 비교하여 나타낸 그래프.
제5a도, 제5b도는 본 발명의 다른 실시예에 의한 전원배선의 구성을 나타낸 평면도.
제6a도, 제6b도는 본 발명의 다른 실시예의 의한 전원배선의 구성을 나타낸 평면도.
제7a도, 제7b도는 본 발명의 다른 실시예의 의한 전원배선의 구성을 나타낸 평면도.
제8a도, 제8b도는 본 발명의 다른 실시예의 의한 전원배선의 구성을 나타낸 평면도.
제9도는 MOS 인버터의 회로도.
제10a도, 제10b도는 MOS 인버터의 배선구성의 평면도와 단면도.
제11도, 제12도, 제13도, 제14도, 제15도, 제16도 MOS 인버터의 배선구성의 평면도.
제17도는 제16도에 나타낸 배선구성의 단면도.
본 발명은 CMOS IC 장치에 관한 것이며, 특히 노이즈소거대책을 갖춘 CMOS IC 장치에 관한 것이다. CMOS 회로는 회로소자가 스위칭되는 극히 짧은 기간동안만 실질적인 전류가 흐르는 저소비전력의 특징을 갖는다.
반도체 장치의 고집적화와 더불어 저소비전력화가 요구되어 CMOS IC 장치의 중요성이 증가되고 있다.
그러나 CMOS IC 장치에는 스파이크 전류가 흐르기 때문에 전원배선에는 스파이크 노이즈가 발생하기 쉽다.
회로동작의 고속화의 요구를 충족하기 위하여 CMOS 회로의 고속화, 고주파화에 대한 기술도 진전되어 왔다. 또 전원전압도 낮아졌다. 고주파화, 저전압화된 CMOS 회로에서 회로소자의 스위칭에 의해 발생하는 스파이크 노이즈가 전원배선의 전압을 변화시키면 회로의 다른 부분에도 잡음이 발생한다. 이와 같이 전원배선에 중첩되는 스파이크 노이즈는 회로기능을 크게 제한한다.
다른 회로소자에 대한 스위칭 노이즈의 영향을 저감하기 위해서 전원배선의 폭을 넓게 하는 방법을 생각할 수 있다.
전원배선의 전위가 전원전압에 고정(PIN)되면 스위칭 노이즈의 영향은 적어진다. 그러나 고집적화의 요구상 전원배선의 폭증가에는 제한이 있다. 이 때문에 전원배선을 통해 노이즈가 다른 회로소자에 미치는 것을 방지하기 위하여 패드(PAD)를 많이 형성하고, 전원배선과 평행으로 슬릿(SLIT)를 형성하고, 전원배선을 격자형으로 하는 것 등이 종래에 제안되었다.
이들 대책은 전원배선의 실효전류용량을 증가하여 스위칭 노이즈를 감소시키고 및/또는 노이즈원으로부터 전원전선의 접속 노드까지의 저항을 증가하여 노이즈의 영향을 감소시키는 등을 의도한 것이다.
이들 종래의 전원배선의 노이즈 억제책은 전원전위의 이용가능한 폭을 좁히는(고전위를 낮추고, 저전위를 높인다) 것이되어 저전압 전원화하는 CMOS 집적회로 장치에서 회로의 동작 마진을 좁힌다거나 고속화를 저해하는 것이 된다.
종래의 전원배선의 노이즈 억제책은 배선의 저항(R)성분이나 용량(C) 또는 시정수에 주목하는 것이었으나 이 생각에 의한 개선책에는 여러가지 제한이 발견되었다. 특히 250MH 이상의 동작주파수, 예를들어 250∼300MHz의 주파수에서는 제한이 엄격하다.
본 발명의 목적은 신규의 전원배선 노이즈 저감책을 갖춘 동작주파수 300MHz의 CMOS IC 장치를 제공하는데 있다.
본 발명의 동작주파수 300MHz 이상의 CMOS IC 장치는 회로소자와 전원을 접속하기 위한 전원배선과 상기 전원배선에만 접속되는 분기배선으로서 전원배선과 분기배선사이에 노이즈의 위상차를 형성하기 위한 이상분기부 즉 분기배선을 갖는다.
동작주파수가 250MHz 이상이 되면 회로중의 인덕턴스(L) 성분이나 용량(C) 성분이 중요한 역할을 하게 된다. 회로소자와 전원을 접속하기 위한 전원배선에 접속되어 위상차를 형성하는 이상분기부는 전원배선중의 노이즈 성분에 다른 위상의 성분을 합성할 수가 있다.
이들 다른 위상을 갖는 신호 서로간이 상쇄하므로 노이즈는 저감한다. 동작주파수가 250MHz 이상인 CMOS IC 장치의 전원배선상의 노이즈는 이와 같이 이상분기부 즉 분기배선을 전원배선에 접속하여 노이즈 신호의 위상을 변경함으로써 저감할 수가 있다. 복수의 노이즈 신호 평형의 위상을 변경하기 위한 복수의 분기배선을 형성하면 전원배선상의 노이즈를 유효하게 저감할 수 있다.
[실시예]
본 발명의 실시예의 설명에 앞서 CMOS 회로의 개략을 설명한다. 제3a도는 CMOS 구성의 인버터 회로를 나타낸다. P채널 MOS 트랜지스터(P-MOST)와 n채널 MOS 트랜지스터(n-MOST)가 전원패드 PS에 접속된 전원배선 VDD및 VSS사이에 직렬로 접속된다. 2개의 MOST의 게이트 전극은 입력단자 IN에 공통으로 접속된다. 2개의 MOST간을 접속하여 이를 출력단자 OUT에 접속한다.
제3b도는 P-MOST와 전원패드를 접속하는 전원배선의 평면도를 나타낸다. 이 배선(51)은 두께가 t, 폭이 W1이다. 배선(51)의 콘덕턴스를 높이기 위해서는 통상 두께 t, 폭 W1의 곱으로 표시되는 배선단면적을 증대한다.
제3c도는 CMOS 회로의 단면구조를 나타낸다. P형 실리콘기판(60)에는 n형 우물(61)이 형성되어 있다.
P형 영역(60)내에 n형 소스/드레인 영역(62S, 62D) n형 우물(61)내에 P형 소스/드레인 영역(63S, 63D)이 형성되어 있다. 소스와 드레인간의 채널상에는 게이트 산화막을 가운데 끼고 다결정 실리콘 게이트 전극(65, 66)이 형성되어 있다. 절연막(67)의 개구부를 통하여 전극(51, 68, 69)이 소스/드레인 영역에 접속되어 있다. 이들 전극상에 다른 절연막(70)이 형성되어 있다.
이 CMOS회로 구조는 공지의 것이며 다른 공지 구조를 사용하여도 좋다. 제3a도에서 입력단자 IN에서의 전위가 높으면 n-MOST는 턴온하고 P-MOST는 턴오프하여 출력단자 OUT에서의 전위는 낮은 레벨이 된다. 반대로 입력단자에서의 전위가 낮으면 n-MOST는 턴오픈하고 P-MOST는 턴온하여 출력단자 OUT에서의 전위는 높은 레벨이 된다.
이와같은 CMOS 인버터에서는 MOST중의 하나는 정상상태에서 턴오프한다. 이에 따라 전류가 흐르지 않거나 흘러도 아주적게 흘러 극히 저전력을 소비하게 된다.
전류는 2개의 MOST가 입력신호 전위가 변화하는 동안에 잠정적으로 턴온할 때에만 CMOS 인버터에 흐른다. 2개의 MOST가 턴온하는 순간에 관통전류가 인버터에 흐르고 이 전류가 전원배선을 통하므로 저항 성분에 의한 전압강하나 다른 요인으로 인해 스파이크 노이즈가 발생한다.
제3c도는 종래의 CMOS 회로용 배선을 나타낸다. VDD및 VSS배선은 다같이 제3b도에 나타낸 바와 같이 일정한 폭을 갖는 도전배선층(51)에 의해 형성되어 있다. 순간적으로 전류가 흘러도 전원배선에 전압강하가 생기지 않게 하기 위해서는 전원배선층(51)의 단면적이 충분히 크고 저항이 충분히 낮으면 된다.
그러나 도전배선층(51)의 단면적을 크게하면 반도체 CMOS IC 장치의 배선의 점유면적이 대단히 커져 버린다.
본 발명자는 300MHz 이상의 동작주파수를 갖는 CMOS IC 장치의 전원배선에 위상천이(phase shift)가 다른 복수의 배선을 접속하여 전원배선상의 노이즈와 위상이 다른 전위파형을 합침으로써 노이즈를 억제하는 것을 제안한다.
배선의 용량이나 저항만에 의한 해결뿐이 아니고 고속동작에서 나타나는 배선의 인덕턴스를 이용한다.
전원배선의 접지배선 Vss 및 고전압선 Vnn상에 발생하는 노이즈는 인버터 등의 노이즈원에 흐르는 전류에 의해 발생한다.
이 노이즈는 클록주파수가 올라감에 따라 더욱 많이 발생한다. 저전압화에 따라 노이즈 마진이 감소하기 때문에 노이즈의 영향은 무시할 수 없게 된다.
IC의 스케일 다운(scale-down)에 의해 반도체 소자 자체는 적어지고 집적도는 올라가나 그만큼 노이즈원이 집중된다. 근접한 배선간은 상호 인덕턴스로 결합되어 있으므로 노이즈는 보다 심각한 문제가 된다. 전원배선을 굵게 하지 않고 회로를 설계하면 배선의 용량이나 저항외에 인덕턴스가 나타나서 노이즈가 증가하게 된다. 하기에 전원배선을 굵게 하지 않고 배선의 용량(C), 저항(R), 인덕턴스(L)를 이용하여 노이즈를 억제하는 방법을 설명한다.
R, L, C를 포함한 배선의 등가회로에서 1개의 배선상의 임의의 점 X에서의 전압은
로 표시된다.
여기서 α는 감쇠정수, β는 위상정수, K1은 X=0에서의 전압이다. 임의의 점 X에서의 순시치는
으로 주어진다.
여기서 α, β는
이다.
제1a도, 제1b도는 본 발명의 실시예에 의한 전원배선의 기본구성을 나타낸다. 제1a도는 두 끝이 동일 전원배선에 접속된 루프형성 분기배선의 구성예를 나타내고, 제1b도는 한끝이 전원배선에 접속되고 다른끝은 자유로운 1개의 이상분기배선의 구성예를 나타낸다.
제1a도에서는 주배선(1)에 루프형성 분기배선(2)이 접속되어 있다. 루프형성 분기배선(2)은 거의 일정한 1개의 배선으로서 그 양끝은 주배선(1)의 서로 다른 위치에 접속되어 루프회로를 형성하고 있다. 루프회로내에서 주배선(1)은 위상천이 φ1을 가지며, 루프형성 분기배선(2)은 φ1과 다른 위상천이 φ2를 갖는다.
이에 따라 신호가 루프회로에 입력된 어느 한점과 이 신호가 루프회로의 서로 다른 경로를 통해서 전송되어 다시 주배선(1)에 합류하여 출력되는 점 사이에 위상차 △φ=φ2-φ1이 발생한다.
제1b도에서 주배선(1)에는 1개의 이상분기배선(3)의 한끝이 접속되어 있다. 이상분기배선(3)의 다른끝은 어디에도 접속되지 않고 고립한 상태이다.
즉 이상분기배선(3)은 통상의 배선으로써의 역할을 하지 않아서 직류전류는 흐르지 않는다. 이상분기배선(3)의 위상천이를 φ3이라 한다. 주배선(1)으로부터 이상분기배선(3)에 신호가 들어가서 이상분기배선(3)의 다른 끝에 반사하여 다시 주배선(1)으로 복귀하기까지에 신호의 위상은 △φ=2φ3의 이상을 받는다. 또한 이상분기배선은 주배선과 동일한 레벨로 형성하거나 주배선(1)과 다른 레벨의 배선(3a)로 형성할 수도 있다.
제1a도의 배선에서 좌측의 주배선(1)으로부터 루프회로를 구성하는 주배선(1)과 루프형성 분기배선(2)에 신호가 들어가서 루프회로내를 반대방향으로 진행하여 합류점에 달하기까지의 전위를 생각하면 합류점에서의 신호 전위는
로 주어진다.
여기서 a는 루프회로를 구성하는 주배선(1)의 길이를 표시하고, b는 루프형성 분기배선(2)의 길이를 표시한다.
이 신호가 노이즈인 경우에 노이즈 전위(V)는 V(a,t)와 V(b,t)간의 위상차가 2π 미만이면 낮아진다.
이 위상차는 바람직하기는 π/2∼3π/2, 더욱 바람직하기는 3π/4∼5π/4이다. 즉 노이즈의 진폭은
가 2 미만이면 감쇠한다. 위상천이 φ1, φ2는 △φ를 길이 a 또는 b에 의해 조정할 수 있으므로 2π 미만의 범위를 취할 수 있다.
250MHz 이상의 고주파수에서는 하기와 같은 근사식을 취할 수가 있다. 식(3)의 분자는
로 표시할 수 있다.
따라서 α는
와 같이 된다.
마찬가지는 β는
와 같이 된다.
위상정수 α, β는 L과 C에 의해 그 값을 변화시킨다.
특히 β는 L과 C만에 의해 결정된다.
제1a도, 제1b도에 나타낸 바와 같은 배선구성을 채용하여 주배선과 분기배선을 설계함으로써 소망하는 위상을 형성할 수가 있다. 제2a도, 제2b도는 제1a도, 제2b도에 나타낸 바와 같은 구성을 구체적으로 실현하기 위한 배선의 구성예를 나타낸다. 제2a도는 루프형성 분기배선의 구성예를 나타내고, 제2b도는 한끝만이 주배선에 접속된 이상분기배선의 구성예를 나타낸다. 제2a도에서 주배선(1)과 루프형성 분기배선(2)은 동일한 배선층으로 형성된다. 루프형성 분기배선(2)의 폭은 주배선(1)의 폭보다도 좁게 선택되어 있다. 루프형성 분기배선(2)의 길이는 주배선(1)의 대응하는 부분의 길이보다도 길게 되어 있다.
제2b도에서 주배선(1)으로부터 복수의 이상분기배선(3)이 분기하고 있다. 각 이상분기배선(3)은 한끝이 전원배선(1)에 접속되고, 다른끝은 어디에도 접속되지 않고 분리되어 있다. 제2b도에서는 4개의 이상분기배선(3a∼3d)을 나타내었으나, 이상분기배선의 수는 임의이다. 제2a도, 제2b도에 나타낸 바와 같은 배선구성예를 제3b도에 나타낸 바와 같은 종래의 배선구성과 비교하여 그 특성을 시뮬레이션에 의해 구하였다.
제2a도에 나타낸 구성에서는 주배선(1)의 폭 W1이 10μm이며, 접속점간의 거리 d1이 200μm이며, 루프형성 분기배선(2)의 길이 d2가 1mm, 그 폭 W2가 1μm이다. 제2b도에 나타낸 이상분기배선의 구성예로서는 분기배선이 1개이며, 그 길이 d가 1mm이며 그 폭 W2가 1μm이다. 주배선(1)은 제2a도와 동일한 제원을 사용하였다. 제3b도에 나타낸 종래의 배선의 구성예로서는 폭 W1이 15μm인 배선을 사용하였다.
이들 배선은 표면에 절연막을 형성한 총두께 H1의 기판상에 형성된다. 이들 배선의 두께는 T로 설계되었다. 기판의 절연막의 두께는 H2는 하였다. 각 배선의 L, R, C는 하기의 식으로 표시할 수 있다.
여기서 H1은 기판(즉 배선의 레벨)은 두께, W은 배선의 폭, T는 배선의 두께, H2는 절연막의 두께, R[ ]는 배선의 시트저항, d는 배선의 길이를 표시한다.
이들 식(9)을 사용하여 제1a도, 제1b도, 제3b도에 나타낸 각 배선의 L, R, C를 산출하였다.
제4a도∼제4c도는 제2a도, 제2b도, 제3b도에 나타낸 구성의 배선의 노이즈 파형의 변화를 나타낸다. 제4a도가 제2a도의 구성의 경우를 나타내고. 제4b도가 제2b도의 구성의 경우를 나타내고, 제4c도가 제3b도의 구성의 경우를 나타낸다. 제2a도, 제2b도에 나타낸 구성의 노이즈 파형이 제3b도에 나타낸 종래의 배선구성의 노이즈 파형에 비해 노이즈 파형의 감쇠가 현저히 빠르다.
제4a도∼제4c도에 나타낸 노이즈 파형으로부터 제2a도, 제3b도에 나타낸 구성의 노이즈 진폭은 3nsec로 억제되고 종래의 배선에 비해 전체적으로 노이즈가 효과적으로 억제되는 것을 알 수 있다. 이와 같은 배선의 노이즈 진폭의 감쇠의 효과는 동작주파수가 250MHz 이상의 경우에 특히 효과적이며 구체적으로는 250MHz∼300MHz에서 효과적이다. 또한 노이즈억제효과는 약 300MHz 이상의 주파수범위에서도 현저하다.
노이즈 신호가 제2a도의 좌측으로부터 오는 경우를 생각한다. 이 노이즈신호는 A점에서 둘로 나누어진다. 분할된 노이즈신호는 주배선(1)과 루프형성 분기배선(2)을 통해 전파한 후 B점에서 합류한다. B점에서 합류된 신호의 전압은
로 표시한다.
간단화하기 위하여 α에 관련된 감쇠성분은 일정하다고 하고 또한 α1 α2 α, q1-q라 하면
로 표시된다.
노이즈 진폭의 감쇠를 보증하기 위하여 위상천이 β1d1과 위상천이 β2d2간의 차는 2nπ가 되어서는 안된다.
여기서 n은 0 또는 정수이다. 10% 이상의 진폭감소를 보증하기 위해서는
즉,
배선의 폭 W과 길이 d는 상기의 조건을 만족시키도록 결정된다. 제2b도에 나타낸 이상분기배선의 노이즈 진폭 감쇠효과를 (합성파의 진폭)/(초기 파형의 진폭)으로 정의하면 이 효과는 근사적으로
로 주어진다.
여기서 이상분기배선의 d는 길이, α는 감쇠정수, β는 위상정수이다. 이러한 효과가 있기 위해서는 이 식의 값은 1 미만이 요구된다. 즉 효과가 있기 위해서는 하기식을 만족시키면 된다.
상기의 조건을 만족시키도록 배선의 길이 d 및 폭 W을 선택한다. 루프형성 분기배선의 경우에도 이상분기배선의 경우와 마찬가지로 합성파형의 식을 풀어서 조건을 도출할 수가 있다.
제2a도, 제2b도에서는 분기배선이 직선배선 또는 직선배선군으로 구성되었다. 그러나 분기배선의 형상은 이들에 한정되는 것은 아니고 분기배선에 전송되는 신호가 다른 위상으로 주배선에 전송되는 신호와 중첩되기만 하면 여러가지 다른 형상의 배선을 사용할 수 있다. 분기배선은 주배선에 전송되는 전원노이즈를 억제하기 위한 것이며, 이 분기배선에 전류를 소비하는 다른 회로소자는 일체 접속하지 않는다.
반도체 집적회로장치에서 전원배선은 예를 들어 칩 주변에 형성된 전원패드에 접속되고 전원패드는 금의 리드선에 의해 리드프레임의 리드 등의 단자에 접속된다.
이 전원패드는 인덕턴스를 갖는다. 전원배선상의 노이즈가 리드선에 전달되면 리드선의 인덕턴스와 패드 및 리드선의 저항에 의해 전압파형이 진동한다.
제5a도, 제5b도는 패드부분에서 전원노이즈를 억제하기 위한 구성예를 나타낸다. 제5a도에서 전원배선(11)은 칩 주변부에 본딩패드(15)에 통상 평행하게 배치되어 있으며 칩 주변부의 복수장소에서 접속부, 즉 네크(NECK)(14)를 거쳐 전원패드(15)에 접속되어 있다. 전원배선(11)과 전원패드(15)를 접속하는 접속부분(14)에서 이상분기배선을 접속한다.
전원패드(15b)를 예로들면 전원배선(11)과 전원패드(15b)를 접속하는 접속부(14b)로부터 2개의 이상분기배선(12a, 12b)이 분기되어 있다.
이들 이상분기배선(12a, 12b)의 폭이나 길이는 상술한 바와 같은 해석에 따라 노이즈를 저감하도록 결정할 수가 있다. 시험용 분기배선을 갖는 전원배선상이 노이즈를 시험한 후 결정치를 수정할 수도 있다.
제5a도에서는 전원패드에 접속하는 전원배선의 양쪽에 이상분기배선을 형성하였으나 접속부의 한쪽에만 이상분기배선을 접속할 수도 있다. 제5b도는 전원패드에 접속하는 전원배선의 한쪽에 이상분기배선이 접속된 구성을 나타낸다. 전원배선(11)과 전원패드(15b)를 접속하는 접속부(14b)의 좌측에 이상분기배선(12)이 접속되어 있다.
각 이상분기배선의 단면적이나 길이는 상술한 바와 같은 해석 또는 시험용 이상분기배선의 시험결과에 따라 결정할 수가 있다. 제5a도, 제5b도에서는 한끝이 전원배선에 접속되고, 다른끝이 고립되어 있는 이상분기배선의 구성예를 나타내었으나, 전원패드 부근에 루프형 성분기배선을 형성할 수도 있다. 제6a도, 제6b도는 전원패드 부근에 루프형성 분기배선을 갖는 전원배선의 구성예를 나타낸다. 제6a도에서는 루프형성 분기배선(12a, 12b)이 전원배선(11)과 전원패드(15)를 접속하는 칩 주변부에서의 접속부(14)의 양쪽에 접속되어 있다. 루프형성 분기배선(12a, 12b)의 단면적이나 길이는 상술한 해석 또는 시험용 이상분기배선의 시험결과에 따라 결정할 수 있다.
제6a도에서는 접속부의 양쪽에 2개의 루프형 성분기배선을 형성하였으나, 루프형성 분기배선의 수는 2개에 한정하지 않는다. 제6b도에서는 전원배선(11)과 전원패드(15)를 접속하는 접속부의 한쪽에만 루프형성 분기배선이 접속되어 있다.
제5a도, 제5b도, 제6a도, 제6b도에 나타낸 바와 같은 전원노이즈 억제용의 분기배선은 전원패드간격 등을 고려하여 적당히 선택할 수 있음은 자명하다.
전원배선에 전원노이즈 억제용의 분기배선을 접속하면 전원배선의 배치에 필요한 칩 면적은 증대한다. 복수의 전원배선에 접속된 분기배선의 서로 맞물린 형태로 배치하면 분기배선의 형성에 필요한 칩 면적을 유효하게 이용할 수가 있다.
제7a도, 제7b도는 한끝이 전원배선에 접속되고, 다른끝이 고립한 이상분기배선을 인터디지털형으로 배치한 구성예를 나타낸다. 제7a도에서 전원배선(11a, 11b)은 평행으로 배치되어 있다. 이들 한쌍의 전원배선이 대향하는 영역에서 한쪽의 전원배선(11a)으로부터 돌출한 분기배선(13a)이 복수개형성되고, 다른쪽의 전원배선(11b)으로부터 돌출한 분기배선(13b)이 복수개 형성되어 있다. 돌기형분기배선(13a, 13b)은 서로 맞물린 인터디지털 배치를 구성한다. 제7a도에 나타낸 구성에서는 2개의 전원배선이 대향하고 한 배선으로부터 다른 배선으로 또다른 배선으로부터 한 배선을 향해 돌기형 분기배선이 돌출하였으나, 3개 이상의 배선이 평행으로 배치되는 경우에도 상기와 마찬가지의 구성을 취할 수 있다.
제7b도에서는 전원배선(11a~11d)이 평행으로 배치되어 있다. 두개의 전원배선(11b, 11c)을 예를 들면 전원배선(11b, 11c)의 양쪽으로부터 돌기형 분기배선(13b, 13c)이 돌출되어 있다. 이들 분기배선은 전원배선(11b, 11c)의 양쪽으로부터 돌출한 돌기형 분기배선과 인터디지털로 배치되어 있다. 분기배선(13b)은 전원배선(11b)의 양쪽으로부터 좌우로 돌출하여 접속위치가 어긋나 있다. 반면 전원배선(11c)의 양쪽으로부터 돌출한 돌기형 분기배선(13c)은 동일한 위치로부터 좌우로 돌출하여 있다. 상술한 바와 같이 분기배선의 접속은 여러가지 방법으로 변형할 수가 있다. 복수의 분기배선을 사용하면 보다 효과적으로 전원노이즈를 억제할 수가 있다.
제8a도, 제8b도는 각각 복수의 루프형성 분기배선을 갖는 전원배선의 구성예를 나타낸다. 제8a도에서는 동일한 형상을 갖는 루프형성 분기배선(12a, 12b)이 전원배선(11)의 양쪽에 대칭적으로 접속되어 있다.
제8b도에서는 루프형성 분기배선(12a, 12b)이 전원배선(11)의 양쪽에 교호적으로 접속되어 있다. 상술한 바와 같이 노이즈 저감배선의 구성은 노이즈발생이 회로의 동작을 방해하는 위치에 형성된다.
제9도는 CMOS 회로의 회로도를 나타낸다. 제9도에서 2개의 인버터 INVa 및 INVb는 소스전압배선 VDD와 접지전위배선 GND사이에 평행으로 접속되어 있다. 제1의 인버터 INVa는 소스전압배선 VDD와 접지배선 GND 사이에 직렬로 접속된 PMOS 트랜지스터 Q1과 nMOS 트랜지스터 Q2로 형성된다. 트랜지스터 Q1과 Q2의 게이트는 입력단자 Vin1에 공통으로 접속되고, 출력단자 Vout는 부하 La에 접속되어 있다. 다른 인버터 INVb는 마찬가지로 소스전압배선 VDD와 접지배선 GND 사이에 접속된 PMOS 트랜지스터 Q3와 nMOS트랜지스터 Q4로 형성된다. 트랜지스터 Q3와 Q4의 게이트는 입력단자 Vin2에 공통으로 접속되고, 출력단자 Vout는 부하 Lb에 접속되어 있다. 입력신호 Vin1이 상위 1 상태로부터 하위 0 상태로 변화하면 PMOS 트랜지스터 Q1은 턴온되어 전류를 부하 La로 흐르게 한다. 이 시점에서 VDD로부터 부하 La로 흐르기 시작한 전류는 배선에 노이즈를 발생케 한다. 이 노이즈는 전송되어 부근의 인버터 INVb에 영향을 미친다. 부하 La로 흐르는 전류에 의해 소스전압배선의 전위가 낮아지면 인버터 INVb의 소스전압은 낮아진다. 이때 입력신호 Vin2가 1 상태로부터 0 상태로 변화하면 낮아진 소스전압은 입력신호의 변화의 영향을 감소시킨다. 즉 입력신호 Vin2의 변화는 트랜지스터 Q3에만 감소효과를 준다.
따라서 PMOS 트랜지스터 Q3의 동작은 더디어진다. 인버터 INVb가 먼저 구동되고나서 다른 인버터 INVa가 구동되는 경우에도 마찬가지 현상이 일어난다.
입력신호가 하위 레벨(0)로부터 상위 레벨(1)로 변화하는 경우에는 nMOS 트랜지스터 Q2또는 Q4가 턴온되어 부하 La 또는 Lb의 전하를 방전한다.
이러한 전류는 접지배선 GND의 전위를 높인다. 접지배선 GND의 전위가 높아지면 nMOS 트랜지스터 Q2또는 Q4의 동작을 더디어진다.
인버터의 동작속도감소를 방지하기 위해서는 그러한 CMOS 회로에서의 노이즈의 효과를 피하는 것이 바람직하다.
제10a도, 제10b도는 CMOS 인버터의 기본구성예를 나타낸다. 제10a도는 평면도를 제10b도는 단면도를 나타낸다. 제10a도에서는 PMOS 트랜지스터는 상부에 형성되고 nMOS 트랜지스터는 하부에 형성되어 있다.
P형 소스영역(31S)과 P형 드레인 영역(31D)는 n형 우물(22)에 형성된다. 게이트 전극(25)은 소스영역(31S)과 드레인영역(31D) 사이에 배치되어 있다. n형 소스영역(32S)과 드레인영역(32D)은 P형 기판에 형성된다.
게이트 전극(25)은 소스영역(32S)과 드레인영역(32D) 사이에 수직으로 돌출한다. 국부접속부(33)은 P형 드레인영역(31D)과 n형 드레인영역(32D)을 접속한다. 소스전압배선(28)은 도면의 상부에서 수평으로 돌출하고 접지배선(27)은 도면의 하부에서 수평으로 돌출한다.
접점(CT1)은 소스전압배선(28)과 PMOS 트랜지스터의 소스영역(31S)을 접속하고 접점(CT2)는 접지배선 Vss과 nMOS 트랜지스터의 소스영역(32S)을 접속한다.
접점 CTW는 소스전압배선(28)과 n형 우물(22)간의 접속을 표시하고 접점 CTS는 집지배선(27)과 기판간의 접속을 표시한다. 제10b도는 제10a도 XB-XB선에 따른 도면을 나타낸다. P형 기판(21)에 n형 우물(22)이 형성된다.
필드산화막(23)과 게이트산화막(24)은 기판(21)의 표면에 형성된다. 다결정 실리콘 게이트전극(25)은 게이트산화막(24)상에 형성된다. SiO2(26) 등의 내부층 절연막(26)은 게이트전극(25)을 덮는다. 내부층 절연막(26)상에는 소스전압배선(27)과 접지배선(28)이 형성되어 있다. 소스전압배선(28)이나 접지배선(27)에 갑자기 전류가 흐르기 시작하면 노이즈가 발생하여 다른 회로소자에 영향을 미친다.
제11도는 노이즈의 효과를 감소할 수 있는 배선구성을 나타낸다. 제10도에 나타낸 기본구성과 비교하면 루프형성 분기배선(35A)은 접지배선(27)에 접속되고, 루프형성 분기배선(35B)은 소스전압배선(28)에 접속되어 있다. 이들 루프형성 분기배선(35)은 전원배선(27, 28)과 같은 레벨로 금속층으로 형성된다. 제12도는 노이즈의 효과를 감소할 수 있는 다른 구조를 나타낸다. 단선분기배선(36A1, 36A2, 36A3,…)은 접지배선(27)에 접속되거나 접지배선(27)으로부터 돌출하고, 단선분기배선(36B1, 36B2, 36B3,…)은 소스전압배선(28)에 접속되거나 소스전압배선(28)으로부터 돌출한다.
전원배선은 다층으로 형성된다. 이러한 경우에는 노이즈 저감분기배선은 배선층의 각각에 형성된다. 제13도는 다층 전원배선의 구성예를 나타낸다.
이 도면에서는 제11도에 나타낸 배선구성에 더하여 그 위에 다른 전원배선층이 형성된다. 접지배선(41)은 도면에 수직으로 돌출하여 접점(CT8, CT9)을 통해서 하부레벨 접지배선(27)에 접속된다. 또한 전압원배선(42)은 수직으로 돌출하여 접점(CT6, CT7)을 통해서 하부레벨 접지배선(28)에 접속된다. 루프형성 분기배선(37A, 37B)은 접지배선(41)과 전압원배선(42)에 접속된다. 이와 같은 방법으로 이상 루프형성 분기배선은 하부와 상부의 전원배선에 형성된다. 제14도는 다층 전원배선의 다른 구성예를 나타낸다. 이 도면에서는 제12도에 나타낸 전원배선에 더하여 그 위에 상부전원배선이 형성된다. 상부레벨 접지배선(41)은 수직으로 돌출하여 접점(CT13, CT14)를 통해서 하부레벨 접점배선(27)에 접속된다.
상부레벨 전압원배선(42)은 수직으로 돌출하여 접점(CT11, CT12)를 통해서 하부레벨 소스전압배선(28)에 접속된다. 1개의 분기배선(38A, 38B)은 상부레벨 접지배선(41)과 상부레벨 전압배선(42)에 각각 접속된다.
상기의 구성에서는 전원배선과 이상분기배선은 같은 레벨로 형성되었으나, 이상분기배선을 전원배선과 다른 레벨로 형성할 수도 있다. 제15도는 전원배선에 다른 레벨의 이상분기배선이 접속된 구성을 나타낸다. 이 도면에서는 전원배선(27, 28)은 내부층 절연막에 의해 덮어지고 이상분기배선을 포함한 다른 배선층이 그 위에 형성되어 있다.
루프형성 분기배선(39A1, 39A2)은 접점(CT15, CT18)을 통해서 하부레벨 접지배선(27)에 접속되어 있다. 또한 루프형성 분기배선(39A1)은 위쪽으로 돌출하고 다른 루프형성 분기배선(39A2)은 아래쪽으로 돌출한다. 그리고 루프형성 분기배선(39B1, 39B2)은 접점(CT21~CT24)을 통해서 하부레벨 소스전압배선(28)에 접속된다. 제16도는 다른층에서의 이상분기배선의 구성을 나타낸다. 이 도면에서는 단선 분기배선(40A1, 40A2, 40A3,…)은 접점(CT25, CT26, CT27,…)을 통해서 하부레벨 접지배선(27)에 접속된다. 단선 분기배선(40B1, 40B2, 40C3,…)은 접점(CT28, CT29, CT30,…)을 통해서 소스전압배선(28)에 접속된다.
제15도, 제16도에서 이상분기배선은 접점으로부터 상·하방향으로 돌출한다. 제17도는 제16도의 XVII-XVII선에 따른 단면을 나타낸다. 이 도면에서 P형 우물(35)은 P형 기판(21)에 형성되어 있다. n형 소스(31S)와 n형 드레인(31D)은 P형 우물(35)에 형성되어 있다. 다결정 실리콘 게이트전극(25)은 소스영역(31S)과 드레인영역(31D) 채널상에 게이트 산화막(24)을 통해 형성되어 있다. 내부층 절연막(26)은 트랜지스터를 덮는다.
하부레벨 전원배선(27, 28)은 내부층 절연막(26)상에서 돌출한다. 다른 내부층 절연막(44)은 하부레벨 전원배선(27, 28)을 덮도록 형성된다. 상부레벨 전원배선(40A)은 내부층 절연막(44)상에 형성되어 내부층 절연막(44)내의 접점구멍을 통해서 하부레벨 전원배선(27, 28)에 접속된다.
제15도∼제17도에 나타낸 바와 같은 이러한 다층 노이즈 저감구성에서는 전원배선과 이상분기배선의 재료는 서로 다르게 할 수 있다. 이와 같은 경우에는 배선재료의 고유저항을 위상정수를 결정하는 매개변수로서 채용할 수가 있다. 또한 전원배선은 3층 이상으로 형성할 수도 있다. 이상분기배선은 이러한 이상분기배선을 형성할 수 있는 공간이 있는 한 어느 곳에서나 어떤 레벨에서간에 전원배선에 접속할 수가 있다.
상술한 실시예에서는 전원배선 등의 배선은 A1, A1합금 또는 텡그스텐, 코발트, 티타늄, 몰리브덴, 탄탈륨 등의 초경합금 또는 초경합금 규화물로 되며, 실리콘 등의 반도체 기판 표면상의 산화 실리콘등의 절연막상에 형성된다. 배선의 형성은 공지의 포토리소그래피를 사용하여 실시한다. 본 발명을 바람직한 실시예와 관련해서 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 본 특허청구의 범위를 벗어나지 않은한 여러가지 변형, 대체, 조합 등이 가능하다는 것은 당업자에게는 자명할 것이다.

Claims (24)

  1. 반도체 기판과; 상기 반도체 기판상에 형성된 전원패드와; 상기 반도체 기판상에 형성된 CMOS소자를 포함하는 회로소자와; 상기 회로소자의 하나와 상기 전원패드를 접속하기 위한 전원배선과; 상기 전원배선에 접속되고 상기 회로소자의 어느것에도 직접 접속되지 않으며, 상기 전원배선상과 이상분기배선상의 노이즈사이에 노이즈 위상차를 발생하기 위한 상기 이상분기배선으로 된 스파이크 노이즈억제용 CMOS IC 장치.
  2. 제1항에 있어서, 상기 이상분기배선과 상기 전원배선은 루프를 형성하고, 또 상기 루프를 형성하는 상기 전원배선 부분상의 신호의 위상천이는 상기 이상분기배선상의 위상천이와 다르며, 그 차는 n을 정수라 할 때 2nπ가 아닌 스파이크 노이즈억제용 CMOS IC 장치.
  3. 제1항에 있어서, 상기 이상분기배선은 그 한끝이 상기 전원배선에 접속되고 다른 한끝이 고립되어 있으며, 상기 한끝으로부터 전송되어 상기 다른 한끝으로부터 반사되어 상기 한끝으로 복귀하는 신호의 위상천이가 n을 0 또는 정수라 할 때 2nπ를 제외한 유한치를 취하는 스파이크 노이즈억제용 CMOS IC 장치.
  4. 제1항에 있어서, 상기 이상분기배선은 상기 전원배선의 양측으로부터 분기되는 복수의 분기배선을 가지며, 상기 분기배선과 상기 전원배선중의 적어도 일부는 루프를 형성하고, 상기 각 루프내 상기 전원배선상의 신호의 위상천이는 상기 각 루프내 상기 분기배선상의 신호의 위상천이와 다른 스파이크 노이즈억제용 CMOS IC 장치.
  5. 제1항에 있어서, 상기 이상분기배선은 상기 전원배선의 양측으로부터 분기된 복수의 분기배선을 가지며, 상기 분기배선중의 적어도 일부는 상기 전원배선에 접속된 한끝과 고립된 다른 한끝을 가지며, 상기 한끝으로부터 전송되어 상기 다른 한끝으로부터 반사되어 상기 각 분기배선의 상기 한끝으로 복귀하는 신호의 위상천이는 n을 0 또는 정수라 할 때 2nπ를 제외한 유한치를 취하는 스파이크 노이즈억제용 CMOS IC 장치.
  6. 제1항에 있어서, 2개의 상기 전원배선은 서로 대향하여 배치되며, 이상분기배선중의 적어도 하나는 상기 각 전원배선에 접속되고, 상기 각 이상분기배선은 서로 맞물리는 이형상을 가지고 인터디지털 배치를 형성하는 스파이크 노이즈억제용 CMOS IC 장치.
  7. 제1항에 있어서, 상기 이상분기배선은 상기 전원배선보다도 작은 단면적을 갖는 도전체로 된 스파이크 노이즈억제용 CMOS IC 장치.
  8. 제2항에 있어서, 상기 루프내에서 전원배선은 길이 d1, 위상정수 β1을 가지며, 이상분기배선은 길이 d2, 위상정수 β2를 가지며, 위상천이 β1, d1과 위상천이 β2d2간의 차는 n을 정수라 할 때 2nπ와 같지 않는 스파이크 노이즈억제용 CMOS IC 장치.
  9. 제8항에 있어서, 위상천이간의 차는 52도∼308도인 스파이크 노이즈억제용 CMOS IC 장치.
  10. 제3항에 있어서, 상기 이상분기배선은 감쇠정수 α, 위상정수 β, 길이 d를 가지며 cos(2dβ)-exp(-2dα)/2를 만족하는 스파이크 노이즈억제용 CMOS IC 장치.
  11. 제1항에 있어서, 상기 전원패드는 상기 반도체 기판의 주변영역에 위치하며 또 상기 이상분기배선은 상기 주변영역내의 본딩패드에 근접하여 위치하는 스파이크 노이즈억제용 CMOS IC 장치.
  12. 제11항에 있어서, 복수의 상기 전원패드가 제공되고, 상기 전원배선은 상기 전원패드의 부근에 걸쳐 주행하는 공통부분과, 상기 공통부분과 상기 전원패드를 접속하는 목부분을 포함하며, 상기 이상분기배선은 상기 각 목부분에 접속되는 스파이크 노이즈억제용 CMOS IC 장치.
  13. 제12항에 있어서, 상기 이상분기배선은 상기 공통부분에 평행한 신장형상을 갖는 스파이크 노이즈억제용 CMOS IC 장치.
  14. 제12항에 있어서, 상기 각 이상분기배선은 전원배선의 대응하는 목부분에 접속된 한끝과 고립된 다른 한끝을 갖는 스파이크 노이즈억제용 CMOS IC 장치.
  15. 제12항에 있어서, 상기 각 이상분기배선은 전원배선의 대응하는 목부분의 서로 다른 위치에 접속된 양끝을 갖는 스파이크 노이즈억제용 CMOS IC 장치.
  16. 제12항에 있어서, 상기 각 이상분기배선은 상기 전원배선의 대응하는 목부분의 양쪽으로부터 분기된 복수의 분기배선을 갖는 스파이크 노이즈억제용 CMOS IC 장치.
  17. 제1항에 있어서, 상기 이상분기배선은 상기 전원배선의 레벨과 다른 레벨을 갖는 스파이크 노이즈억제용 CMOS IC 장치.
  18. 제1항에 있어서, 상기 IC 장치는 동작 주파수가 250MHz 이상으로 설계되는 스파이크 노이즈억제용 CMOS IC 장치.
  19. 반도체 기판과, 상기 반도체 기판상에 형성된 전원패드와, 상기 반도체 기판상에 형성된 CMOS 소자를 포함한 회로소자와, 상기 회로소자 중의 하나와 상기 전원패드를 접속하기 위한 전원배선으로 된 동작주파수 250MHz의 CMOS IC 장치의 제조방법으로서, 상기 전원배선에는 접속되고 상기 회로소자에는 직접 접속되지 않으며, 상기 전원배선상과 이상분기배선상의 노이즈간의 노이즈 위상차를 발생시키는 이상분기배선을 형성하는 스텝으로 된 스파이크 노이즈억제용 CMOS IC 장치의 제조방법.
  20. 제19항에 있어서, 상기 이상분기배선과 상기 전원배선은 루프를 형성하며, 상기 루프를 형성하는 상기 전원배선 부분상의 신호의 위상천이가 상기 이상분기배선의 신호의 위상천이와 다르도록하며 이차는 n을 정수라 할 때 2nπ가 안되도록 전원배선과 이상분기배선의 길이와 폭을 선택하는 스텝을 더 갖는 CMOS IC장치의 제조방법.
  21. 제19항에 있어서, 상기 이상분기배선은 상기 전원배선에 접속된 한끝과 고립된 다른 한끝을 가지며, 상기 이상분기배선의 한끝으로부터 전송되어 상기 다른 한끝으로부터 반사되어 상기 한끝으로 복귀하는 신호의 위상천이가 n을 정수라 할 때 2nπ를 제외한 유한치를 취하도록 상기 이상분기배선의 길이와 폭을 선택하는 스텝을 더 갖춘 CMOS IC 장치의 제조방법.
  22. 제20항에 있어서, 상기 선택스텝은 상기 루프내에서 전원배선은 길이 d1, 위상정수 β1을, 이상분기배선은 길이 d2, 위상정수 β2를 가지며, 위상천이 β1d1과 위상천이 β2d2간의 차가 n을 0 또는 정수라 할 때 2nπ와 같지 않도록 상기 전원배선과 상기 이상분기배선의 길이와 폭을 선택하는 스텝을 포함하는 CMOS IC 장치의 제조방법.
  23. 제22항에 있어서, 위상천이간의 차는 52도∼308도인 CMOS IC 장치의 제조방법.
  24. 제21항에 있어서, 상기 선택스텝은 상기 이상분기배선이 감쇠정수 α, 위상정수 β, 길이 d를 가지며 cos(2dβ)-exp(-2dα)/2를 만족하도록 상기 이상분기배선의 폭과 길이를 선택하는 스텝을 포함하는 CMOS IC 장치의 제조방법.
KR1019940017134A 1993-09-17 1994-07-15 스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법 KR0149061B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23194593 1993-09-17
JP93-231945 1993-09-17

Publications (1)

Publication Number Publication Date
KR0149061B1 true KR0149061B1 (ko) 1998-10-01

Family

ID=16931531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940017134A KR0149061B1 (ko) 1993-09-17 1994-07-15 스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법

Country Status (4)

Country Link
US (1) US5729048A (ko)
EP (1) EP0644595B1 (ko)
KR (1) KR0149061B1 (ko)
DE (1) DE69413487T2 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6846738B2 (en) * 2002-03-13 2005-01-25 Micron Technology, Inc. High permeability composite films to reduce noise in high speed interconnects
JP2021012972A (ja) * 2019-07-08 2021-02-04 シャープ株式会社 パワーモジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59168650A (ja) * 1983-03-15 1984-09-22 Nec Corp マスタスライス方式集積回路
JPS6021543A (ja) * 1983-07-15 1985-02-02 Fujitsu Ltd マスタスライスｉｃおよびその製造方法
EP0223698A3 (en) * 1985-11-14 1987-11-19 Thomson Components-Mostek Corporation Hillock immunization mask
US4847303A (en) * 1987-11-23 1989-07-11 The Procter & Gamble Company Tert-butylphenyl compounds useful as anti-inflammatory agents
JPH022122A (ja) * 1988-06-14 1990-01-08 Fujitsu Ltd 半導体集積回路装置
JPH0274039A (ja) * 1988-09-09 1990-03-14 Texas Instr Japan Ltd 電子回路装置
JPH03209851A (ja) * 1990-01-12 1991-09-12 Nec Corp 集積回路装置
DE69233550T2 (de) * 1991-01-22 2006-06-22 Nec Corp. Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置

Also Published As

Publication number Publication date
EP0644595B1 (en) 1998-09-23
US5729048A (en) 1998-03-17
DE69413487T2 (de) 1999-02-11
EP0644595A1 (en) 1995-03-22
DE69413487D1 (de) 1998-10-29

Similar Documents

Publication Publication Date Title
US6137167A (en) Multichip module with built in repeaters and method
US6703863B2 (en) Level shift circuit
US7538603B2 (en) Signal distribution architecture and semiconductor device
JPH06343023A (ja) 集積回路
JPH0572744B2 (ko)
US4924290A (en) Semiconductor device having improved multilayered wirings
US20010048163A1 (en) Wiring structure of semiconductor device
KR101243890B1 (ko) 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃
KR0149061B1 (ko) 스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법
KR20000067736A (ko) 시모스 인버터 및 그것을 이용한 표준 셀
US6300813B1 (en) Delay circuit
KR900000562B1 (ko) 반도체집적회로의 신호전송회로
US5670815A (en) Layout for noise reduction on a reference voltage
EP0357410B1 (en) Semiconductor integrated circuit device
US20070257316A1 (en) Semiconductor device
EP0771033A2 (en) Semiconductor integrated circuit with differential circuit
US20090206946A1 (en) Apparatus and method for reducing propagation delay in a conductor
JPH07153848A (ja) Ｃｍｏｓ集積回路装置及びその製造方法
US6818932B2 (en) Semiconductor device with improved soft error resistance
JPH10270644A (ja) 半導体集積回路装置
JPH08274127A (ja) 半導体装置
Schoellkopf Impact of interconnect performances on circuit design
KR930009019B1 (ko) 다층배선구조의 반도체장치
JPH0247851A (ja) 出力バッファ回路を備えた半導体集積回路装置
JP3976540B2 (ja) ギルバートセル回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040524

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee