JP3160586B2 - Cmosインバータ及びそれを用いたスタンダードセル - Google Patents
Cmosインバータ及びそれを用いたスタンダードセルInfo
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- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 12
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims 2
- 239000003990 capacitor Substances 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 239000011800 void material Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Logic Circuits (AREA)
Description
トランジスタ及びnチャネルMOSトランジスタからな
るCMOSインバータ及びそれを用いたスタンダードセ
ルに関する。
は、その集積度が飛躍的に向上したため、LSIのレイ
アウト設計においては、よく使用する標準的な機能回路
ブロックをスタンダードセルとして登録しておき、登録
されたスタンダードセルを用いて複雑な論理回路を設計
することにより、LSI全体のレイアウト設計を行なう
のが通常になってきた。スタンダードセルは、NAND
回路又はNOR回路といった論理ゲートの組み合わせで
構成されるが、その論理ゲートの基本セルとなるのがイ
ンバータである。インバータの中でもCMOSインバー
タは消費電力が小さいという利点を有しているので、ス
タンダードセルにおいてはCMOSインバータが基本セ
ルとして広く用いられている。
r1とnチャネルMOSトランジスタTr2とからなる
CMOSインバータの回路図であって、pチャネルMO
SトランジスタTr1及びnチャネルMOSトランジス
タTr2の各ゲートに入力信号を共通に入力して、共通
に接続されたpチャネルMOSトランジスタTr1のド
レイン及びnチャネルMOSトランジスタTr2のドレ
インから出力信号を取り出す。
構造を示しており、電源電圧VDDを供給する電源配線1
01はpチャネルMOSトランジスタTr1のソースに
第1のコンタクト102を介して接続されていると共
に、接地電圧VSSを供給する接地配線103はnチャネ
ルMOSトランジスタTr2のソースに第2のコンタク
ト104を介して接続されている。CMOSインバータ
から出力信号Vout を出力する出力信号線105は、p
チャネルMOSトランジスタTr1のドレインに第3の
コンタクト106を介して接続されていると共にnチャ
ネルMOSトランジスタTr2のドレインに第4のコン
タクト107を介して接続されている。CMOSインバ
ータに入力信号Vinを入力する入力信号線108は、p
チャネルMOSトランジスタTr1のゲート電極109
に第5のコンタクト110を介して接続されていると共
に、nチャネルMOSトランジスタTr2のゲート電極
109に第6のコンタクト112を介して接続されてい
る。
3、出力信号線105及び入力信号線108はアルミニ
ウム又はアルミニウム合金からなる。電源配線101、
接地配線103及び出力信号線105は、第1、第2、
第3又は第4のコンタクト102、104、106、1
07を構成するタングステン等の高融点金属を介して、
半導体基板表面に形成されたpチャネルMOSトランジ
スタTr1又はnチャネルMOSトランジスタTr2の
ソース又はドレインに接続されている。入力信号線10
8は、第5又は第6のコンタクト110、112を構成
するタングステン等の高融点金属を介して、ポリシリコ
ンからなるゲート電極109に接続されている。
積度が進んだLSIにおいては、チップ面積の増大を抑
えるために、レイアウト設計において、機能素子及び配
線の微細化が図られてきた。また、高集積化に伴って、
配線による遅延時間の増加がLSIの高速化の支障とな
る。
すく且つ安定性に優れているとの理由により用いられて
きたアルミニウムに代わって、より電気抵抗の小さい銅
(アルミニウムに比べて加工がしにくいという欠点はあ
る)を採用することが検討され始めている。
OSインバータの平面構造を示している。アライメント
精度の向上に伴って、金属配線におけるコンタクトと接
続する部位の配線幅をコンタクトの径とほぼ等しくして
CMOSインバータの微細化を図っていると共に、金属
配線に銅又は銅合金を用いている。
ンバータを基本セルにして設計された高密度LSIを試
作し、信頼性のテストを行なってみたところ、従来、配
線構造においてみられたエレクトロマイグレーションに
よるボイドの発生と似ている配線不良が、CMOSイン
バータの配線部分においても観察された。さらに、複数
のCMOSインバータで構成されるスタンダードセルに
おける最終段のCMOSインバータにおいて配線不良が
顕著であることが分かった。
線長が長く且つ電流密度が大きい配線すなわち電源配線
などでよく起きることが知られていたが、配線長が短く
且つ電流密度も小さいCMOSインバータにおける配線
領域でエレクトロマイグレーションが起きるということ
は予想されていなかった。まして、銅配線は、アルミニ
ウム配線に比べてエレクトロマイグレーション耐性は大
きいということが一般に知られていたことから考えて
も、図7に示す構造のCMOSインバータで、エレクト
ロマイグレーションの問題が発生するとは予期せぬこと
であった。
バータの不良配線部分を詳しく観察してみると、図8
(a)、(b)に示すように、pチャネルMOSトラン
ジスタTr1及びnチャネルMOSトランジスタTr2
のソース又はドレインのコンタクトの近傍の配線領域に
ボイドが発生していることが分かった。さらに、ボイド
は、電源配線101におけるpチャネルMOSトランジ
スタTr1のソースと接続される第1のコンタクト10
2の近傍、及び、出力信号線105におけるnチャネル
MOSトランジスタTr2のドレインと接続される第4
のコンタクト109の近傍に顕著に発生しているという
特徴があった。
においてのみボイドが発生する理由について検討した結
果、以下のような知見を得た。
いて考察する。図5に示す回路図において、入力信号V
inがHighのときには、pチャネルMOSトランジスタT
r1はオフになる一方、nチャネルMOSトランジスタ
Tr2はオンになるので、出力信号Vout はLow にな
る。これに対して、入力信号VinがLow のときには、p
チャネルMOSトランジスタTr1はオンになる一方、
nチャネルMOSトランジスタTr2はオフになるの
で、出力信号Vout はHighになる。このように、入力信
号VinがHigh又はLow で安定しているときには、pチャ
ネルMOSトランジスタTr1又はnチャネルMOSト
ランジスタTr2のいずれかがオフであるから、電源配
線101と接地配線103との間には電流は流れない。
に変化する瞬間には、図7において矢印Aで示すよう
に、電流は電源配線101からpチャネルMOSトラン
ジスタTr1を経て出力信号線105の出力端105a
に流れると共に、出力信号Vou t がHighからLow に変化
する瞬間には、図7において矢印Bで示すように、電流
は出力信号線105の出力端105aからnチャネルM
OSトランジスタTr2を経て接地配線103に流れ
る。つまり、出力信号線105においては、分岐点10
5bと出力端105aとの間では電流は双方向に流れる
が、第3のコンタクト106と分岐点105bとの間及
び第4のコンタクト107と分岐点105bとの間では
電流は単方向にしか流れない。
配線を構成する金属原子が電子の運動量を受けて移動
し、金属原子が移動した跡の空孔が成長することによっ
てボイドが形成されると知られている。従って、エレク
トロマイグレーションは、電流が単方向にしか流れない
配線領域において発生し、電流が双方向に流れる領域に
おいては殆ど発生しないということが知られている。
ると、出力信号線105における、第3のコンタクト1
06と分岐点105bとの間及び第4のコンタクト10
4と分岐点105bとの間の領域においては、電流は単
方向にしか流れない。言い換えると、出力信号線105
における分岐点105bと電源配線101との間では、
破線の矢印に示すように、電子は分岐点105bから電
源配線101に向かう方向にしか移動しないと共に、出
力信号線105における分岐点105bと接地配線10
3との間では、電子は接地配線103から分岐点105
bに向かう方向にしか移動しない。従って、出力信号線
105における前記の領域は、配線長がたとえ短くて
も、エレクトロマイグレーションが起こりうる領域とな
る。
の配線構造は、図8(b)の断面図に示すように、配線
幅がコンタクトの径とほぼ同じ大きさになっている。こ
のため、金属配線における電子がコンタクト端部から流
出する部分においては、図6に示す従来の配線構造によ
ると、金属原子が電子の運動量を受けて移動する際、金
属配線におけるコンタクトの周辺領域から金属原子が補
填されるため、ボイドの成長はなかったが、図7に示す
配線構造によると、金属原子が電子の運動量を受けて移
動する際、金属配線におけるコンタクトの周辺領域から
の金属原子の補填がないため、ボイドが成長しやすくな
っている。
であっても、金属配線における電子がコンタクト端部に
向かって移動する部分ではボイドが発生しないのは、金
属原子が流出していくところが無いためである。
の進展により、LSIの動作速度が速くなると共にCM
OSインバータの動作周波数が高くなってきており、こ
れに伴って、CMOSインバータの単位時間当たりの電
流密度も高くなってきている。
周波数と、電源配線及び出力信号線を流れる電流量(単
位面積当たりに流れる電流値)との関係を示している。
図9から分かるように、電源配線及び出力信号線の電流
量は動作周波数に比例して大きくなる。出力信号線の電
流量は電源配線の電流量に比べて小さいため、動作周波
数が低いときには出力信号線の電流量は許容電流値を超
えないが、今後、動作周波数が高くなっていくと、出力
信号線の電流量も許容電流値を超えてしまうので、出力
信号線におけるエレクトロマイグレーションが大きな問
題になると予想される。
れるスタンダードセルにおいては、全体のレイアウトの
都合上、セル間の配線が長くなることがある。このよう
な場合には、負荷ゲート容量が大きくなるため、スタン
ダードセルの最終段のCMOSインバータの出力信号線
に流れる電流は、スタンダードセルにおける他のCMO
Sインバータの出力信号線に流れる電流よりも大きくな
る。従って、最終段のCMOSインバータにおいてはエ
レクトロマイグレーションが起こりやすい。
に比べて、エレクトロマイグレーション耐性は高いとい
われている。ところが、銅配線とアルミニウム配線とで
はエレクトロマイグレーションが起こるメカニズムが異
なり、配線幅が小さくなると、銅配線の方がエレクトロ
マイグレーションが起こりやすくなるという報告もあ
る。従って、配線幅の小さい銅配線が用いられたCMO
Sインバータにおいても、エレクトロマイグレーション
が問題になることが予想される。
化がますます進む中で、これからのLSIの設計に使用
される微細化されたCMOSインバータにおいて、従来
では電源配線等で問題になっていたエレクトロマイグレ
ーションが重要な問題になることが予測される。
OSインバータにおけるエレクトロマイグレーションに
起因するボイドの発生を防止して、信頼性の高いCMO
Sインバータを提供することを目的とする。
基づきなされたものであって、その技術的思想は、CM
OSインバータにおいて、電子がコンタクトから配線に
流出する箇所においては、電流が単方向に流れる領域を
設けないようにするものである。
線の分岐点をnチャネルMOSトランジスタのドレイン
コンタクト部位に持ってくることにより、電子がドレイ
ンコンタクトから出力信号線に流出する配線領域を実質
的になくしたものである。
ータは、pチャネルMOSトランジスタ及びnチャネル
MOSトランジスタからなり、pチャネルMOSトラン
ジスタのソース領域と第1のコンタクトを介して接続さ
れている電源配線と、nチャネルMOSトランジスタの
ソース領域と第2のコンタクトを介して接続されている
接地配線と、一端がpチャネルMOSトランジスタのド
レイン領域と第3のコンタクトを介して接続されている
と共に、他端がnチャネルMOSトランジスタのドレイ
ン領域と第4のコンタクトを介して接続されている第1
の出力信号線と、一端が第4のコンタクトに接続されて
いると共に他端がインバータ出力端に向かって延びる第
2の出力信号線とを備えている。
と、インバータ出力端から第2の出力信号線に流入して
くる電流は第4のコンタクトに直接に流れ込むため、第
1の出力信号線における第4のコンタクトの近傍に存在
する電子ひいては金属原子は第1の出力信号線の方には
移動しないので、第1の出力信号線における第4のコン
タクトの近傍においてエレクトロマイグレーションは発
生しない。この場合、第2の出力信号線における第4の
コンタクトの近傍に存在する金属原子はインバータ出力
端に向かって移動するが、第2の出力信号線における第
4のコンタクトの近傍においては、pチャネルMOSト
ランジスタからインバータ出力端に向かって電流が流れ
る際に、インバータ出力端側から金属原子が移動してく
るので、エレクトロマイグレーションに起因するボイド
は発生しない。
タンダードセルを構成する互いに接続された複数のCM
OSインバータにおける、最終段のCMOSインバータ
又は、インバータ出力端に他の複数のCMOSインバー
タが並列に接続されるCMOSインバータに用いること
が好ましい。
と接続される部位の配線幅は、第1のコンタクトの径よ
りも大きいことが好ましい。
の第1の実施形態に係るCMOSインバータについて、
図1を参照しながら説明する。
る電源配線11はpチャネルMOSトランジスタTr1
のソースに第1のコンタクト12を介して接続されてい
ると共に、接地電圧VSSを供給する接地配線13はnチ
ャネルMOSトランジスタTr2のソースに第2のコン
タクト14を介して接続されている。
MOSトランジスタTr1のドレインに第3のコンタク
ト16を介して接続されていると共に、第1の出力信号
線15の他端はnチャネルMOSトランジスタTr2の
ドレインに第4のコンタクト17を介して接続されてい
る。
タクト17に接続されていると共に、第2の出力信号線
18の他端はインバータ出力端に向かって延びており、
該インバータ出力端から出力信号Vout が出力される。
端から延びる入力信号線19は、2経路に分岐した後、
第1の経路はpチャネルMOSトランジスタTr1のゲ
ート電極20に第5のコンタクト21を介して接続され
ていると共に、第2の経路はnチャネルMOSトランジ
スタTr2のゲート電極20に第6のコンタクト22を
介して接続されている。
信号線15、第2の出力信号線18及び入力信号線19
は銅又は銅合金などの金属からなり、ゲート電極20は
ポリシリコンからなり、第1、第2、第3、第4、第5
及び第6のコンタクト12、14、16、17、21、
22はタングステンからなる。電源配線11における第
1のコンタクト12の近傍部、接地配線13における第
2のコンタクト14の近傍部、第1の出力信号線15及
び第2の出力信号線18は、配線幅が400nmで配線
高さが500nmに形成されている。また、第1、第
2、第3及び第4のコンタクト12,14,16,17
は、コンタクト径が400nmでコンタクト高さが70
0nmに形成されている。尚、コンタクト径とは、設計
時においては正方形の一辺の長さをいうが、製作後にお
いては実質的に直径に相当する。
ルMOSトランジスタTr1はオフになる一方、nチャ
ネルMOSトランジスタTr2はオンになるので、出力
信号Vout はLow になる。これに対して、入力信号Vin
がLow のときには、pチャネルMOSトランジスタTr
1はオンになる一方、nチャネルMOSトランジスタT
r2はオフになるので、出力信号Vout はHighになる。
瞬間には、電流は、矢印Eで示すように第1の出力信号
線15において第3のコンタクト16から第4のコンタ
クト17に向かって流れた後、第2の入力信号線18に
おいて第4のコンタクト17からインバータ出力端に向
かって流れる。また、出力信号Vout がHighからLowに
変化する瞬間には、電流は第2の出力信号線18から第
1の出力信号線15を経由することなく第4のコンタク
ト17に流入する。
移動方向を示している。
瞬間には、電子は第2の出力信号線18において第4の
コンタクト17からインバータ出力端側に向かって移動
するが、第2の出力信号線18には双方向に電流が流れ
るので、第2の出力信号線18における第4のコンタク
ト17の近傍において、エレクトロマイグレーションに
起因するボイドは発生しない。
瞬間には、電子は第1の出力信号線15において第4の
コンタクト17から第3のコンタクト16に向かって移
動するが、電子の移動に伴って流動する金属原子は第3
のコンタクト16により流動を阻止されると共に、第2
の出力信号線18から金属原子が補填されるので、第1
の出力信号線15における第4のコンタクト17の近傍
においても、エレクトロマイグレーションに起因するボ
イドは発生しない。
ト12の近傍においては、従来と同様、エレクトロマイ
グレーションが起きるが、この場合には、電源配線11
における第1のコンタクト12の近傍部の配線幅を大き
くすることによりボイドの発生を防止することができ
る。電源配線11における第1のコンタクト12の近傍
部の配線幅を大きくしても、電源配線11においては電
圧変動がないので、信号遅延の問題は発生しない。
11、接地配線13、第1の出力信号線15、第2の出
力信号線18及び入力信号線19等の金属配線は銅又は
銅合金であったが、これに代えて、アルミニウム又はア
ルミニウム合金でもよい。また、金属配線の配線幅の微
細化又は信号の高周波数化によって平均電流密度の増加
が進むと、アルミニウム、アルミニウム合金、銅又は銅
合金以外の金属からなる金属配線においても、エレクト
ロマイグレーションが起きることが予想されるので、金
属配線を構成する金属の種類は限定されない。
てスタンダードセルを設計する場合、CMOSインバー
タの構成は、通常、図7に示したような構造になるが、
CMOSインバータの配置場所によっては、CMOSイ
ンバータの金属配線のレイアウトを変更することもあり
得る。すなわち、図7における出力信号線105の分岐
点105bが、図1のように、nチャネルMOSトラン
ジスタTr2のドレインコンタクト(第4のコンタクト
104)の近傍にレイアウトされる場合もあり得る。
アウトの変更は、CMOSインバータの配置状態によっ
て決まるものであって、エレクトロマイグレーションを
防止するために行なわれるものではない。ましてや、こ
のような金属配線のレイアウトの変更は、CMOSイン
バータを基本セルとし且つLSIの設計に用いられるス
タンダードセルにおける、最終段のCMOSインバータ
又はファンアウト数の多いCMOSインバータをその配
置場所と無関係に第1の実施形態のような構成にすると
いう技術的思想とは全く異なるものである。 (第2の実施形態)以下、本発明の第2の実施形態に係
るスタンダードセルについて、図2及び図3を参照しな
がら説明する。
ータは、LSIの設計で使用されるすべてのCMOSイ
ンバータに適用することは必ずしも必要ではない。通
常、LSIのレイアウト設計は、標準的な機能回路ブロ
ックをスタンダードセルとして登録しておき、複数のス
タンダードセルの組み合わせにより行なわれるのが普通
である。そして、スタンダードセルを構成する基本セル
となるのがCMOSインバータである。
どこに使われるかによって、CMOSインバータに流れ
る電流密度が異なるので、本発明に係るCMOSインバ
ータをスタンダードセルのどの位置に使用するかは、本
発明の目的であるエレクトロマイグレーションの防止と
いう観点から重要である。
OSインバータが配置された構成を第2の実施形態とし
て説明する。
ドライバ回路1の出力端と、第2のスタンダードセルと
してのレシーバ回路2の入力端とが接続された回路構成
を示している。
MOSインバータが直列に接続されており、前段側のC
MOSインバータから後段側のCMOSインバータに向
かって順に大型化されている。このようにCMOSイン
バータを順に大型化することにより、最終段のCMOS
インバータをレシーバ回路2を駆動できる程度に大型化
することができる。このため、最終段のCMOSインバ
ータのインバータ出力端から延びる金属配線は、CMO
Sインバータ同士を接続する金属配線に比べて、配線長
が長いと共に配線幅が大きいので、最終段のCMOSイ
ンバータの出力信号がHighからLow に変化する瞬間に
は、出力信号線から最終段のCMOSインバータのnチ
ャネルMOSトランジスタに大電流が流れ込む。
1のCMOSインバータのインバータ出力端に多数の第
2のCMOSインバータが並列に接続されている。この
ように、第1のCMOSインバータのファンアウト数が
多い場合には、第1のCMOSインバータのインバータ
出力端から延びる金属配線においては、配線長が長いと
共に負荷ゲート容量が大きい。このため、第1のCMO
Sインバータの出力信号がHighからLow に変化する瞬間
には、第1のCMOSインバータのnチャネルMOSト
ランジスタに大電流が流れ込む。
ており、第3のスタンダードセル3としてのクロック信
号発生回路3から金属配線4がシンメトリックに延びて
おり、金属配線4の各出力端には機能ブロック5がそれ
ぞれ接続されている。金属配線4をシンメトリックに形
成すると、各機能ブロック5に到達するクロック信号の
遅延時間にばらつきがなくなるので、クロックスキュー
が低減する。このように、クロック信号発生回路3から
ツリー構造の金属配線4が延びる場合にも、クロック信
号発生回路3の最終段のCMOSインバータの出力信号
がHighからLowに変化する瞬間に、最終段のCMOSイ
ンバータのnチャネルMOSトランジスタに大電流が流
れ込む。
OSインバータが直列に接続されているスタンダードセ
ルにおける最終段のCMOSインバータの出力信号線、
又は、インバータ出力端に複数のCMOSインバータが
接続されファンアウト数が多いCMOSインバータの出
力信号線には大電流が流れるので、エレクトロマイグレ
ーションが発生しやすいが、本発明に係るCMOSイン
バータを採用すると、エレクトロマイグレーションに起
因するボイドの発生を防止することができる。 (第3の実施形態)以下、本発明の第3の実施形態に係
るCMOSインバータについて図4を参照しながら説明
する。
て、第1の出力信号線15と第2の出力信号線18との
接続関係が異なっているのみであって、他の構成は同様
であるから、同一の要素については、図1と同一の符号
を付すことにより説明を省略する。
信号線18の一端は、第1の出力信号線15における第
4のコンタクト17の近傍に接続されていると共に、第
2の出力信号線18の他端はインバータ出力端に向かっ
て延びている。このため、インバータ出力端から流れて
くる電流は、第1の出力信号線15を実質的に流れるこ
となく、第4のコンタクト17に流入する。
瞬間には、矢印Fで示すように、電流は、第1の出力信
号線15において第3のコンタクト16から第4のコン
タクト17に向かって流れた後、第1の出力信号線15
における第4のコンタクト17の近傍から第2の出力信
号線18に流れる。また、出力信号Vout がHighからLo
w に変化する瞬間には、電流は第2の出力信号線18か
ら第1の出力信号線15を実質的に経由することなく第
4のコンタクト17に流れる。
の移動方向を示している。
瞬間には、電子は第2の出力信号線18において第4の
コンタクト17からインバータ出力端側に向かって移動
するが、第2の出力信号線18には双方向に電流が流れ
るので、第2の出力信号線18における第4のコンタク
ト17の近傍においては、エレクトロマイグレーション
に起因するボイドは発生しない。
瞬間には、電子は第1の出力信号線15において第4の
コンタクト17の近傍から第3のコンタクト16に向か
って移動するが、電子の移動に伴って流動する金属原子
は第3のコンタクト16により流動を阻止されると共
に、第2の出力信号線18から金属原子が補填されるの
で、第1の出力信号線15における第4のコンタクト1
7の近傍においても、エレクトロマイグレーションに起
因するボイドは発生しない。
度化又は高速化されたLSIに用いられる場合でも、C
MOSインバータの金属配線においてエレクトロマイグ
レーションの発生がないため、信頼性の高いCMOSイ
ンバータを実現でき、ひいては信頼性の高いLSIを提
供することができる。
を、互いに接続された複数のCMOSインバータで構成
されるスタンダードセルにおける、最終段のCMOSイ
ンバータ又はインバータ出力端に他の複数のCMOSイ
ンバータが並列に接続されたCMOSインバータに用い
ることによって、エレクトロマイグレーションの発生が
なく信頼性の高いスタンダードセルを実現することがで
きる。
ータを示す平面図である。
ードセル及び第2のスタンダードセルの構成を示す回路
図である。
ードセルが適用されるクロックツリー構造を示す平面図
である。
ータを示す平面図である。
図である。
図である。
Sインバータにおけるボイドの発生部位を示し、(a)
は平面図であり、(b)は(a)におけるVIIIb−VI
IIb線の断面図である。
源配線及び出力信号線を流れる電流量との関係を示す図
である。
Claims (11)
- 【請求項1】 pチャネルMOSトランジスタ及びnチ
ャネルMOSトランジスタからなるCMOSインバータ
であって、 前記pチャネルMOSトランジスタのソース領域と第1
のコンタクトを介して接続されている電源配線と、 前記nチャネルMOSトランジスタのソース領域と第2
のコンタクトを介して接続されている接地配線と、 一端が前記pチャネルMOSトランジスタのドレイン領
域と第3のコンタクトを介して接続されていると共に、
他端が前記nチャネルMOSトランジスタのドレイン領
域と第4のコンタクトを介して接続されている第1の出
力信号線と、 一端が前記第4のコンタクトに接続されていると共に他
端がインバータ出力端に向かって延びる第2の出力信号
線とを備え、 前記第1の出力信号線の配線幅は、前記第3及び第4の
コンタクト径とほぼ等しい ことを特徴とするCMOSイ
ンバータ。 - 【請求項2】 pチャネルMOSトランジスタ及びnチ
ャネルMOSトランジスタからなるCMOSインバータ
であって、 前記pチャネルMOSトランジスタのソース領域と第1
のコンタクトを介して接続されている電源配線と、 前記nチャネルMOSトランジスタのソース領域と第2
のコンタクトを介して接続されている接地配線と、 一端が前記pチャネルMOSトランジスタのドレイン領
域と第3のコンタクトを介して接続されていると共に、
他端が前記nチャネルMOSトランジスタのドレイン領
域と第4のコンタクトを介して接続されて第1の出力信
号線と、 一端が前記第1の出力信号線における前記第4のコンタ
クトの近傍に接続されていると共に他端がインバータ出
力端に向かって延びる第2の出力信号線とを備え、前記第1の出力信号線の配線幅は、前記第3及び第4の
コンタクト径とほぼ等しく、 前記インバータ出力端から流れてくる電流は、前記第1
の出力信号線を実質的に流れることなく前記第4のコン
タクトに流入することを特徴とするCMOSインバー
タ。 - 【請求項3】 前記第1の出力信号線及び第2の出力信
号線は、銅、銅合金、アルミニウム及びアルミニウム合
金のうちのいずれか1つの金属からなり、 前記第3及び第4のコンタクトは、高融点金属 からなる
ことを特徴とする請求項1又は2に記載のCMOSイン
バータ。 - 【請求項4】 前記電源配線における前記第1のコンタ
クトと接続される部位の配線幅は、前記第1のコンタク
トの径よりも大きいことを特徴とする請求項1〜3のい
ずれか1項に記載のCMOSインバータ。 - 【請求項5】 前記接地配線における前記第2のコンタ
クトと接続される部位の配線幅は、前記第2のコンタク
トの径とほぼ等しいことを特徴とする請求項1〜4のい
ずれか1項に記載のCMOSインバータ。 - 【請求項6】 pチャネルMOSトランジスタ及びnチ
ャネルMOSトランジスタからなるCMOSインバータ
を有し、互いに接続された複数の前記CMOSインバー
タで構成されるスタンダードセルにおいて、 前記複数のCMOSインバータのうち最終段のCMOS
インバータは、 前記pチャネルMOSトランジスタのソース領域と第1
のコンタクトを介して接続されている電源配線と、 前記nチャネルMOSトランジスタのソース領域と第2
のコンタクトを介して接続されている接地配線と、 一端が前記pチャネルMOSトランジスタのドレイン領
域と第3のコンタクトを介して接続されていると共に、
他端が前記nチャネルMOSトランジスタのドレイン領
域と第4のコンタクトを介して接続されている第1の出
力信号線と、 一端が前記第4のコンタクトに接続されていると共に他
端がインバータ出力端に向かって延びる第2の出力信号
線とを備えている ことを特徴とするスタンダードセル。 - 【請求項7】 pチャネルMOSトランジスタ及びnチ
ャネルMOSトランジスタからなるCMOSインバータ
を有し、互いに接続された複数の前記CMOSインバー
タで構成されるスタンダードセルにおいて、 前記複数のCMOSインバータのうち、第1のCMOS
インバータの出力端に他の複数のCMOSインバータが
並列に接続されており、 前記第1のCMOSインバータは、 前記pチャネルMOSトランジスタのソース領域と第1
のコンタクトを介して接続されている電源配線と、 前記nチャネルMOSトランジスタのソース領域と第2
のコンタクトを介して接続されている接地配線と、 一端が前記pチャネルMOSトランジスタのドレイン領
域と第3のコンタクトを介して接続されていると共に、
他端が前記nチャネルMOSトランジスタのドレイン領
域と第4のコンタクトを介して接続されている第1の出
力信号線と、 一端が前記第4のコンタクトに接続されていると共に他
端がインバータ出力端に向かって延びる第2の出力信号
線とを備えている ことを特徴とするスタンダードセル。 - 【請求項8】 前記第1の出力信号線の配線幅は、前記
第3及び第4のコンタクトの径とほぼ等しいことを特徴
とする請求項6又は7に記載のスタンダードセル。 - 【請求項9】 前記第1の出力信号線及び前記第2の出
力信号線は、銅、銅合金、アルミニウム及びアルミニウ
ム合金のうちのいずれか1つの金属からなり、 前記第3及び第4のコンタクトは、高融点金属からなる
ことを特徴とする請求項6〜8のいずれか1項に記載の
スタンダドセル。 - 【請求項10】 前記電源配線における前記第1のコン
タクトと接続される部位の配線幅は、前記第1のコンタ
クトの径よりも大きいことを特徴とする請求項6〜9の
いずれか1項に記載のスタンダードセル。 - 【請求項11】 前記接地配線における前記第2のコン
タクトと接続される部位の配線幅は、前記第2のコンタ
クトの径とほぼ等しいことを特徴とする請求項6〜10
のいずれか1項に記載のスタンダードセル。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11929099A JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Cmosインバータ及びそれを用いたスタンダードセル |
KR1019990019142A KR100316426B1 (ko) | 1999-04-27 | 1999-05-27 | 시모스 인버터 및 그것을 이용한 표준 셀 |
US09/333,048 US6252427B1 (en) | 1999-04-27 | 1999-06-15 | CMOS inverter and standard cell using the same |
EP99112822A EP1049166B1 (en) | 1999-04-27 | 1999-07-02 | CMOS inverter and standard cell using the same |
DE69941423T DE69941423D1 (de) | 1999-04-27 | 1999-07-02 | CMOS Inverter und diesen verwendende Standardzelle |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11929099A JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Cmosインバータ及びそれを用いたスタンダードセル |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000311952A JP2000311952A (ja) | 2000-11-07 |
JP3160586B2 true JP3160586B2 (ja) | 2001-04-25 |
Family
ID=14757756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11929099A Expired - Lifetime JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Cmosインバータ及びそれを用いたスタンダードセル |
Country Status (5)
Country | Link |
---|---|
US (1) | US6252427B1 (ja) |
EP (1) | EP1049166B1 (ja) |
JP (1) | JP3160586B2 (ja) |
KR (1) | KR100316426B1 (ja) |
DE (1) | DE69941423D1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040034114A (ko) * | 2002-10-21 | 2004-04-28 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
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JP3917683B2 (ja) | 1996-04-25 | 2007-05-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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JP3047850B2 (ja) | 1997-03-31 | 2000-06-05 | 日本電気株式会社 | 半導体装置 |
-
1999
- 1999-04-27 JP JP11929099A patent/JP3160586B2/ja not_active Expired - Lifetime
- 1999-05-27 KR KR1019990019142A patent/KR100316426B1/ko not_active IP Right Cessation
- 1999-06-15 US US09/333,048 patent/US6252427B1/en not_active Expired - Lifetime
- 1999-07-02 EP EP99112822A patent/EP1049166B1/en not_active Expired - Lifetime
- 1999-07-02 DE DE69941423T patent/DE69941423D1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100316426B1 (ko) | 2001-12-12 |
EP1049166A3 (en) | 2004-10-20 |
DE69941423D1 (de) | 2009-10-29 |
JP2000311952A (ja) | 2000-11-07 |
KR20000067736A (ko) | 2000-11-25 |
EP1049166B1 (en) | 2009-09-16 |
US6252427B1 (en) | 2001-06-26 |
EP1049166A2 (en) | 2000-11-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 9 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140216 Year of fee payment: 13 |
|
S533 | Written request for registration of change of name |
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|
R350 | Written notification of registration of transfer |
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|
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