JPH04152567A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPH04152567A JPH04152567A JP27987390A JP27987390A JPH04152567A JP H04152567 A JPH04152567 A JP H04152567A JP 27987390 A JP27987390 A JP 27987390A JP 27987390 A JP27987390 A JP 27987390A JP H04152567 A JPH04152567 A JP H04152567A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- contact
- channel
- gate
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 abstract description 28
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマスタスライス方式により製造される半導体
集積回路（以下マスタスライスＬＳＩと呼ぶ）に関する
ものである。
集積回路（以下マスタスライスＬＳＩと呼ぶ）に関する
ものである。
近年、マスタスライスＬＳＩが多用されている。
ゲートアレイと呼ばれるこのマスタスライスＬＳＩは搭
載する論理回路の如何に拘らず、共通な工程（以下マス
タ工程と呼ぶ）と上記論理回路によりＬＳＩを構成する
論理素子の種類や素子間の配線状態が変化する工程（以
下スライス工程と呼ぶ）から成り、製品製造時にマスタ
工程を予め製造して置くことにより、サンプル試作をス
ライス工程のみ行う期間のみに短縮できる特徴を持つ。
載する論理回路の如何に拘らず、共通な工程（以下マス
タ工程と呼ぶ）と上記論理回路によりＬＳＩを構成する
論理素子の種類や素子間の配線状態が変化する工程（以
下スライス工程と呼ぶ）から成り、製品製造時にマスタ
工程を予め製造して置くことにより、サンプル試作をス
ライス工程のみ行う期間のみに短縮できる特徴を持つ。
第３図は従来のマスタスライスＬＳＩのマスタ工程の基
本セルの部分拡大平面図である。図において、（１）は
ＮチャネルＭＯ８ＦＥＴの拡散層、（２）はＰチャネル
ＭＯ８ＦＥＴの拡散層、（８）はＮチャネルＭＯ８ＦＥ
Ｔのゲート電極、（４）はＰチャネルＭＯ８ＦＥＴのゲ
ート電極、（５Ｂは接地電位供給線、（６）は電源電位
供給線である。上記マスタ工程に対し、スライス工程を
加えて論理回路を構成したものが第４図である。第４図
において、（７）は第１の配線層と拡散層間コンタク）
、 ＋８１ 、 （９１は第１の配線層とゲート電極
間コンタクトである。電源電位供給線（以下ＶＤＤと呼
ぶ）（６）は第１の配線層で作られＰチャネルＭＯＢ
ＦＦＸＴの拡散層部にコンタクト（７）を通して接続
されソース電極となる。
本セルの部分拡大平面図である。図において、（１）は
ＮチャネルＭＯ８ＦＥＴの拡散層、（２）はＰチャネル
ＭＯ８ＦＥＴの拡散層、（８）はＮチャネルＭＯ８ＦＥ
Ｔのゲート電極、（４）はＰチャネルＭＯ８ＦＥＴのゲ
ート電極、（５Ｂは接地電位供給線、（６）は電源電位
供給線である。上記マスタ工程に対し、スライス工程を
加えて論理回路を構成したものが第４図である。第４図
において、（７）は第１の配線層と拡散層間コンタク）
、 ＋８１ 、 （９１は第１の配線層とゲート電極
間コンタクトである。電源電位供給線（以下ＶＤＤと呼
ぶ）（６）は第１の配線層で作られＰチャネルＭＯＢ
ＦＦＸＴの拡散層部にコンタクト（７）を通して接続
されソース電極となる。
方接地電位供給線（以下ＧＮＤと呼ぶ）（６）は第１の
配線層で作られＮチャネルＭＯ８ＦＥＴの拡散層部にコ
ンタクトｕｚを通して接続され、ソース電極となる。上
記ＰチャネルＭＯ８ＦＥＴとＮチャネルＭＯＥＩ Ｆ
ＥＴの対向するゲート電極（８）は第１の配線層によっ
て互いに接続されている。この回路では３組のＰチャネ
ルＭＯ８ＦＩＴとＮチャネルＭＯ８Ｆ’ＥＴによる３人
力ＭＡＮＤ回路を構成しており、ＰチャネルＭＯ８ＦＥ
Ｔのドレイン電極とＮチャネルＭＯ８ＦＦＸＴのドレイ
ン電極をコンタク、ト及び第１の配線層で接続して出力
端子とする。
配線層で作られＮチャネルＭＯ８ＦＥＴの拡散層部にコ
ンタクトｕｚを通して接続され、ソース電極となる。上
記ＰチャネルＭＯ８ＦＥＴとＮチャネルＭＯＥＩ Ｆ
ＥＴの対向するゲート電極（８）は第１の配線層によっ
て互いに接続されている。この回路では３組のＰチャネ
ルＭＯ８ＦＩＴとＮチャネルＭＯ８Ｆ’ＥＴによる３人
力ＭＡＮＤ回路を構成しており、ＰチャネルＭＯ８ＦＥ
Ｔのドレイン電極とＮチャネルＭＯ８ＦＦＸＴのドレイ
ン電極をコンタク、ト及び第１の配線層で接続して出力
端子とする。
回路との信号の授受は各入邑力端子（ゲート電極及びド
レイン電極）により行うが、端子への接続は第２の配線
層を用いて第１の配線層との接続ポイント（以下スルー
ホールと呼ぶ）αυにて第１の配線層に信号を授受し、
さらに第１の配線層よりコンタクトホールを接続ポイン
トとしてゲート１［極、ドレイン電極との信号の授受を
行う。
レイン電極）により行うが、端子への接続は第２の配線
層を用いて第１の配線層との接続ポイント（以下スルー
ホールと呼ぶ）αυにて第１の配線層に信号を授受し、
さらに第１の配線層よりコンタクトホールを接続ポイン
トとしてゲート１［極、ドレイン電極との信号の授受を
行う。
従来のマスタスライスＬＳＩのスライス工程は以上のよ
うに構成されていたので、コンタクト。
うに構成されていたので、コンタクト。
第１の配線層、スルーホール、第２の配線層の４工程分
のフォトマスタを必要とするため、ＥＢの短期間試作を
実現する上で問題点であった、この発明は上記のような
問題点を解消するためになされたもので、スライス工程
用フォトマスタの枚数をスライス工程の内１工程を搭載
でれる論理回路に拘らず、同一箇所に配置することによ
りマスタ工程として使用でき、スライス工程用フォトマ
スタの枚数を削減することができるマスタスライスＬＳ
Ｉを得ることを目的とする。
のフォトマスタを必要とするため、ＥＢの短期間試作を
実現する上で問題点であった、この発明は上記のような
問題点を解消するためになされたもので、スライス工程
用フォトマスタの枚数をスライス工程の内１工程を搭載
でれる論理回路に拘らず、同一箇所に配置することによ
りマスタ工程として使用でき、スライス工程用フォトマ
スタの枚数を削減することができるマスタスライスＬＳ
Ｉを得ることを目的とする。
この発明に係るマスタスライスＬＳＩは、スライス工程
の内、最初に行われるコンタクト工程即ち第１の配線層
と拡散層間及び第１の配線層とゲート電極間の接続を行
う工程について、搭載する論理回路の種別に拘らず同一
位置に配置したものである。
の内、最初に行われるコンタクト工程即ち第１の配線層
と拡散層間及び第１の配線層とゲート電極間の接続を行
う工程について、搭載する論理回路の種別に拘らず同一
位置に配置したものである。
この発明における配置位置を定められたコンタクトは、
常に拡散層もしくはゲート電極と第１の配線層の接続を
行うが、搭載される論理回路により、使用、不使用が任
意に選択できる。
常に拡散層もしくはゲート電極と第１の配線層の接続を
行うが、搭載される論理回路により、使用、不使用が任
意に選択できる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はＮチャネルＭＯ１３ＦＮ！ｉＴの
拡散層、（２）はＰチャネルＭＯ８ＰＥＴの拡散層、（
８）はＮチャネルＭＯ８ＦＥＴのゲート電極。
図において、（１）はＮチャネルＭＯ１３ＦＮ！ｉＴの
拡散層、（２）はＰチャネルＭＯ８ＰＥＴの拡散層、（
８）はＮチャネルＭＯ８ＦＥＴのゲート電極。
Ｃ４）はＰチャネルＭＯ８ＦＥＴのゲート電極、（５）
はＧＮＤ、＋６）けＶＤＤ、（７）は第１の配線層と拡
散層コンタクト、１８）は第１の配線層とゲートコンタ
クトである。
はＧＮＤ、＋６）けＶＤＤ、（７）は第１の配線層と拡
散層コンタクト、１８）は第１の配線層とゲートコンタ
クトである。
この第１図のマスタを用いて３人力ＭＡＮＤ回路を構成
した場合を第２図に示す。第２図において、図中符号（
１）〜イ８）は第１図に同じ、（９）は素子分離に使用
する第１の配線層とゲートコンタクト、帥は入力端子用
スルーホール、０１１は出力端子用スルーホールである
。
した場合を第２図に示す。第２図において、図中符号（
１）〜イ８）は第１図に同じ、（９）は素子分離に使用
する第１の配線層とゲートコンタクト、帥は入力端子用
スルーホール、０１１は出力端子用スルーホールである
。
次に動作について説明する。
第１の配線層と拡散層間コンタクト（γ）および第１の
配線層とゲート電極間コンタクト（８）は、従来はスラ
イス工程にて搭載する回路によって異なる位置に配置さ
れていたが１本実施例ではＰチャネルＭＯ９ＦＥＴ、Ｎ
チャネルＭＯ８ＦＥＴ各々の拡散層上に２箇所、予め決
定された位置に配置されている。すなわち第２図におい
て、素子分離用第１の配線層とゲートコンタクト（９）
はＰチャネルＭＯ８ＦＥＴ 、ＮチャネルＭＯ８ＦＥＴ
のゲート電極を各々ＶＩ）Ｄ 、ＧＮＤに接続すること
により、その間にあるｐ、Ｎ５Ｉｌｉｉのゲート電極を
含んだ素子を周りから分離する。この３組のゲート電極
は夫々入力用スルーホールｃｌｏｌＶＣより第２の配線
層と接続され、入力端子として第２の配線層を通して入
力される信号を受は取る。３人力ＮＡＮＤ回路でソース
電極となる拡散層部は第１の配線層と拡散層間コンタク
ト（７）にＶＤＤもしくはＧＮＤを第１の配線層により
接続することにより実現される。同様に、ドレイン電極
となる拡散部は第１の配線層と拡散層間コンタクト（７
）をＰチャネルＭＯ８ＦＥＴ 、ＮチャネルＭＯ８ＦＥ
Ｔ間で互いに第１の配線層で接続することにより、出力
端子とすることが出来、さらにスルーホール（１１１に
より第２の配線層と接続し、他の素子へ信号を送ること
ができる。
配線層とゲート電極間コンタクト（８）は、従来はスラ
イス工程にて搭載する回路によって異なる位置に配置さ
れていたが１本実施例ではＰチャネルＭＯ９ＦＥＴ、Ｎ
チャネルＭＯ８ＦＥＴ各々の拡散層上に２箇所、予め決
定された位置に配置されている。すなわち第２図におい
て、素子分離用第１の配線層とゲートコンタクト（９）
はＰチャネルＭＯ８ＦＥＴ 、ＮチャネルＭＯ８ＦＥＴ
のゲート電極を各々ＶＩ）Ｄ 、ＧＮＤに接続すること
により、その間にあるｐ、Ｎ５Ｉｌｉｉのゲート電極を
含んだ素子を周りから分離する。この３組のゲート電極
は夫々入力用スルーホールｃｌｏｌＶＣより第２の配線
層と接続され、入力端子として第２の配線層を通して入
力される信号を受は取る。３人力ＮＡＮＤ回路でソース
電極となる拡散層部は第１の配線層と拡散層間コンタク
ト（７）にＶＤＤもしくはＧＮＤを第１の配線層により
接続することにより実現される。同様に、ドレイン電極
となる拡散部は第１の配線層と拡散層間コンタクト（７
）をＰチャネルＭＯ８ＦＥＴ 、ＮチャネルＭＯ８ＦＥ
Ｔ間で互いに第１の配線層で接続することにより、出力
端子とすることが出来、さらにスルーホール（１１１に
より第２の配線層と接続し、他の素子へ信号を送ること
ができる。
以上のようにこの発明によれば、マスタスライスＬＳＩ
のスライス工程の最初の工程を共通化して、マスタ工程
に組み入れることができるので、製品試作期間が短くで
き、またフォトマスタ枚数を削減できるので、試作費用
を低減することができるという効果がある。
のスライス工程の最初の工程を共通化して、マスタ工程
に組み入れることができるので、製品試作期間が短くで
き、またフォトマスタ枚数を削減できるので、試作費用
を低減することができるという効果がある。
第１図はこの発明の一実施例であるマスタスライスＬ８
工のマスタ工程の基本セルの部分拡大平面図、第２図は
第１図のマスタを用いて実現した論理回路の部分拡大平
面図、第３図は従来のマスタスライスＬＳＩのマスタ工
程の基本セルの部分拡大平面図、第４図は第３図のマス
タを用いて実現した論理回路の部分拡大平面図である。 図において、（１）はＮチャネルＭＯ８ＦＥＴの拡散層
部、（２）はＰチャネルＭＯ８ＦＥＴの拡散層部、（８
）はＮチャネルＭＯ８ＦＩＩＣＴのゲート電極、（４）
はＰチャネルＭＯ８ＦＥＴのゲート電極、（δ）は接地
電位供給線、Ｃ６）は電源電位供給線、（γ）は第１の
配線層と拡散層間コンタクト、（８）は第１の配線層と
ゲート電極間コンタクト、（９）は素子分離用コンタク
ト、叫は入力端子用スルーホール、Ｇ１）は出力端子用
スルーホール、（１ｚＶｉ出力端子（第２の配線層）を
示す。 なお、図中、同一符号は同一 または相当部分を示す。
工のマスタ工程の基本セルの部分拡大平面図、第２図は
第１図のマスタを用いて実現した論理回路の部分拡大平
面図、第３図は従来のマスタスライスＬＳＩのマスタ工
程の基本セルの部分拡大平面図、第４図は第３図のマス
タを用いて実現した論理回路の部分拡大平面図である。 図において、（１）はＮチャネルＭＯ８ＦＥＴの拡散層
部、（２）はＰチャネルＭＯ８ＦＥＴの拡散層部、（８
）はＮチャネルＭＯ８ＦＩＩＣＴのゲート電極、（４）
はＰチャネルＭＯ８ＦＥＴのゲート電極、（δ）は接地
電位供給線、Ｃ６）は電源電位供給線、（γ）は第１の
配線層と拡散層間コンタクト、（８）は第１の配線層と
ゲート電極間コンタクト、（９）は素子分離用コンタク
ト、叫は入力端子用スルーホール、Ｇ１）は出力端子用
スルーホール、（１ｚＶｉ出力端子（第２の配線層）を
示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 論理動作を決定するための第１の配線層と拡散層間コ
ンタクト及び第１の配線層とゲート間コンタクトをマス
タ上に備えたことを特徴とするマスタスライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27987390A JPH04152567A (ja) | 1990-10-16 | 1990-10-16 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27987390A JPH04152567A (ja) | 1990-10-16 | 1990-10-16 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152567A true JPH04152567A (ja) | 1992-05-26 |
Family
ID=17617138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27987390A Pending JPH04152567A (ja) | 1990-10-16 | 1990-10-16 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152567A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| US6252427B1 (en) | 1999-04-27 | 2001-06-26 | Matsushita Electronics Corporation | CMOS inverter and standard cell using the same |
| US6885043B2 (en) | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
-
1990
- 1990-10-16 JP JP27987390A patent/JPH04152567A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| US6252427B1 (en) | 1999-04-27 | 2001-06-26 | Matsushita Electronics Corporation | CMOS inverter and standard cell using the same |
| US6885043B2 (en) | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
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