JPH0828482B2 - ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 - Google Patents
ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法Info
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- JPH0828482B2 JPH0828482B2 JP59220447A JP22044784A JPH0828482B2 JP H0828482 B2 JPH0828482 B2 JP H0828482B2 JP 59220447 A JP59220447 A JP 59220447A JP 22044784 A JP22044784 A JP 22044784A JP H0828482 B2 JPH0828482 B2 JP H0828482B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は１列型CMISゲートアレイマスタスライス集積
回路装置におけるクランプ方法に関する。
回路装置におけるクランプ方法に関する。
一般に、複雑な集積論理回路のような大規模集積回路
（以下、論理LSI）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。このような多品種少
量生産の論理LSIを迅速且つ低コストで製造する方法と
してマスタスライス方式が提案されている。
（以下、論理LSI）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。このような多品種少
量生産の論理LSIを迅速且つ低コストで製造する方法と
してマスタスライス方式が提案されている。
マスタスライス方式とは、多数の基本セルを規則的に
予め配置製造しておき、顧客の要求あるいは開発品種に
応じたユニットセル用の配線パターンマスクを製造して
これらの基本セル内の配線および基本セル間の配線のみ
を個別的に後に製造するものである。従って、製造もし
くは開発期間は短縮され、また、基本セルの配置構造は
各論理LSIに共通であるので製造もしくは開発コストも
低減される。なお、基本セルの配置構造は半導体基板内
の不純物拡散領域と必要最小限の基本セル内の配線を決
定するので、バルク構造とも呼ばれる。
予め配置製造しておき、顧客の要求あるいは開発品種に
応じたユニットセル用の配線パターンマスクを製造して
これらの基本セル内の配線および基本セル間の配線のみ
を個別的に後に製造するものである。従って、製造もし
くは開発期間は短縮され、また、基本セルの配置構造は
各論理LSIに共通であるので製造もしくは開発コストも
低減される。なお、基本セルの配置構造は半導体基板内
の不純物拡散領域と必要最小限の基本セル内の配線を決
定するので、バルク構造とも呼ばれる。
本発明は上述の基本セルをアレイ状に配置したゲート
アレイマスタスライス論理LSIにおけるバルク構造の改
良を行うものである。
アレイマスタスライス論理LSIにおけるバルク構造の改
良を行うものである。
従来の技術 第２図は相補形MOS（CMOS,広くはCMIS）ゲートアレイ
に用いられる基本セルの一例を示す等価回路を示し、第
３図にその平面図、第４図，第５図に第３図のIV-IV線
断面図、Ｖ−Ｖ線断面図をそれぞれ示す。第２図に示す
ように、この基本セルは、ソース（もしくはドレイン）
を共有した１対のＰチャネルトランジスタQp1,Qp2と、
ソース（もしくはドレイン）を共有した１対のＮチャネ
ルトランジスタQn1,Qn2とからなり、これらの異なる導
電形のトランジスタ対Qp1,Qn1、およびQp2,Qn2のゲート
同志が共通接続されている。第３図〜第５図を参照して
製造方法について説明すると、上記基本セルはN-シリコ
ン基板１にＮチャネルトランジスタQn1,Qn2形成領域と
してのP-ウエル２を形成し、次いで、アイソレーション
としてのフィールド酸化膜３を形成する。次に、各トラ
ンジスタ用のゲート酸化膜４を形成し、さらに、N-シリ
コン基板１内にＰチャネルトランジスタQp1,Qp2用のP+
不純物拡散層５を形成し、他方、P-ウエル内にＮチャネ
ルトランジスタ用のN+不純物拡散層６を形成し、最後
に、各トランジスタQp1,Qn1のゲートおよび各トランジ
スタQp2,Qn2のゲートを共通接続したポリシリコン層７
を形成してバルク構造形成としての前工程を終了する。
つまり、この後の工程は顧客の要求あるいは開発品種に
応じたユニットセル用およびユニットセル間の配線マス
クによって行われる。
に用いられる基本セルの一例を示す等価回路を示し、第
３図にその平面図、第４図，第５図に第３図のIV-IV線
断面図、Ｖ−Ｖ線断面図をそれぞれ示す。第２図に示す
ように、この基本セルは、ソース（もしくはドレイン）
を共有した１対のＰチャネルトランジスタQp1,Qp2と、
ソース（もしくはドレイン）を共有した１対のＮチャネ
ルトランジスタQn1,Qn2とからなり、これらの異なる導
電形のトランジスタ対Qp1,Qn1、およびQp2,Qn2のゲート
同志が共通接続されている。第３図〜第５図を参照して
製造方法について説明すると、上記基本セルはN-シリコ
ン基板１にＮチャネルトランジスタQn1,Qn2形成領域と
してのP-ウエル２を形成し、次いで、アイソレーション
としてのフィールド酸化膜３を形成する。次に、各トラ
ンジスタ用のゲート酸化膜４を形成し、さらに、N-シリ
コン基板１内にＰチャネルトランジスタQp1,Qp2用のP+
不純物拡散層５を形成し、他方、P-ウエル内にＮチャネ
ルトランジスタ用のN+不純物拡散層６を形成し、最後
に、各トランジスタQp1,Qn1のゲートおよび各トランジ
スタQp2,Qn2のゲートを共通接続したポリシリコン層７
を形成してバルク構造形成としての前工程を終了する。
つまり、この後の工程は顧客の要求あるいは開発品種に
応じたユニットセル用およびユニットセル間の配線マス
クによって行われる。
通常、ユニットセル、たとえば４入力ナンド回路、４
入力ノア回路、６入力ナンド回路、６入力ノア回路等毎
に基本セルは分割されるが、３入力ナンド回路は４入力
ナンド回路と同一領域に割当てられ、３入力ノア回路は
４入力ノア回路と同一領域に割当てられ、同様に、５入
力ナンド回路は６入力ナンド回路と同一領域に割当てら
れ、５入力ノア回路は６入力ノア回路と同一領域に割当
てられる。
入力ノア回路、６入力ナンド回路、６入力ノア回路等毎
に基本セルは分割されるが、３入力ナンド回路は４入力
ナンド回路と同一領域に割当てられ、３入力ノア回路は
４入力ノア回路と同一領域に割当てられ、同様に、５入
力ナンド回路は６入力ナンド回路と同一領域に割当てら
れ、５入力ノア回路は６入力ノア回路と同一領域に割当
てられる。
たとえば、４入力ナンド回路は第６図（Ａ）に示すよ
うに、４つのＰチャネルトランジスタQp1〜Qp4および４
つのＮチャネルトランジスタQn1〜Qn4を用い、トランジ
スタQp1,Qn1の共通ゲートを入力端子IN1とし、トランジ
スタQp2,Qn2の共通ゲートを入力端子IN2とし、トランジ
スタQp3,Qn3の共通ゲートを入力端子IN3とし、トランジ
スタQp4,Qn4の共通ゲートを入力端子IN4としている。そ
して、出力OUTはトランジスタQn4のドレインからコンタ
クトCONT1を介して、もしくはトランジスタQp3,Qp4の共
通ソースからコンタクトCONT2を介してユニットセル用
アルミニウム配線によって取出される。第６図（Ｂ）は
第６図（Ａ）の等価回路を示す。
うに、４つのＰチャネルトランジスタQp1〜Qp4および４
つのＮチャネルトランジスタQn1〜Qn4を用い、トランジ
スタQp1,Qn1の共通ゲートを入力端子IN1とし、トランジ
スタQp2,Qn2の共通ゲートを入力端子IN2とし、トランジ
スタQp3,Qn3の共通ゲートを入力端子IN3とし、トランジ
スタQp4,Qn4の共通ゲートを入力端子IN4としている。そ
して、出力OUTはトランジスタQn4のドレインからコンタ
クトCONT1を介して、もしくはトランジスタQp3,Qp4の共
通ソースからコンタクトCONT2を介してユニットセル用
アルミニウム配線によって取出される。第６図（Ｂ）は
第６図（Ａ）の等価回路を示す。
第６図（Ａ）に示すような４入力ナンド回路用ユニッ
トセルを３入力ナンド回路に適用するためには、１つの
入力端子たとえばIN4を電源線LA2（Vcc）に接続すれば
よい。これにより、第７図に示す論理回路を得ることが
できる。
トセルを３入力ナンド回路に適用するためには、１つの
入力端子たとえばIN4を電源線LA2（Vcc）に接続すれば
よい。これにより、第７図に示す論理回路を得ることが
できる。
同様に、４入力ノア回路用ユニットセルを３入力ノア
回路に適用するには、１つの入力端子を電源線LA
1（Vss）に接続すればよい。
回路に適用するには、１つの入力端子を電源線LA
1（Vss）に接続すればよい。
上述のごとく、入力端子の１つを電源線に接続するこ
とを“クリップ”と呼び、本発明はこのようなクリップ
方法を改善しようとするものである。
とを“クリップ”と呼び、本発明はこのようなクリップ
方法を改善しようとするものである。
従来の技術および発明が解決しようとする問題点 CMISゲートアレイとして第９図に示すものは既に提案
されている。第９図においては、第３図〜第５図に示す
基本セルBCは縦方向チャネル領域CHおよび横方向チャネ
ル領域CH′を挾んでアレー状に配列されている。ＷはＰ
ウエルであって、Ｎチャネルトランジスタが形成され
る。R1,R2はラッチアップ防止用の不純物拡散領域であ
って、R1はN+形であり、R2はP+形である。また、I/Oは
入出力回路、Ｐはパッドである。
されている。第９図においては、第３図〜第５図に示す
基本セルBCは縦方向チャネル領域CHおよび横方向チャネ
ル領域CH′を挾んでアレー状に配列されている。ＷはＰ
ウエルであって、Ｎチャネルトランジスタが形成され
る。R1,R2はラッチアップ防止用の不純物拡散領域であ
って、R1はN+形であり、R2はP+形である。また、I/Oは
入出力回路、Ｐはパッドである。
つまり、第９図においては、基本セル内部に発生する
CMOS特有のラッチアップ現象を防止するために、Ｐチャ
ネルトランジスタ領域が形成されたＮ形基板にN+不純物
拡散領域R2を形成し、第10図に示すごとく、ユニットセ
ル用電源配線層LA1（Vcc）にコンタクトを介して接続さ
せ、他方、Ｎチャネルトランジスタが形成されたＰウエ
ルＷにP+不純物拡散領域R1を形成し、第10図に示すごと
く、ユニットセル用電源配線層LA2（Vss）にコンタクト
を介して接続させている。
CMOS特有のラッチアップ現象を防止するために、Ｐチャ
ネルトランジスタ領域が形成されたＮ形基板にN+不純物
拡散領域R2を形成し、第10図に示すごとく、ユニットセ
ル用電源配線層LA1（Vcc）にコンタクトを介して接続さ
せ、他方、Ｎチャネルトランジスタが形成されたＰウエ
ルＷにP+不純物拡散領域R1を形成し、第10図に示すごと
く、ユニットセル用電源配線層LA2（Vss）にコンタクト
を介して接続させている。
また、第９図においては、第10図に示す縦方向電源配
線層LA1,LA2に加えて、電源配線のインピーダンスを下
げるために、第11図に示すような横方向電源配線層LBも
配設され得る。なお、第11図において、横方向電源配線
層LB（Vss）は同一電源から由来する縦方向配線層（こ
の場合、LA2）とこの交点においてコンタクトを介して
接続されるが、このときには、配線層LA2は不純物拡散
領域R1とは接続されない。つまり、断線防止から２重コ
ンタクトを禁止している。
線層LA1,LA2に加えて、電源配線のインピーダンスを下
げるために、第11図に示すような横方向電源配線層LBも
配設され得る。なお、第11図において、横方向電源配線
層LB（Vss）は同一電源から由来する縦方向配線層（こ
の場合、LA2）とこの交点においてコンタクトを介して
接続されるが、このときには、配線層LA2は不純物拡散
領域R1とは接続されない。つまり、断線防止から２重コ
ンタクトを禁止している。
従来、上述のラッチアップ現象防止用の不純物拡散領
域を有し且つ横方向電源配線層を有する１列型CMOSゲー
トアレイにあける上述のクリップ方法は未だ提案されて
いない。
域を有し且つ横方向電源配線層を有する１列型CMOSゲー
トアレイにあける上述のクリップ方法は未だ提案されて
いない。
問題点を解決するための手段 本発明によれば、一導電型チャネルMISトランジスタ
と反対導電型MISトランジスタとを少なくとも１対有す
るCMIS基本セルが、縦方向配線チャネル領域と横方向配
線チャネル領域とを挟んでアレイ状に配列され、前記CM
IS基本セル間の横方向配線チャネル領域にラッチアップ
防止用の不純物拡散領域を形成したゲートアレイマスタ
スライス集積回路装置において、前記基本セルの１つの
ゲートを所望の電位にクリップする方法であって、前記
ゲートに隣接する横方向配線チャネル領域に前記所望の
電位の電源線が配設されているか否かを判定する工程、
前記所望の電位の電源線が配設されていると判定された
場合には前記ゲートを該電源線に接続することによりク
リップする工程、前記所望の電位の電源線が配設されて
いないと判定された場合には前記ゲートを前記ラッチア
ップ防止用の不純物拡散領域に接続することによりクリ
ップする工程、を具備することを特徴とする、ゲートア
レイマスタスライス集積回路装置におけるクリップ方
法、 が提供される。
と反対導電型MISトランジスタとを少なくとも１対有す
るCMIS基本セルが、縦方向配線チャネル領域と横方向配
線チャネル領域とを挟んでアレイ状に配列され、前記CM
IS基本セル間の横方向配線チャネル領域にラッチアップ
防止用の不純物拡散領域を形成したゲートアレイマスタ
スライス集積回路装置において、前記基本セルの１つの
ゲートを所望の電位にクリップする方法であって、前記
ゲートに隣接する横方向配線チャネル領域に前記所望の
電位の電源線が配設されているか否かを判定する工程、
前記所望の電位の電源線が配設されていると判定された
場合には前記ゲートを該電源線に接続することによりク
リップする工程、前記所望の電位の電源線が配設されて
いないと判定された場合には前記ゲートを前記ラッチア
ップ防止用の不純物拡散領域に接続することによりクリ
ップする工程、を具備することを特徴とする、ゲートア
レイマスタスライス集積回路装置におけるクリップ方
法、 が提供される。
本発明の目的は、ラッチアップ現象防止用の不純物拡
散領域を有し且つ横方向配線層を有する１列型CMOSゲー
トアレイにおけるクリップ方法を提供することにあり、
その手段は、クリップすべき基本セルのゲートに隣接す
る横方向配線チャネル領域に所望の電位の電源線が配設
されている場合、この電源線に前記ゲートを接続し、他
方、上記隣接する横方向配線チャネル領域に所望の電位
の電源線が配設されていない場合、このチャネル領域の
ラッチアップ防止用不純物拡散領域に前記ゲートを接続
することにより達成される。
散領域を有し且つ横方向配線層を有する１列型CMOSゲー
トアレイにおけるクリップ方法を提供することにあり、
その手段は、クリップすべき基本セルのゲートに隣接す
る横方向配線チャネル領域に所望の電位の電源線が配設
されている場合、この電源線に前記ゲートを接続し、他
方、上記隣接する横方向配線チャネル領域に所望の電位
の電源線が配設されていない場合、このチャネル領域の
ラッチアップ防止用不純物拡散領域に前記ゲートを接続
することにより達成される。
作用 上述の方法により、ゲートに隣接する横方向配線チャ
ネル領域に配設された電源線（第２層）は縦方向に配設
された同種の電源線（第１層）とコンタクトを介して接
続されているので、ゲートは第２層の電源線に接続され
ると、第１層の電源線に接続されたことになる。また、
ゲートに隣接する横方向配線チャネル領域に配設された
第２層の電源線が縦方向に配設された第１層の電源線と
異種の場合、第１層はラッチアップ防止用の不純物拡散
領域にコンタクトを介して接続されているので、ゲート
はラッチアップ防止用の不純物拡散領域に接続される
と、やはり、第１層の電源線に接続されたことになる。
ネル領域に配設された電源線（第２層）は縦方向に配設
された同種の電源線（第１層）とコンタクトを介して接
続されているので、ゲートは第２層の電源線に接続され
ると、第１層の電源線に接続されたことになる。また、
ゲートに隣接する横方向配線チャネル領域に配設された
第２層の電源線が縦方向に配設された第１層の電源線と
異種の場合、第１層はラッチアップ防止用の不純物拡散
領域にコンタクトを介して接続されているので、ゲート
はラッチアップ防止用の不純物拡散領域に接続される
と、やはり、第１層の電源線に接続されたことになる。
実施例 第12図は横方向配線チャネル領域に電源線がない場合
にあって、Vssにクリップする場合を説明するための平
面図、第13図は第12図のXIII-XIII線断面図である。こ
の場合、P+不純物拡散領域R1は電源線LA2（Vss）とコン
タクトCONT3を介して接続される。従って、ゲートＧをV
ssにクリップする場合、電源線LA2と同一層である層LA3
によってゲートＧをP+不純物拡散領域R1にコンタクトCO
NT4を介して接続する。これにより、ゲートＧは電源Vss
に接続される。
にあって、Vssにクリップする場合を説明するための平
面図、第13図は第12図のXIII-XIII線断面図である。こ
の場合、P+不純物拡散領域R1は電源線LA2（Vss）とコン
タクトCONT3を介して接続される。従って、ゲートＧをV
ssにクリップする場合、電源線LA2と同一層である層LA3
によってゲートＧをP+不純物拡散領域R1にコンタクトCO
NT4を介して接続する。これにより、ゲートＧは電源Vss
に接続される。
また、第12図において、ゲートＧをVccにクリップす
る場合には、ゲートＧの左端をN+不純物拡散領域R2に接
続させる。
る場合には、ゲートＧの左端をN+不純物拡散領域R2に接
続させる。
第14図は横方向配線チャネル領域に電源線がある場合
にあってVssにクリップするための平面図、第１図はＩ
−Ｉ線断面図である。この場合、電源線LA1はN+不純物
拡散領域R2にコンタクトCONT5を介して接続されるが、
電源線LA2はP+不純物拡散領域R1に接続されず、横方向
電源線LBにコンタクトCONT6を介して接続される。つま
り、電源線LA2がP+不純物拡散領域R1に接続されないの
は、断線防止のために二重コンタクトを禁止しているた
めである。この場合、P+不純物拡散領域R1は高抵抗のＰ
ウエル２を介して隣接するP+不純物拡散領域に接続され
ているのでVssに保持される。従って、ゲートＧを電源
線LA2に接続された横方向の電源線LBにコンタクトCONT7
を介して接続させることによりクリップする。
にあってVssにクリップするための平面図、第１図はＩ
−Ｉ線断面図である。この場合、電源線LA1はN+不純物
拡散領域R2にコンタクトCONT5を介して接続されるが、
電源線LA2はP+不純物拡散領域R1に接続されず、横方向
電源線LBにコンタクトCONT6を介して接続される。つま
り、電源線LA2がP+不純物拡散領域R1に接続されないの
は、断線防止のために二重コンタクトを禁止しているた
めである。この場合、P+不純物拡散領域R1は高抵抗のＰ
ウエル２を介して隣接するP+不純物拡散領域に接続され
ているのでVssに保持される。従って、ゲートＧを電源
線LA2に接続された横方向の電源線LBにコンタクトCONT7
を介して接続させることによりクリップする。
また、第14図において、ゲートＧをVccにクリップす
る場合には、ゲートＧの左端をN+不純物拡散領域R2に接
続させる。
る場合には、ゲートＧの左端をN+不純物拡散領域R2に接
続させる。
このように、ゲートをVccにクリップする場合にあっ
て、隣接する横方向配線チャネルにVcc用電源線がある
場合には、該電源線にゲートを接続し、逆にない場合に
は、この配線チャネルにあるラッチアップ防止用の不純
物拡散領域にゲートを接続する。同様に、ゲートをVss
にクリップする場合に、隣接する横方向配線チャネルに
Vss用電源線がある場合には、該電源線にゲートを接続
し、逆にない場合には、この配線チャネルにあるラッチ
アップ防止用の不純物拡散領域にゲートを接続する。
て、隣接する横方向配線チャネルにVcc用電源線がある
場合には、該電源線にゲートを接続し、逆にない場合に
は、この配線チャネルにあるラッチアップ防止用の不純
物拡散領域にゲートを接続する。同様に、ゲートをVss
にクリップする場合に、隣接する横方向配線チャネルに
Vss用電源線がある場合には、該電源線にゲートを接続
し、逆にない場合には、この配線チャネルにあるラッチ
アップ防止用の不純物拡散領域にゲートを接続する。
発明の効果 以上説明したように本発明によれば、ラッチアップ防
止用の不純物拡散領域を有し且つ横方向電源層を有する
１列型CMOSゲートアレイに対して優れたクリップ方法を
提供できる。
止用の不純物拡散領域を有し且つ横方向電源層を有する
１列型CMOSゲートアレイに対して優れたクリップ方法を
提供できる。
第１図は本発明に係るゲートアレイマスタスライス集積
回路装置におけるクリップ方法を説明するための断面
図、第２図は相補形MISゲートアレイに用いられる基本
セルの一例を示す等価回路図、第３図は第２図の平面
図、第４図および第５図はそれぞれ第３図のIV-IV線断
面図およびＶ−Ｖ線断面図、第６図（Ａ）は４入力ナン
ド回路ユニットセル用CMISゲートアレイの一例を示す平
面図、第６図（Ｂ）は第６図（Ａ）の等価回路図、第７
図，第８図はクリップを説明する論理回路図、第９図は
本発明に係るクリップ方法が適用されるゲートアレイマ
スタスライス集積回路装置の全体図、第10図，第11図は
第９図の部分拡大図、第12図は本発明に係るクリップ方
法を示す一例を説明する平面図、第13図は第12図のXIII
-XIII線断面図、第14図は本発明に係るクリップ方法を
示す他の例を説明する平面図である。 1:基板、2:Pウエル、4:ゲート（入力端子）、5:P+チャ
ネル不純物拡散領域、6:N+チャネル不純物拡散領域、LA
1,LA2,LA3：縦方向配線層、LB:横方向配線層、R1,R2：
ラッチアップ防止用不純物拡散領域。
回路装置におけるクリップ方法を説明するための断面
図、第２図は相補形MISゲートアレイに用いられる基本
セルの一例を示す等価回路図、第３図は第２図の平面
図、第４図および第５図はそれぞれ第３図のIV-IV線断
面図およびＶ−Ｖ線断面図、第６図（Ａ）は４入力ナン
ド回路ユニットセル用CMISゲートアレイの一例を示す平
面図、第６図（Ｂ）は第６図（Ａ）の等価回路図、第７
図，第８図はクリップを説明する論理回路図、第９図は
本発明に係るクリップ方法が適用されるゲートアレイマ
スタスライス集積回路装置の全体図、第10図，第11図は
第９図の部分拡大図、第12図は本発明に係るクリップ方
法を示す一例を説明する平面図、第13図は第12図のXIII
-XIII線断面図、第14図は本発明に係るクリップ方法を
示す他の例を説明する平面図である。 1:基板、2:Pウエル、4:ゲート（入力端子）、5:P+チャ
ネル不純物拡散領域、6:N+チャネル不純物拡散領域、LA
1,LA2,LA3：縦方向配線層、LB:横方向配線層、R1,R2：
ラッチアップ防止用不純物拡散領域。
Claims (1)
- 【請求項１】一導電型チャネルMISトランジスタと反対
導電型MISトランジスタとを少なくとも１対有するCMIS
基本セルが、縦方向配線チャネル領域と横方向配線チャ
ネル領域とを挟んでアレイ状に配列され、前記CMIS基本
セル間の横方向配線チャネル領域にラッチアップ防止用
の不純物拡散領域を形成したゲートアレイマスタスライ
ス集積回路装置において、前記基本セルの１つのゲート
を所望の電位にクリップする方法であって、 前記ゲートに隣接する横方向配線チャネル領域に前記所
望の電位の電源線が配設されているか否かを判定する工
程、 前記所望の電位の電源線が配設されていると判定された
場合には前記ゲートを該電源線に接続することによりク
リップする工程、 前記所望の電位の電源線が配設されていないと判定され
た場合には前記ゲートを前記ラッチアップ防止用の不純
物拡散領域に接続することによりクリップする工程、 を具備することを特徴とする、ゲートアレイマスタスラ
イス集積回路装置におけるクリップ方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220447A JPH0828482B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| KR858507267A KR900005150B1 (en) | 1984-10-03 | 1985-10-02 | Gate array integrated circuit device |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220447A JPH0828482B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199348A JPS6199348A (ja) | 1986-05-17 |
| JPH0828482B2 true JPH0828482B2 (ja) | 1996-03-21 |
Family
ID=16751254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220447A Expired - Lifetime JPH0828482B2 (ja) | 1984-10-03 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828482B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011077664A1 (ja) * | 2009-12-25 | 2011-06-30 | パナソニック株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210660A (ja) * | 1982-06-01 | 1983-12-07 | Seiko Epson Corp | 半導体装置 |
-
1984
- 1984-10-22 JP JP59220447A patent/JPH0828482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6199348A (ja) | 1986-05-17 |
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