DE3586385T2 - Integrierte gate-matrixstruktur. - Google Patents

Integrierte gate-matrixstruktur.

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Description

  • Die vorliegende Erfindung bezieht sich auf eine integrierte Gate-Array-Anordnung.
  • Da im allgemeinen hochintegrierte Schaltungen (LSI), wie ein Komplex integrierter logischer Schaltungen, in Übereinstimmung mit den Anforderungen der Kunden nach einem bevorzugten Entwurf oder Entwicklungsanforderungen hergestellt werden, wird eine kleine Menge von einer großen Anzahl verschiedener Schaltungen hergestellt. Um umgehend solche Schaltungen bei geringen Kosten herstellen zu können, ist ein Gate-Array- (Stammscheiben-) Verfahren vorgeschlagen worden.
  • Nach dem Gate-Array-Verfahren wird eine große Anzahl von Basiszellen regelmäßig im voraus hergestellt, und entsprechend den Kundenwünschen oder Entwicklungswünschen werden Verbindungsmasken für die Einheitszellen entworfen und hergestellt, so daß die inneren Verbindungen innerhalb der Basiszellen und die dazwischenliegenden Verbindungen hergestellt werden. Da die Konfiguration der Basiszelle gemeinsam ist, wird der Herstellungs- oder Entwicklungszeitraum reduziert, und dementsprechend werden die Herstellungs- oder Entwicklungskosten reduziert.
  • Zu beachten ist, daß eine Konfiguration einer Basiszelle durch die Verunreinigungsdiffusionszonen innerhalb eines Halbleitersubstrats und die unentbehrlichen Verbindungen darin bestimmt wird, und dementsprechend wird dies als Volumenkonfiguration bezeichnet.
  • Die vorliegende Erfindung ist darauf gerichtet, solch eine Volumenkonfiguration zu verbessern.
  • Eine Volumenkonfiguration des Standes der Technik umfaßt eine Vielzahl von Arrays des Einzelspaltentyps, von denen jedes eine Reihe von entlang der Spaltenrichtung der Anordnung angeordneten Basiszellen enthält. In solch einer Volumenkonfiguration wird jedoch, wenn Einheitszellen konstruiert werden, deren longitudinale Länge vergrößert, und dies bewirkt eine Verminderung der Eigenschaften der Signalübertragungsgeschwindigkeit und dergleichen. Außerdem werden die Verbindungen zwischen den Basiszellen lang, und manchmal wird es notwendig, die Verbindungsbereiche zwischen den Arrays des Einzelspaltentyps zu vergrößern, was vom Gesichtspunkt der Integration aus nachteilig ist.
  • Um die Nachteile bei dem obengenannten Einzelspaltentyp zu vermeiden, ist eine Volumenkonfiguration vorgeschlagen worden, die eine Vielzahl von Arrays des Matrixtyps, wie Arrays des Doppelspaltentyps, umfaßt. Bei einer Volumenkonfiguration mit Arrays des Matrixtyps wird es jedoch manchmal unmöglich, die Verbindungen für Einheitszellen anzuordnen, da die Redundanz von Verbindungen für Einheitszellen gering ist, wie später erklärt wird.
  • Im IBM Technical Disclosure Bulletin Bd. 26, Nr. 5, Oktober 1983, S. 2404-2407, J. P. Bansal "MOS(N-Well) master image chip" wird eine aus Spalten von Zellen gebildete Gate- Array-Anordnung beschrieben. Jede Spalte von p-leitenden Anordnungen wird auf beiden Seiten von Spalten n-leitender Anordnungen flankiert. EP-A-0119059 (Toshiba) beschreibt eine alternative Anordnung, bei der spaltenartige, aneinander angrenzende Arrays gebildet sind, wodurch Spalten von Anordnungen mit dem gleichen Leitfähigkeitstyp von benachbarten spaltenartigen Arrays nebeneinander liegen. Zwischen zwei benachbarten Arrays ist keine Verdrahtungszone vorgesehen.
  • Entsprechend der vorliegenden Erfindung ist eine integrierte Gate-Array-Anordnung vorgesehen mit:
  • einer Vielzahl von Arrays des Einzelspaltentyps, die jeweils eine Reihe von entlang der Spaltenrichtung der genannten Anordnung angeordneten Basiszellen umfassen;
  • einer Vielzahl von Arrays des Matrixtyps, die jeweils eine Vielzahl von nahe beieinanderliegenden Spaltenarrays entlang der Reihenrichtung der genannten Anordnung umfassen, wobei jedes der Spaltenarrays eine Reihe von entlang der Spaltenrichtung der genannten Anordnung angeordneten Basiszellen umfaßt;
  • einer Vielzahl von ersten, entlang der Spaltenrichtung der genannten Anordnung über den genannten Arrays des Einzelspaltentyps und den genannten Arrays des Matrixtyps angeordneten Energieversorgungsleitungen; und
  • longitudinalen Verbindungsbereichen, die entlang der Spaltenrichtung der genannten Anordnung zwischen den Arrays des Einzelspaltentyps und den genannten Arrays des Matrixtyps angeordnet sind, zum Bereitstellen von Bereichen für Verbindungen zum Verbinden der genannten Basiszellen untereinander, wodurch Einheitszellen geschaffen werden, wobei jedes Array des Matrixtyps zwischen Arrays des Einzelspaltentyps angeordnet ist.
  • Die vorliegende Erfindung sieht eine integrierte Gate- Array-Anordnung mit einer Redundanz von Verbindungen für Verbindungsbereiche, und mit ausgezeichneten Eigenschaften, wie die Signalübertragungsgeschwindigkeit, sowie einer hohen Integration vor.
  • Die vorliegende Erfindung wird durch die nachstehende Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen besser verstanden, in denen:
  • Fig. 1 ein Ersatzschaltungsdiagramm eines Beispiels einer Basiszelle eines komplementären Metallisolatorhalbleiters (CMIS) ist;
  • Fig. 2 eine Draufsicht auf die Basiszelle von Fig. 1 ist;
  • Fig. 3 und 4 Querschnittsansichten entlang der Linien III-III bzw. IV-IV von Fig. 2 sind;
  • Fig. 5 eine Draufsicht auf eine integrierte Gate-Array- Anordnung des Standes der Technik ist;
  • Fig. 6 ein Plan von Verbindungen für Einheitszellen, angewandt auf die Basiszellen von Fig. 5 ist;
  • Fig. 7 ein Plan von Verbindungen für Einheitszellen, angewandt auf Basiszellen des Doppelspaltentyps ist;
  • Fig. 8 eine Draufsicht auf eine Ausführungsform der integrierten Gate-Array-Anordnung entsprechend der vorliegenden Erfindung ist;
  • Fig. 9 eine Vergrößerung des Arrays des Doppelspaltentyps von Fig. 8 ist;
  • Fig. 10 ein Plan von Verbindungen für Einheitszellen, angewandt auf das Array des Einzelspaltentyps von Fig. 1 ist;
  • Fig. 11 ein Plan von Verbindungen für Einheitszellen, angewandt auf das Array des Doppelspaltentyps von Fig. 1 ist;
  • Fig. 12A eine Draufsicht auf Verbindungen von zwei Basiszellen für eine Einheitszelle einer NAND-Schaltung mit 4 Eingängen ist;
  • Fig. 12B ein Ersatzschaltungsdiagramm der Einheitszelle von Fig. 12A ist;
  • Fig. 13 und 14 logische Schaltpläne zur Erklärung eines Klemmverfahrens sind;
  • Fig. 15 eine Vergrößerung des Arrays des Einzelspaltentyps von Fig. 8 ist, in dem Verunreinigungsdiffusionszonen zum Vermeiden der Verriegelungserscheinung vorgesehen sind;
  • Fig. 16 eine Modifizierung von Fig. 15 ist, bei der eine Energieversorgungsleitung hinzugefügt ist;
  • Fig. 17 eine Draufsicht zur Erklärung eines Klemmverfahrens entsprechend der vorliegenden Erfindung, angewandt auf das Array des Einzelspaltentyps von Fig. 15 ist;
  • Fig. 18 eine Draufsicht entlang der Linie XVIII-XVIII von Fig. 17 ist;
  • Fig. 19 eine Draufsicht zur Erklärung eines Klemmverfahrens entsprechend der vorliegenden Erfindung, angewandt auf das Array des Einzelspaltentyps von Fig. 16 ist;
  • Fig. 20 eine Draufsicht entlang der Linie XX-XX von Fig. 19 ist;
  • Fig. 21 eine Vergrößerung des Arrays des Doppelspaltentyps von Fig. 9 ist, in dem Verunreinigungsdiffusionszonen zum Vermeiden der Verriegelungserscheinung vorgesehen sind;
  • Fig. 22 eine Modifizierung von Fig. 21 ist, bei der eine Energieversorgungsleitung hinzugefügt ist;
  • Fig. 23 eine Draufsicht zur Erklärung eines Klemmverfahrens entsprechend der vorliegenden Erfindung ist, angewandt auf das Einzelspaltenarray von Fig. 21;
  • Fig. 24 eine Draufsicht entlang der Linie XXIV-XXIV von Fig. 23 ist;
  • Fig. 25 eine Draufsicht zur Erklärung eines Klemmverfahrens entsprechend der vorliegenden Erfindung, angewandt auf das Einzelspaltenarray von Fig. 22 ist;
  • Fig. 26 eine Draufsicht entlang der Linie XXVI-XXVI von Fig. 25 ist; und
  • Fig. 27 eine Draufsicht auf eine andere Ausführungsform der integrierten Gate-Array-Anordnung entsprechend der vorliegenden Erfindung ist;
  • Fig. 28 eine Draufsicht ist, die zusätzliche Energieversorgungsleitungen entsprechend der vorliegenden Erfindung darstellt;
  • Fig. 29 eine Draufsicht auf eine integrierte Gate- Array-Anordnung ist, an die die Energieversorgungsleitungen von Fig. 28 angelegt sind; und
  • Fig. 30 eine Vergrößerung der Anordnung von Fig. 29 ist.
  • Zuerst wird ein Beispiel einer Basiszelle unter Bezugnahme auf die Fig. 1, 2, 3 und 4 erklärt.
  • Fig. 1 ist ein Ersatzschaltungsdiagramm einer CMIS- Basiszelle. Die Basiszelle umfaßt ein Paar von p-Kanal-Transistoren Qp1 und Qp2 mit einer gemeinsamen Source und ein Paar von n-Kanal-Transistoren Qn1 und Qn2 mit einer gemeinsamen Source. In diesem Fall sind die Gates des p-Kanal-Transistors Qp1 und des n-Kanal-Transistors Qn1 miteinander verbunden, und die Gates des p-Kanal-Transistors Qp2 und des n-Kanal-Transistors Qn2 sind miteinander verbunden. Unter Bezugnahme auf Fig. 2, welche eine Draufsicht auf die Basiszelle von Fig. 1 ist, und Fig. 3 und 4, welche Querschnittsansichten entlang der Linie III-III bzw. IV-IV von Fig. 2 sind, bezeichnet das Bezugszeichen 1 ein n&supmin;-leitendes monokristallines Siliziumsubstrat 1 mit einer p&supmin;-leitenden Mulde 2 für die n-Kanal-Transistoren Qn1 und Qn2. Ferner ist darauf eine Array-Oxidschicht 3 zum Isolieren der Transistoren (aktive Bereiche) voneinander gebildet, und eine Gate-Oxidschicht 4 ist auf jedem aktiven Bereich gebildet. Ferner sind p&spplus;-leitende Verunreinigungsdiffusionszonen 5 für die p-Kanal- Transistoren Qp1 und Qp2 gebildet, und n&spplus;-leitende Verunreinigungsdiffusionszonen 5 sind für die n-Kanal- Transistoren Qn1 und Qn2 gebildet. Zum Schluß wird eine polykristalline Siliziumschicht 7 für die Verbindung der Gates der Transistoren Qp1 und Qn1 und die Verbindung der Gates der Transistoren Qp2 und Qn2 gebildet, womit der Massivprozeß einer Gate-Array-LSI beendet ist. Danach werden, wie es die Angelegenheit erfordert, das heißt, wie es Kunden erfordern oder die Entwicklung erfordert, auf der Basiszelle Verbindungsmuster gebildet, wie in Fig. 1 bis 4 dargestellt.
  • Wie in Fig. 5 beim Stand der Technik dargestellt, werden Basiszellen in der Mitte eines Chips angeordnet. Das heißt, jedes Array des Einzelspaltentyps BCI umfaßt eine Reihe von Basiszellen entlang der Spaltenrichtung des Chips, und Verbindungs- (Kanal-) Bereiche CH sind zwischen den Arrays BC1 vorgesehen. In Fig. 5 bezeichnet I/O eine Eingangs-/Ausgangsschaltung für die Verbindung nach außen, und P bezeichnet eine Anschlußinsel.
  • Beispiele von auf den obengenannten Arrays der Einzelspaltentyps BC1 gebildeten Einheitszelle sind in Fig. 6 dargestellt. Das heißt, durch durchgehende Linien gekennzeichnete Verbindungen LA, parallel zu den Arrays BC1, werden durch eine erste Aluminiumschicht gebildet, und durch Strichlinien gekennzeichnete Verbindungen LB, senkrecht zu den Arrays BC1, werden durch eine zweite Aluminiumschicht gebildet. Somit werden die Verbindungen innerhalb der Einheitszellen und die dazwischenliegenden Verbindungen durch die Verbindungen LA und LB gebildet.
  • Wenn jedoch Einheitszellen auf den Arrays des Einzelspaltentyps BC1 gebildet werden, wird die Länge einer Einheitszelle groß, wodurch die Länge der obengenannten Verbindungen LA und LB vergrößert wird und die Eigenschaften, wie die Signalübertragungsgeschwindigkeit und dergleichen, vermindert werden. Außerdem muß als Resultat der vergrößerten Länge der Verbindungen LA und LB jeder Verbindungskanalbereich CH zwischen den Arrays des Einzelspaltentyps BC1 groß sein, was vom Gesichtspunkt der Integration aus unvorteilhaft ist.
  • Um die obengenannten Nachteile zu beseitigen, ist zu beachten, daß eine Lösung darin besteht, ein Basiszellenarray als Array des Matrixtyps zu konstruieren, so wie ein Array des Doppelspaltentyps, wodurch die Länge der Einheitszellen verringert wird, und die Eigenschaften, wie die Signalübertragungsgeschwindigkeit und dergleichen, durch die Verringerung der Länge der Verbindungen LA und LB verbessert werden. Da die Verbindungsbereiche zwischen den Arrays des Matrixtyps verkleinert werden, wird außerdem die Integration verbessert. Wenn jedoch, wie in Fig. 7 dargestellt, alle Basiszellenarrays durch solche Arrays des Doppelspaltentyps BC2-1, BC2-2, BC2-3, ..., in einem Array des Doppelspaltentyps, wie BC2-2, konstruiert werden, müssen die Verbindungen für die Einheitszellen auf einer Seite dieses Arrays BC2-2 sein, so daß, selbst wenn auf einer Seite des Arrays des Doppelspaltentyps BC2-2, d. h. in einem Verbindungsbereich CH&sub1;, kein Raum vorhanden ist, und auf der anderen Seite des Arrays des Doppelspaltentyps BC2-2, d. h. in einem Verbindungsbereich CH&sub2;, Raum vorhanden ist, es manchmal unmöglich wird, die notwendigen Verbindungen für die Einheitszellen des Arrays des Doppelspaltentyps BC2-2 anzuordnen.
  • In Fig. 8, welche eine Ausführungsform der vorliegenden Erfindung darstellt, sind Arrays des Doppelspaltentyps BC2, wie im Detail in Fig. 9 dargestellt, zwischen Arrays des Einzelspaltentyps BC1 angeordnet. Wie in Fig. 8 und 9 dargestellt, ist an der Außenseite des Arrays des Doppelspaltentyps BC2 ein Verbindungsbereich CH vorgesehen, jedoch ist kein Verbindungsbereich zwischen den Arrays des Einzelspaltentyps BC1-1 und BC1-2 des Arrays des Doppelspaltentyps BC2. Außerdem haben die Arrays des Einzelspaltentyps BC1-1 und BC1-2 innerhalb des Arrays des Doppelspaltentyps BC2 eine symmetrische Konfiguration.
  • Figur 10 ist eine Draufsicht auf ein Beispiel von Verbindungen für Einheitszellen, angewandt auf das Array des Einzelspaltentyps BC1 von Fig. 8, und Fig. 11 ist eine Draufsicht auf Verbindungen für die gleichen Einheitszellen, angewandt auf das Array des Doppelspaltentyps BC2 von Fig. 8. Wenn man Fig. 10 mit Fig. 11 vergleicht, beträgt in Fig. 10 die Anzahl der Stufen der verwendeten Basiszellen 8, während in Fig. 11 die Anzahl der Stufen der verwendeten Basiszellen 4 beträgt. Deshalb sind die aus der ersten Aluminiumschicht bestehenden Verbindungen innerhalb des Basiszellenarrays (welches durch durchgehende Linien gekennzeichnet ist und dessen Kontakte durch einfache Kreise gekennzeichnet sind) in Fig. 11 relativ kurz im Vergleich zu jenen in Fig. 10. Außerdem haben die Verbindungen LB&sub1; bis LB&sub5; der zweiten Aluminiumschicht für Einheitszellen (welche durch Strichlinien gekennzeichnet sind und deren Kontakte durch doppelte Kreise gekennzeichnet sind) in Fig. 11 einen kleineren Abstand im Vergleich zu jenen in Fig. 10. Als Resultat kann die Anzahl von auf den Verbindungsbereichen CH angeordneten Verbindungen für andere Einheitszellen verringert werden, und die Länge der Verbindungen kann auch verringert werden.
  • In Fig. 10 befinden sich alle Verbindungen LB&sub1; bis LB&sub5; auf beiden Seiten des Arrays des Einzelspaltentyps BC1, und deshalb können jegliche Verbindungskanalbereiche auf beiden Seiten des Arrays des Einzelspaltentyps BC1 benutzt werden. Andererseits befinden sich in Fig. 11 die Verbindungen LB&sub1;, LB&sub2; und LB&sub3; auf einer Seite des Arrays des Doppelspaltentyps BC2, und die Verbindungen LB&sub4; und LB&sub5; befinden sich auf beiden Seiten davon. Das heißt, die Verbindungen LB&sub1; bis LB&sub3; müssen auf einem Verbindungsbereich einer Seite davon angeschlossen sein.
  • In Fig. 8 befindet sich ein Array des Einzelspaltentyps BC1 gegenüber mindestens einer Seite eines Arrays des Doppelspaltentyps BC2. Da das Array des Einzelspaltentyps BC1 einen Verbindungsbereich auf beiden Seiten davon nutzen kann, kann deshalb die beschränkte Nutzung der Verbindungsbereiche auf den Seiten des Arrays des Doppelspaltentyps BC2 ausreichend abgedeckt werden. Das heißt, falls die Festlegung von Verbindungen von Einheitszellen für die Arrays des Doppelspaltentyps BC2 vor der Festlegung der Verbindungen von Einheitszellen für die Arrays des Einzelspaltentyps BC1 erfolgt, kann die Möglichkeit von Nicht-Verbindungen reduziert werden.
  • Gewöhnlich werden Basiszellen von jeder Einheitszelle geteilt, wie eine NAND-Schaltung mit 4 Eingängen, eine NOR-Schaltung mit 4 Eingängen, eine NAND-Schaltung mit 6 Eingängen, eine NOR-Schaltung mit 6 Eingängen oder dergleichen. In diesem Fall wird eine NAND-Schaltung mit 3 Eingängen demselben Bereich wie eine NOR-Schaltung mit 4 Eingängen zugeordnet, eine NOR-Schaltung mit 3 Eingängen wird demselben Bereich wie eine NOR- Schaltung mit 4 Eingängen zugeordnet, und eine NOR-Schaltung mit 5 Eingängen wird demselben Bereich wie eine NOR- Schaltung mit 6 Eingängen zugeordnet.
  • Wie in Fig. 12A dargestellt, umfaßt zum Beispiel eine NAND-Schaltung mit 4 Eingängen vier p-Kanal-Transistoren Qp1 bis Qp4 und vier n-Kanal-Transistoren Qn1 bis Qn4. Das gemeinsame Gate der Transistoren Qp1 und Qn1 dient als Eingangsanschluß IN&sub1;, das gemeinsame Gate der Transistoren Qp2 und Qn2 dient als Eingangsanschluß IN&sub2;, das gemeinsame Gate der Transistoren Qp3 und Qn3 dient als Eingangsanschluß IN&sub3; und das gemeinsame Gate der Transistoren Qp4 und Qn4 dient als Eingangsanschluß IN&sub4;. Ein Ausgang OUT wird von dem Drain des Transistors Qn4 über einen Kontakt CONT&sub2; durch eine Aluminiumverbindung für Einheitszellen entnommen. Figur 12B zeigt eine Ersatzschaltung von Fig. 12A.
  • Um die Einheitszelle für eine NAND-Schaltung mit 4 Eingängen für eine NAND-Schaltung mit 3 Eingängen einzusetzen, kann ein Eingangsanschluß, wie IN&sub4;, mit einer Energieversorgungsleitung LA&sub2; (VSS) verbunden werden. Somit wird eine logische Schaltung, wie in Fig. 13 abgebildet, erhalten.
  • Ähnlich kann, um die Einheitszelle für eine NOR-Schaltung mit 4 Eingängen für eine NOR-Schaltung mit 3 Eingängen einzusetzen, ein Eingangsanschluß mit einer Energieversorgungsleitung LA&sub1; (VCC) verbunden werden. Somit kann eine logische Schaltung von Fig. 14 erhalten werden.
  • Die Verbindung eines Eingangsanschlusses mit einer Energieversorgungsleitung, wie oben erklärt, wird "Klemme" genannt.
  • In Fig. 15, welche eine Vergrößerung des Arrays des Einzelspaltentyps BC1 von Fig. 8 ist, sind transversale Verbindungsbereiche CH' zwischen den Basiszellen des Arrays des Einzelspaltentyps BC1 vorgesehen. In jeder der transversalen Verbindungsbereiche CH' sind Verunreinigungsdiffusionszonen R&sub1; und R&sub2; zum Vermeiden der Verriegelungserscheinung, die für die CMIS-Konfiguration typisch ist, vorgesehen. Das heißt, die Verunreinigungsdiffusionszone R&sub1;, die in diesem Fall n&spplus;-leitend ist, wird zum Erzeugen einer negativen Vorspannung im Substrat 1 (Fig. 2 bis 4) benutzt, und die Verunreinigungsdiffusionszone R&sub2;, die in diesem Fall p&spplus;-leitend ist, erzeugt eine positive Vorspannung in der p-Mulde 2 (Fig. 2 bis 4). Zu diesem Zweck wird die n&spplus;-Verunreinigungsdiffusionszone R1 über einen Kontakt mit der Energieversorgungsverbindungsschicht LA&sub1; (VCC) verbunden, und die p&spplus;-leitende Verunreinigungsdiffusionszone R&sub2; wird über einen Kontakt mit der Energieversorgungsleitung LA&sub2; (VSS) verbunden.
  • In Fig. 16, welche eine Modifizierung von Fig. 15 ist, ist zusätzlich zu den longitudinalen Energieversorgungsverbindungsschichten LA&sub1; und LA&sub2; eine transversale Energieversorgungsverbindungsschicht LB hinzugefügt, um die Impedanz der Energieversorgungsleitungen für Einheitszellen zu verringern. Es ist zu beachten, daß in Fig. 16 die transversale Energieversorgungsverbindungsschicht LB (VCC) an ihrer Zwischenverbindung über einen Kontakt mit der longitudinalen Verbindungsschicht (in diesem Fall LA&sub2;) verbunden ist, aber die Verbindungsschicht LA&sub2; ist nicht mit der p&spplus;-leitenden Verunreinigungsdiffusionszone R&sub2; verbunden. Das heißt, doppelte Kontakte sind nicht zugelassen, um Unterbrechungen zu vermeiden.
  • Ein Klemmverfahren für ein Array des Einzelspaltentyps mit transversalen Verbindungsbereichen für Verunreinigungsdiffusionszonen und transversalen Energieversorgungsverbindungsschichten wird nachstehend erklärt.
  • Ein Klemmen wird bei einem Array des Einzelspaltentyps wie in Fig. 15 dargestellt ausgeführt, wodurch ein Array eines Einzelspaltentyps wie in Fig. 17 dargestellt erhalten wird. Zu beachten ist, daß Fig. 18 eine Querschnittsansicht entlang der Linie XVIII-XVIII von Fig. 17 ist. In diesem Fall wird ein Gate G an VSS geklemmt, wenn keine Energieversorgungsleitung entlang des transversalen Verbindungsbereichs CH' vorgesehen ist. Das heißt, die n&spplus;-leitende Verunreinigungsdiffusionszone R&sub2; wird über einen Kontakt CONT&sub3; mit der Energieversorgungsleitung LA&sub2; (VSS) verbunden. Deshalb wird im Fall des Klemmens von Gate G an VSS das Gate G durch eine Schicht LA&sub2;', welche dieselbe Schicht wie die Leitung LA&sub2; ist, durch einen Kontakt CONT&sub4; mit der Verunreinigungsdiffusionszone R&sub2; verbunden. Somit ist das Gate G mit der Energieversorgung VSS verbunden.
  • Auch in Fig. 17 ist, beim Klemmen des Gates G an VCC, die linke Seite des Gates G mit der n&spplus;-leitenden Verunreinigungsdiffusionszone R&sub1; verbunden.
  • Ein Klemmen bei einem Array des Einzelspaltentyps wird wie in Fig. 16 dargestellt ausgeführt, wodurch ein Array des Einzelspaltentyps wie in Fig. 19 dargestellt erhalten wird. Zu beachten ist, daß Fig. 20 eine Querschnittsansicht entlang der Linie XX-XX von Fig. 19 ist. In diesem Fall wird ein Gate G an VSS geklemmt, wenn eine Energieversorgungsleitung LB (VSS) entlang des transversalen Verbindungsbereichs CH' vorgesehen ist. Das heißt, die Energieversorgungsleitung LA&sub1; ist über einen Kontakt CONT&sub5; mit der n&spplus;-leitenden Verunreinigungsdiffusionszone R&sub1; verbunden, aber die Energieversorgungsleitung LA&sub2; ist nicht mit der p&spplus;-leitenden Verunreinigungsdiffusionszone R&sub2; verbunden, und ist über einen Kontakt CONT&sub6; mit der transversalen Energieversorgungsleitung LB (VSS) verbunden, da doppelte Kontakte untersagt sind, um Unterbrechungen zu vermeiden. In diesem Fall ist die p&spplus;-leitende Verunreinigungsdiffusionszone R&sub2; über die p-Mulde, die einen hohen Widerstand hat, mit einer anderen p&spplus;-leitenden Verunreinigungsdiffusionszone verbunden, so daß die Zone R&sub2; an VSS bleibt. Deshalb wird ein Klemmen durch das Verbinden von Gate G über den Kontakt CONT&sub7; mit der transversalen Energieversorgungsleitung LB durchgeführt, die auch mit der Energieversorgungsleitung LA&sub2; verbunden ist.
  • Auch in Fig. 19 ist, im Fall des Klemmens des Gates G an VCC, die linke Seite des Gates G mit der n&spplus;-leitenden Verunreinigungsdiffusionszone R&sub1; verbunden.
  • Im Fall des Klemmens eines Gates an VSS ist, wenn eine Energieversorgungsleitung für VSS in einem transversalen, hierzu benachbarten Verbindungskanal vorgesehen ist, somit ein Gate mit jener Energieversorgungsleitung verbunden, und wenn keine Energieversorgungsleitung in dem transversalen Verbindungskanal vorgesehen ist, ist das Gate mit einer Verunreinigungsdiffusionszone zum Vermeiden der Verriegelungserscheinung verbunden. Ähnlich ist im Fall des Klemmens eines Gates an VCC, wenn eine Energieversorgungsleitung für VCC in einem transversalen, hierzu benachbarten Verbindungskanal vorgesehen ist, das Gate mit jener Energieversorgungsleitung verbunden, und wenn keine Energieversorgungsleitung in dem transversalen Verbindungskanal vorgesehen ist, ist das Gate mit einer Verunreinigungsdiffusionszone zum Vermeiden der Verriegelung verbunden.
  • In Fig. 21, welche eine Vergrößerung des Arrays des Doppelspaltentyps BC2 von Fig. 8 ist, sind transversale Verbindungsbereiche CH' zwischen den Basiszellen des Arrays des Doppelspaltentyps BC2 vorgesehen. Zu beachten ist, daß solche transversalen Verbindungsbereiche CH' jenen von Fig. 15 gemeinsam sind. Auch werden in jedem der transversalen Verbindungsbereiche CH' Verunreinigungsdiffusionszonen R&sub1;, R&sub2;, R&sub3; und R&sub4; gebildet, um die Verriegelungserscheinung, die für die CMIS-Konfiguration typisch ist, zu vermeiden. Das heißt, die Verunreinigungsdiffusionszonen R&sub1; und R&sub4;, die in diesem Fall n&spplus;-leitend sind, werden zum Erzeugen einer negativen Vorspannung im Substrat 1 benutzt (Fig. 2 bis 4), während die Verunreinigungsdiffusionszonen R&sub2; und R&sub3;, die in diesem Fall p&spplus;-leitend sind, eine positive Vorspannung in der p-Mulde 2 erzeugen (Fig. 2 bis 4). Zu diesem Zweck werden die n&spplus;-leitenden Verunreinigungsdiffusionszonen R&sub1; und R&sub4; über Kontakte mit den Energieversorgungsverbindungsschichten LA&sub1; (VCC) bzw. LA&sub4; (VCC) verbunden, und die p&spplus;-leitenden Verunreinigungszonen R&sub2; und R&sub3; werden über Kontakte mit den Energieversorgungsleitungen LA&sub2; (VSS) bzw. LA&sub3; (VSS) verbunden.
  • In Fig. 22, welche eine Modifizierung von Fig. 21 ist, ist zusätzlich zu den longitudinalen Energieversorgungsverbindungsschichten LA&sub1;, LA&sub2;, LA&sub3; und LA&sub4; eine transversale Energieversorgungsverbindungsschicht LB hinzugefügt, um die lmpedanz der Stromversorgungsleitungen für Einheitszellen zu reduzieren. In Fig. 22 ist zu beachten, daß die transversale Energieversorgungsverbindungsschicht LB (VCC) an ihrer Zwischenverbindung über einen Kontakt mit den longitudinalen Verbindungsschichten (in diesem Fall LA&sub2; und LA&sub3;) verbunden ist, aber die Verbindungsschichten LA&sub2; und LA&sub3; sind mit keiner der p&spplus;-leitenden Verunreinigungsdiffusionszonen R&sub2; und R&sub3; verbunden. Das heißt, auch in diesem Fall sind doppelte Kontakte untersagt, um Unterbrechungen zu vermeiden.
  • Ein Klemmverfahren für ein Array des Doppelspaltentyps mit transversalen Verbindungsbereichen für Verunreinigungsdiffusionszonen und mit transversalen Energieversorgungsverbindungsschichten wird nachstehend erklärt.
  • Bei einem Array des Doppelspaltentyps BC2 ist zu beachten, da die Transistoren in der Reihenfolge p-leitend - n-leitend - n-leitend - p-leitend oder n-leitend - p-leitend - p-leitend - n-leitend gebildet sind, d. h. eine "spiegelbildliche" Beziehung haben, wodurch die Verriegelungserscheinung vermieden wird, daß sich das Energieversorgungspotential auf der Außenseite gewöhnlich von dem Energieversorgungspotential auf der Innenseite unterscheidet. Deshalb wird eine Anforderung zum Klemmen der Innenseite eines Gates an ein gewünschtes Potential erzeugt.
  • Ein Klemmen beim Array des Doppelspaltentyps wird wie in Fig. 21 dargestellt ausgeführt, wodurch ein Array des Doppelspaltentyps wie in Fig. 23 dargestellt erhalten wird. Zu beachten ist, daß Fig. 24 eine Querschnittsansicht entlang der Linie XXIV-XXIV von Fig. 23 ist. In diesem Fall wird das Gate G an VSS geklemmt, wenn keine Energieversorgungsleitung entlang des transversalen Verbindungsbereichs CH' vorgesehen ist. Das heißt, die n&spplus;-Verunreinigungsdiffusionszone R2 wird über einen Kontakt CONT&sub3; mit der Energieversorgungsleitung LA&sub2; (VSS) verbunden. Deshalb wird im Fall des Klemmens von Gate G an VSS das Gate G durch eine Schicht LA&sub2;', welche dieselbe Schicht wie die Leitungen LA&sub2; und LA&sub3; ist, durch einen Kontakt CONT&sub4; mit der Verunreinigungsdiffusionszone R&sub2; verbunden. Somit ist das Gate G mit der Energieversorgung VSS verbunden.
  • Auch in Fig. 23 ist, im Fall des Klemmens von Gate G an VCC, die linke Seite von Gate G mit der n&spplus;-leitenden Verunreinigungsdiffusionszone R&sub1; auf die gleiche Weise wie bei einem Array des Einzelspaltentyps verbunden.
  • Ein Klemmen beim Array des Doppelspaltentyps wird wie in Fig. 22 dargestellt ausgeführt, wodurch ein Array des Doppelspaltentyps wie in Fig. 25 dargestellt erhalten wird. Zu beachten ist, daß Fig. 26 eine Querschnittsansicht entlang der Linie XXVI-XXVI von Fig. 25 ist. In diesem Fall wird das Gate (G) an VEE geklemmt, wenn eine Energieversorgungsleitung LB(VSS) entlang des transversalen Verbindungsbereichs CH' vorgesehen ist. Das heißt, die Energieversorgungsleitung LA wird über einen Kontakt CONT&sub5; mit der n&spplus;-leitenden Verunreinigungsdiffusionszone R&sub1; verbunden, aber die Energieversorgungsleitung LA&sub2; ist nicht mit der p&spplus;-leitenden Verunreinigungsdiffusionszone R&sub2; verbunden, und ist über einen Kontakt CONT&sub6; mit der transversalen Energieversorgungsleitung LB (VSS) verbunden, da Energiedoppelkontakte untersagt sind, um Unterbrechnungen zu vermeiden. In diesem Fall ist die p&spplus;- Verunreinigungsdiffusionszone R&sub2; über die p-Mulde 2, die einen hohen Widerstand hat, mit einer anderen p&spplus;- Verunreinigungszone verbunden, so daß die Zone R&sub2; an VSS bleibt. Deshalb wird ein Klemmen durch Verbinden von Gate G über den Kontakt CONT&sub7; mit der transversalen Energieversorgungsleitung LB, die auch mit der Energieversorgungsleitung LA&sub2; verbunden ist, ausgeführt.
  • Auch in Fig. 25 ist, im Fall des Klemmens von Gate G an VCC, die linke Seite des Gates G mit der n&spplus;- Verunreinigungsdiffusionszone R&sub1; verbunden.
  • Somit wird im Fall des Klemmens eines inneren Gates an VSS, wenn eine Energieversorgungsleitung für VSS in einem transversalen, hierzu benachbarten Verbindungskanal vorgesehen ist, das Gate mit der genannten Energieversorgungsleitung verbunden, und wenn keine Energieversorgungsleitung in dem transversalen Verbindungskanal vorgesehen ist, wird das Gate mit einer Verunreinigungsdiffusionszone zum Vermeiden der Verriegelungserscheinung verbunden. Ähnlich wird im Fall des Klemmens eines inneren Gates an VCC, wenn eine Energieversorgungsleitung für VCC in einem transversalen, hierzu benachbarten Verbindungskanal vorgesehen ist, das Gate mit der genannten Energieversorgungsleitung verbunden, und wenn keine Energieversorgungsleitung in dem transversalen Verbindungskanal vorgesehen ist, wird das Gate mit einer Verunreinigungsdiffusionszone zum Vermeiden der Verriegelung verbunden.
  • Bei den obengenannten Ausführungsformen ist die Anordnung von Transistoren innerhalb einer Basiszelle n- Kanal - p-Kanal - p-Kanal - n-Kanal, jedoch kann das Klemmverfahren entsprechend der vorliegenden Erfindung auch auf die Anordnung p-Kanal - n-Kanal - n-Kanal - p-Kanal angewandt werden.
  • Wie oben erklärt, ist es bei einem Array des Doppelspaltentyps erforderlich, die Innenseite des Gates anzuklemmen. Deshalb ist es zweckmäßig, von vornherein einen Raum speziell für Klemmen innerhalb der Gates beim Entwurf von Einheitszellen vorzusehen.
  • Auch sind bei den obengenannten Ausführungsformen, obwohl die Anordnung eines Arrays des Einzelspaltentyps, eines Arrays des Doppelspaltentyps und eines Arrays des Einzelspaltentyps wiederholt werden, verschiedene Modifizierungen möglich, falls sich ein Array des Einzelspaltentyps gegenüber einem Array des Doppelspaltentyps befindet. Zum Beispiel kann die Anordnung eines Arrays des Einzelspaltentyps und eines Arrays des Doppelspaltentyps wiederholt werden. Ferner können andere Arrays des Matrixtyps, wie Arrays des Dreispaltentyps, Arrays des Vierspaltentyps und dergleichen, anstelle von Arrays des Doppelspaltentyps verwendet werden. Zum Beispiel ist in Fig. 27 eine integrierte Gate-Array-Anordnung unter Verwendung von Arrays des Vierspaltentyps BC4 anstelle von Arrays des Doppelspaltentyps BC2 abgebildet. Jedoch wird bei solch einem Array des Matrixtyps, wie ein Array des Dreispaltentyps oder dergleichen, der Entwurf von Verbindungen innerhalb einer Basiszelle, so wie es die Angelegenheit erfordert, manuell ausgeführt.
  • Ferner kann bei den obengenannten Ausführungsformen, obwohl eine Basiszelle aus zwei p-Kanal-Transistoren und zwei n-Kanal-Transistoren aufgebaut ist, wobei jedes p-Kanal-/n-Kanal-Transistorenpaar gemeinsam angeschlossene Gates hat, solch eine Basiszelle aus mehr als drei p-Kanal-Transistoren und der gleichen Anzahl von n-Kanal- Transistoren aufgebaut sein, wobei jedes p-Kanal-/n-Kanal- Transistorpaar gemeinsam angeschlossene Gates hat.
  • Bei der obigen Beschreibung sind transversale Energieversorgungsleitungen LB vorgesehen, um die Impedanz der Energieversorgungsleitungen zu reduzieren. Um jedoch die Impedanz von Energieversorgungsleitungen weiter zu reduzieren, können zusätzliche longitudinale Energieversorgungsleitungen vorgesehen werden. Das heißt, wie in Fig. 28 dargestellt, sind longitudinale Energieversorgungsleitungen LC&sub1; (VCC) und LC&sub2; (VSS) über den longitudinalen Energieversorgungsleitungen LA&sub1; (VCC) bzw. LA&sub2; (VSS) vorgesehen. Die Energieversorgungsleitung LC&sub1; (VCC) ist über geeignete Kontakte mit der longitudinalen Energieversorgungsleitung LA&sub1; (VCC) und der transversalen Energieversorgungsleitung LB&sub1; (VCC) verbunden, und die Energieversorgungsleitung LC&sub2; (VSS) ist über geeignete Kontakte mit der longitudinalen Energieversorgungsleitung LA&sub2; (VSS) und der transversalen Energieversorgungsleitung LB&sub2; (VSS) verbunden. Natürlich sind in diesem Fall doppelte Kontakte untersagt. Ferner bestehen die Energieversorgungsleitungen LA&sub1; und LA&sub2; aus einer ersten Aluminiumschicht, die Energieversorgungsleitungen LB&sub1; und LB&sub2; bestehen aus einer zweiten Aluminiumschicht und die Energieversorgungsleitungen LC&sub1; und LC&sub2; bestehen aus einer dritten Aluminiumschicht.
  • Da die Energieversorgungsleitungen LC&sub1; und LC&sub2; der dritten Schicht auf Isolierschichten mit einer relativ großen Stufe abgeschieden werden, können die Energieversorgungsleitungen LC&sub1; und LC&sub2; leicht unterbrochen werden. Um dies zu vermeiden sind die Energieversorgungsleitungen LC&sub1; und LC&sub2; breiter als die Energieversorgungsleitungen LA&sub1;, LA&sub2;, LB&sub1; und LB&sub2;, was möglich ist, da nur eine kleine Anzahl von anderen Leitungen als die Energieversorgungsleitungen, wie LC&sub1;, aus der dritten Aluminiumschicht bestehen. So kann die Energieversorgungsimpedanz zwischen den Basiszellen und den Energieversorgungen beachtlich reduziert werden.
  • Wie in Fig. 29 und 30 dargestellt, kann die Konfiguration der Energieversorgungsleitungen auf die gesamte Anordnung von Fig. 8 angewandt werden. Zu beachten ist, daß in Fig. 29 und 30 die Energieversorgungsleitungen, wie LA&sub1;, der ersten Aluminiumschicht ausgelassen sind. Eine Hauptenergieversorgungsleitung (VSS), die in den Eingangs- /Ausgangsschaltungen I/O angeordnet ist, besteht aus der dritten Aluminiumschicht, und eine Hauptenergieversorgungsleitung (VCC), die auch in den Eingangs-/Ausgangsschaltungen I/O angeordnet ist, besteht aus der ersten oder zweiten Aluminiumschicht. Die Hauptenergieversorgungsleitungen sind direkt oder über geeignete Kontakte mit den Energieversorgungsleitungen LA&sub1;, LA&sub2;, ..., LB&sub1;, LB&sub2;, ..., LC&sub1;, LC&sub2;, ... verbunden. Ferner sind die Hauptenergieversorgungsleitungen in den Eingangs- /Ausgangsschaltungen I/O breiter als die Energieversorgungsleitungen LC&sub1;, LC&sub2;, ..., wodurch die Energieversorgungsimpedanz zwischen den Basiszellen und den Energieversorgungen weiter reduziert wird.
  • Wie oben erkärt, wird ensprechend der vorliegenden Erfindung, da Arrays des Einzelspaltentyps und Arrays des Matrixtyps, wie Arrays des Doppelspaltentyps, gemischt sind, die Integration durch die Reduzierung von Verbindungsbereichen auf Grund der Reduzierung der Länge und der Anzahl der Verbindungen der Arrays des Matrixtyps verbessert. Auch können Nicht-Verbindungen auf Grund der beschränkten Nutzung der Verbindungsbereiche der Arrays des Matrixtyps vermieden werden.

Claims (9)

1. Eine integrierte Gate-Array-Anordnung mit:
einer Vielzahl von Arrays des Einzelspaltentyps (BC1), die jeweils eine Reihe von entlang der Spaltenrichtung der genannten Anordnung angeordneten Basiszellen umfassen;
einer Vielzahl von Arrays des Matrixtyps (BC2, BC4), die jeweils eine Vielzahl von nahe beieinanderliegenden Spaltenarrays entlang der Reihenrichtung der genannten Anordnung umfassen;
einer Vielzahl von ersten, entlang der Spaltenrichtung der genannten Anordnung über den genannten Arrays des Einzelspaltentyps (BC1) und den genannten Arrays des Matrixtyps (BC2, BC4) angeordneten Energieversorungsleitungen (LA1, LA2, ...); und
longitudinalen Verbindungsbereichen (CH), die entlang der Spaltenrichtung der genannten Anordnung zwischen den Arrays des Einzelspaltentyps (BC1) und den genannten Arrays des Matrixtyps (BC2, BC4) angeordnet sind, zum Bereitstellen von Verbindungsbereichen zum Verbinden der genannten Basiszellen untereinander, wodurch Einheitszellen geschaffen werden, wobei jedes Array des Matrixtyps zwischen Arrays des Einzelspaltentyps angeordnet ist.
2. Eine Anordnung nach Anspruch 1, bei der jede der genannten Basiszellen p-Kanal-Transistoren und n-Kanal- Transistoren umfaßt.
3. Eine Anordnung nach Anspruch 2, bei der die Reihenfolge von p-Kanal- und n-Kanal-Transistoren über einem Spaltenarray innerhalb eines der genannten Arrays des Matrixtyps bezüglich seines benachbarten Spaltenarrays invertiert ist.
4. Eine Anordnung nach Anspruch 1, 2 oder 3, welche ferner umfaßt:
transversale Verbindungsbereiche (CH'), die entlang der Reihenrichtung der genannten Anordnung zwischen den Basiszellen der genannten Arrays des Einzelspaltentyps (BC1) angeordnet sind;
Verunreinigungsdiffusionsszonen (R1, R2), die auf den genannten transversalen, die genannten Arrays des Einzelspaltentyps (BC1) überquerenden Verbindungsbereiche zum Anlegen einer Substratvorspannung daran gebildet sind;
eine Vielzahl von zweiten Energieversorgungsleitungen (LB), die auf den genannten transversalen Verbindungsbereichen (CH') angeordnet sind;
wenn es erforderlich ist, ein Gate der genannten Basiszellen der genannten Arrays des Einzelspaltentyps anzuklemmen, wodurch das genannte Gate mit einer Source eines gewünschten Potentials elektrisch verbunden wird, und sich eine Energieversorgungsleitung mit dem genannten gewünschten Potential auf dem transversalen, zum genannten Gate benachbarten Verbindungsbereich befindet, und dabei leitende Mittel geschaffen werden, die sich zwischen dem genannten Gate und der genannten Energieversorgungsleitung mit dem genannten gewünschten Potential erstrecken und diese elektrisch verbinden; und
wenn es erforderlich ist, ein Gate der genannten Basiszellen der genannten Arrays des Einzelspaltentyps anzuklemmen, wodurch das genannte Gate mit einer Source eines gewünschten Potential elektrisch verbunden wird, und sich keine Energieversorgungsleitung mit dem genannten gewünschten Potential auf dem transversalen, zum genannten Gate benachbarten Verbindungsbereich befindet, und dabei leitende Mittel geschaffen werden, die sich zwischen dem genannten Gate und einer der genannten, in dem transversalen, zum genannten Gate benachbarten Verbindungsbereich gebildeten Verunreinigungsdiffusionszonen befinden und diese elektrisch verbinden.
5. Eine Anordnung nach Anspruch 4, die ferner eine Vielzahl von dritten Energieversorgungsleitungen (LC1, LC2, ...) umfaßt, wovon jede über einer der genannten ersten Energieversorgungsleitungen (LA1, LA2, ...) angeordnet ist und mit ihr verbunden ist.
6. Eine Anordnung nach Anspruch 5, bei der die genannten dritten Energieversorgungsleitungen (LC1, LC2, ...) breiter als die genannten ersten Energieversorgungsleitungen (LA1, LA2, ...) sind.
7. Eine Anordnung nach Anspruch 1, 2 oder 3, die ferner umfaßt:
transversale Verbindungsbereiche (CH'), die entlang der Reihenrichtung der genannten Anordnung zwischen den Basiszellen der genannten Arrays des Matrixtyps (BC2, BC4) angeordnet sind;
Verunreinigungsdiffusionszonen (R1, R4), die auf den genannten, die genannten Arrays des Matrixspaltentyps (BC2, BC4) überquerenden transversalen Verbindungsbereiche zum Anlegen einer Substratvorspannung daran gebildet sind;
eine Vielzahl von auf den genannten transversalen Verbindungsbereichen (CH') angeordneten zweiten Energieversorgungsleitungen (LB);
wenn es erforderlich ist, ein Gate einer inneren der genannten Basiszellen der genannten Arrays des Matrixtyps anzuklemmen, wodurch das genannte Gate mit einer Source eines gewünschten Potentials elektrisch verbunden wird, und sich eine Energieversorgungsleitung mit dem gewünschten Potential auf dem transversalen, zum genannten Gate benachbarten Verbindungsbereich befindet, und dabei leitende Mittel geschaffen werden, die sich zwischen dem genannten Gate und der genannten Energieversorgungsleitung mit dem genannten gewünschten Potential erstrecken und diese elektrisch verbinden; und
wenn es erforderlich ist, ein Gate einer inneren der genannten Basiszellen der genannten Arrays des genannten Matrixtyps anzuklemmen, wodurch das genannte Gate mit einer Source eines gewünschten Potentials verbunden wird, und sich keine Energieversorgungsleitung mit dem genannten gewünschten Potential auf dem transversalen, zum genannten Gate benachbarten Verbindungsbereich befindet, und dabei leitende Mittel geschaffen werden, die sich zwischen dem Gate und einer der genannten, in dem transversalen, zum genannten Gate benachbarten Verunreinigungsdiffusionszonen erstrecken und diese elektrisch verbinden.
8. Eine Anordnung nach Anspruch 7, die ferner eine Vielzahl von dritten Energieversorgungsleitungen (LC1, LC2, ...) umfaßt, wovon jede über einer der genannten ersten Energieversorgungsleitungen (LA1, La2, ...) angeordnet und mit ihr verbunden ist.
9. Eine Anordnung nach Anspruch 8, bei der die genannten dritten Energieversorgungsleitungen (LC1, LC2, ...) breiter als die genannten ersten Energieversorgungsleitungen (LA1, LA2. ...) sind.
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