DE2826722A1 - Programmierbare logische schaltung (pla) sowie herstellungs- und pruefverfahren - Google Patents

Programmierbare logische schaltung (pla) sowie herstellungs- und pruefverfahren

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DE2826722A1
DE2826722A1 DE19782826722 DE2826722A DE2826722A1 DE 2826722 A1 DE2826722 A1 DE 2826722A1 DE 19782826722 DE19782826722 DE 19782826722 DE 2826722 A DE2826722 A DE 2826722A DE 2826722 A1 DE2826722 A1 DE 2826722A1
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matrix
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diffusion
gate
line
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DE19782826722
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Peruvembas Balasubramanian
Claude R Bertin
Stephen B Greenspan
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International Business Machines Corp
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Description

Anmelderin: International Business Machines
Corporation, Armonk N.Y., 10504
ru/zi
Programmierbare logische Schaltung (PLA) sowie Herstellungs- und Prüfverfahren
Die Erfindung betrifft programmierte logische Schaltungen nach dem Oberbegriff des Anspruchs 1.
Die Ausführung logischer Funktionen in einer Gruppe identischer Schaltelemente, von denen jedes an einer eindeutigen Schnittstelle einer Eingangs- und einer Ausgangsleitung in einem Gitter sich überschneidender deratiger Leitungen liegt, ist allgemein ebenso bekannt wie die Ausführung komplexer logischer Funktionen in einer Verbundanordnung derartiger Gruppen, die auch PLA genannt wird, indem man die Ausgänge einer Gruppe als Eingänge zu einer anderen Gruppe verwendet. In der US-Patentschrift 3 936 812 ist ein solches PLA beschrieben, auf dem eine Anzahl von Decodierern Eingänge in eine erste Gruppe mit der Bezeichnung Produkttermgenerator und eine Gruppe von UND-Gliedern gibt, die wiederum Ausgänge an eine zweite Gruppe mit der Bezeichnung Produktsummentermgenerator oder ODER-Gliedgruppe gibt. Mit den Ausgängen der ODER-Gruppe wird dann eine Reihe von Verriegelungen so ein-und ausgeschaltet, daß kombinatorische und sequentielle logische Funktionen durch das PLA ausgeführt werden können. Die einzelnen von dem gegebenen PLA ausgeführten logischen Funktionen werden durch die Stellen und die Anzahl der aktiven logischen Schaltungen in der UND-Gruppe und der ODER-Gruppe des PLA und auch durch die Art gesteuert, in der Eingänge an die Decodierer entweder von außerhalb eines Chips oder von den Verriegelungen gegeben werden.
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Eine konventionelle Implementierung eines PLA in MOSFET- ; Technik zeigt Fig. 1, wo die einzelnen UND-Gliedgruppen 2 ; und ODER-Gliedgruppen 4 dargestellt sind. Die Eingangslei- : tungen 6 zur UND-Gliedgruppe 2 von der Eingangsbit-Teilerschaltung 8 laufen auf den Metallelementen 10 in die UND- j Gliedgruppe 2, die aktiv gemacht wird durch Aufwachsen eines j dünnen Oxidbereiches zwischen den Grunddiffusionen 11 und ! den Produkttermdiffusionen 12. Die Signalausgänge von der j ÜND-Gliedgruppe 2 werden über Produkttermdiffusionen 12 j übertragen. Wenn diese Produktterme in die ODER-Gliedgruppe j
4 gelangen, werden sie, wie dargestellt, durch Kontakte 14 zur Metallebene 16 transformiert. Die Elemente 18 der ODER-Gliedgruppe 4 sind aktiv, wenn zwischen den Grunddiffusionen 19 und der Ausgangsleitungsdiffusion 20 ein dünner Oxidbereich aufgewachsen wird. Die Ausgaben von der ODER-Gliedgruppe laufen auf die Ausgangsleitungsdiffusion 20. Herkömmliche PLA-Schaltungen wie diese brauchen eine ziemlich große Chipfläche und haben den Nachteil, daß sie die UND-Glieder und ODER-Glieder ohne zusätzliche Eingabepuffer und Ausgabeverriegelungen nicht unabhängig prüfen können.
Die Aufgabe der vorliegenden Erfindung besteht daher in der Schaffung einer verbesserten PLA-Schaltung, die weniger Chipfläche belegt, vollständiger ausgeprüft werden kann und besser herzustellen ist.
Diese Aufgabe wird insbesondere gemäß der Merkmale des Anspruchs 1 gelöst.
Die ÜND-Gliedergruppen werden mit den ODER-Gliedergruppen in den PLA-Elementen dadurch gemischt, daß die Tore von FETs in der ÜND-Gliedergruppe in einer oberen Leiterschicht ausgebildet sind und die Tore von FETs in der ODER-Gliedergruppe, die mit der Senke der UND-Glieder verbunden sind, in einer unteren Leiterschicht ausgebildet werden, so daß
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I die Elemente zusammenhängen. Die PLA-Struktur nutzt eine IPolysiliciumschicht zur Verbindung zwischen den FET-Drains !der UND-Glieder und den FET-Gates der ODER-Glieder, wobei "die FETs der UND-Glieder und die FETs der ODER-Glieder in !einer Gruppe vermischt sind. Die Ausgänge der ODER-Glieder ·: sind vertikal ausgerichtet und wechseln zwischen UND-Produkttermen und Grunddiffusionen. Alle PLA-Ausgänge sind innerhalb derselben Gruppe vertikal ausgerichtet. Die Orientierung der polykristallinen Siliciumlinie parallel ;zur Eingangslinie und die Orientierung der Achsen der ,Schwerpunkte für die FETs der UND-Glieder und der ODER-Glieder parallel zur Eingangslinie gestattet die Beibehaltung der hohen Dichte für die Gruppe dadurch, daß die Ausgangsriegel auf die Ober- und Unterkante der Gruppe und die Eingangstreiber/Decodierschaltungen auf die Seitenkanten der Gruppe so gesetzt werden können, daß die dichte Anordnung der Gruppe eingehalten werden kann. Verschiedene Strukturen und ihre Herstellungsverfahren für die Imple- ! mentierung der· PLA mit gemischten Gruppen werden beschriejben. Eine beträchtliche Reduzierung der Fläche ist die FoI-I ge. Außerdem wird eine Prüftechnik und eine Spezialprüfschaltung beschrieben, die den vorhandenen Bitunterteilungseingabepuffer als Quelle der Prüfmuster und die vorhandenen Ausgaberiegel als Speicher für die Prüfantwortbits benutzen, um die UND-Glieder und die ODER-Glieder in der gemischten Anordnung einzeln zu prüfen.
Ausführungsbeispiele der Erfindung sind in den beigefügten Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigen:
Fig. 1 die Anlage einer herkömmlichen programmierten logischen Schaltung mit FETs,
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Pig. 2 die Anlage einer erfindungsgemäßen programmierten logischen Schaltungsstrutur mit gemischten Gruppen,
Fig. 3A eine Detailansicht eines Teiles der Fig. 2 der gemischten Gruppen-PLA,
Fig. 3B eine Schnittansicht entlang der Linie A-A1 der in Fig. 3A gezeigten Struktur,
Fig. 3C eine Schnittansicht entlang der Linie A'-B der in Fig. 3A gezeigten Struktur,
Fig. 3D . einen Querschnitt entlang der Linie C-C der in Fig. 3A gezeigten Struktur,
Fig. 3E schematisch die relative Richtung der verschiedenen Leiterlinien in Fig. 3A,
Fig. 4 die relative Position der UND-Glieder und ODER-Glieder in der gemischten Gruppen-PLA,
Fig. 5 die Chipauslegung für die gemischte Gruppen-PLA,
Fig. 6 die mehrfache Faltmöglichkeit der gemischten Gruppen-PLA,
Fig. 7A ein anderes Ausführungsbeispiel der Strukturen der UND- und ODER-Glieder für die gemischte Gruppen-PLA,
Fig. 7B einen Querschnitt entlang der Linie A-A1 in Fig. 7A,
Fig. 7C einen Querschnitt entlang der Linie B-B1 in Fig. 7A,
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Fig. 7D schemafcisch die relative Richtung der Leiterlinie in Fig. 7Ar
Fig. 7E eine isometrische Ansicht der UND-Glieder und
ODER-Glieder nach dem Auftragen des Polysiliciums aber vor der Metallisierung,
Fig. 7F dieselbe Ansicht wie Fig. 7E mit dem Bitunterteilungsmetall, das das Gate des UND-Gliedes bildet
und von der Polysiliciumprodukttermleitung umgeben ist,
Fig. SA ein weiteres Ausführungsbeispiel der Struktur für die UND-Glieder und ODER-Glieder in der gemischten Gruppen-PLA,
Fig. SB eine Schnittansicht entlang der Linie A1-A der
in Fig. 8A gezeigten Struktur,
Fig. 8C schematisch die relativen Richtungen der Leiterlinien in Fig. 8A,
Fig. 9A ein weiteres Ausführungsbeispiel der Struktur für die UND-Glieder und ODER-Glieder der PLA,
Fig. 9B eine Schnittansicht entlang der Linie A'-A in der in Fig. 9A gezeigten Struktur,
Fig. 9C eine Schnittansicht entlang der Linie B-B1 der in Fig. 9A gezeigten Struktur,
Fig. 9D .eine Schnittansicht entlang der Linie C-C der in Fig. 9A gezeigten Struktur,
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Fig. 9E eine Schnittansicht entlang der Linie D-D1 der in Fig. 9A gezeigten Struktur,
Fig. 9F eine Schnittansicht entlang der Linie E-E1 der in Fig. 9A gezeigten Struktur,
Fig. 9G schematisch die relative Richtung der Leiterlinien für die Struktur der Fig. 9A,
Fig. 10 die Auslegung der gemischten Gruppen-PLÄ unter Darstellung der doppelten Faltmöglichkeit,
Fig. 11A das Falten der herkömmlichen PLA-Gruppe,
Fig. 11B die verbesserte Faltmöglichkeit der gemischten Gruppen-PLA,
Fig. 12 eine Gesamtansicht des architektonischen Aufbaus für die Prüflinien für die gemischte Gruppen-PLA,
Fig. 13 schematisch die Prüfschaltung zur unabhängigen Eingabe von Prüfmustern entweder für die UND-Glieder oder für die ODER-Glieder der gemischten Gruppen-PLA,
Fig. 14 schematisch die Prüfschaltung zum Anschluß an die Ausgabeverriegelung der Prüfantwort entweder der UND-Glieder oder der ODER-Glieder in der gemischten Gruppen-PLA, und
Fig. 15 eine Prüfschaltung, die es ermöglicht, in den vorhandenen Eingabepuffer Prüfmuster für die UND-Glieder oder für die ODER-Glieder einzugeben und in die vorhandenen Ausgabeverriegelungen die Prüf-. antwort dieser UND-Glieder oder ODER-Glieder auszugeben.
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'Fig. 2 zeigt eine erfindungsgemäße gemischte PLA-Struktur,
j in der die Gates der FETs in der UND-Gliedergruppe durch !eine obere Leiterschicht in den Gates der FETs in der ODER-Gruppe gebildet werden, die mit der Drain der Elemente in j der UND-Gruppe durch eine untere Leiterschicht verbunden 'ist, so daß die Elemente zusammenhängen.
;Fig. 2 zeigt eine Eingangsbit-Teilerschaltung 8, die Einig angs signale für die Gruppe auf die Eingangsleitungen 6 gibt.
,Ein FET 22 wird überall gebildet, wo die die metallischen
j Eingangsleitungen 6 vom Halbleitersubstrat trennende Oxid- !isolation dünner ist zwischen den Vertikaldiffusionen 24 j und 26. Die Vertikaldiffusion 26 ist mit Erdpotential veribunden, und wenn daher auf der Eingangsleitung 6 ein Signal !liegt, ist eine Leiterbahn durch den FET 22 zwischen der IVertikaldiffusion 26 und der Vertikaldiffusion 24 vorhanden.
I Eine Durchgangsverbindung 28 verbindet die Vertikaldiffusion
24 mit einem Horizontalleiter 30 aus polykristallinem Silicium, der unter der oberen Ebene liegt, die die Eingangsleitungen 6 trägt. Ein Gateteil des Horizontalleiters 3o liegt über dem FET 32, der in einem verdünnten Bereich der Oxidisolierschicht zwischen der Vertikaldiffusion 26 und der Ausgangsdiffusion 34 ausgebildet ist. Da das Potential des Horizontalleiters 30 auf Erdpotential abgefallen ist, wird die Leitung zwischen der Vertikaldiffusion 26 und der Äusgangsdiffusion 34 abgeschnitten und dadurch ein hohes Ausgangs signal an die Ausgangsdiffusion 34 gegeben.
Die in Fig. 2 dargestellte gemischte PLA-Struktur ist in den Fig. 3A bis 3D genauer gezeigt. In der Struktur dient der aus einer Polysiliciumschicht bestehende Horizontalleiter zur Verbindung zwischen der FET-Drain, der Vertikaldiffusion 24, die der Produktterm ist, und dem FET-Gate 32 der ODER-Gruppe. Dabei sind die FETs 22 der UND-Gruppe und die FETs
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der ODER-Gruppe in einer Gruppe gemischt. Die Ausgangsdiffusion 34 der ODER-Gruppe ist abwechselnd zwischen der Vertikaldiffusion 24 der ÜND-Gruppe und der Vertikaldiffusion 26 vertikal orientiert. Nach Darstellung in Fig. 3E sind alle PLA-Ausgänge vertikal und alle Eingänge horizontal innerhalb derselben Gruppe orientiert. Der aus einer PoIysiliciumschicht bestehende Horizontalleiter 30 dient als Produkttermverbindung zwischen der Vertikaldiffusion 24 und den ODER-Gliedern 32. In der äquivalenten ODER-Gruppenfunktion wirkt die Polysiliciumebene auch als Gateelektrode für die FETs der ODER-Gruppe. Eine höhere Dichte dieser Konfiguration läßt sich dadurch erzielen, daß die Fläche für die Gruppe von ODER-Glieder wegfällt/ da deren Ausgänge vertikal orientiert sind und abwechselnd zwischen der Vertikaldiffusion 24 und der Vertikaldiffusion 26. Die Verbindung zwischen den Produkttermleitungen 24 der UND-Gruppe und der Gateelektrode 32 der ODER-Gruppe wird nach Darstellung durch die polykristalline Siliciumschicht 30 hergestellt. Eine größere Dichte ergibt sich auch aus der Chipanordnung, die komprimiert ist, da alle PLA-Ausgänge von oben nach unten vertikal orientiert sind und alle PLA-Eingänge von links nach rechts innerhalb derselben Gruppe horizontal orientiert sind, wie es in Fig. 5 gezeigt ist.
Die Ausgangsverriegelungen 44 und die Eingangsbit-Teilerschaltung 8 liegen auf der Ober- bzw. Unterseite der gemischten PLA-Gruppe, wie es in Fig. 5 gezeigt ist. Ähnlich können die außerhalb des Chips liegenden Treiber 46 auf die Ober- bzw. Unterseite des Chip gelegt werden, während die Eingangsanschlüsse an den Seiten orientiert sein können. Die Verdrahtung von den EA-Anschlüssen zu den Peripherieschaltungen der Grupper erfolgt über eine x-y-Leitungsmatrix aus Diffusion/Metall- oder PoIysiIicium/Metall-Verdrahtungen.
Verbesserungen ergeben sich auch aus der Architektur für die Direktimplementierung der virtuellen PLA-Falttechnik,
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wie sie in Fig. 6 gezeigt ist. Dadurch wird die effektive Anzahl von UND-Eingängen 61 und 6" verbessert, da jede horizontale Metalleingangsleitung 6' und 6" in ihrer horizontalen Achse geschnitten werden kann. Die Lage des Schnittes hängt von der Benutzung/Verteilung des Produktterms in ähnlicher Weise ab, wie es in der US-Patentschrift 3 936 812 beschrieben ist. Jede horizontale Exngangsleitungsachse 6", 6" kann daher von der linken und rechten Seite der Gruppe eingespeist werden. Außerdem ermöglicht die Architektur mehr als doppelt soviele Produktterme durch Schneiden der horizontalen Produkttermleitungen 30', 30", 30''' usw. der ODER-Gruppe in der horizontalen Achse und der vertikalen Produkttermleitung der UND-Glieder in der vertikalen Achse 24'/2411J 241I( usw. Die Anzahl der Ausgangsleitungen läßt sich weiterhin durch Schneiden der diffundierten Ausgangsleitungen 34', 34" verdoppeln, die vertikal in der Gruppe verlaufen. Obwohl in der MOSPET-Technik die Maskierung auf den Diffusionsstufen aus wirtschaftlichen Gründen nicht verändert wird, ist das trotzdem grundsätzlich möglich.
Die Figuren 3B, 3C und 3D zeigen Querschnitte verschiedener Teile der in Fig. 3A gezeigten gemischten PLA-Gruppe. In Fig. 3B ist die Struktur des FET 22 gezeigt, wo die dicke Oxidschicht 38 den Feldbereich und die dünne Oxidschicht den Kanalbereich zwischen der n+ dotierten Vertikaldiffusion 24 und der n+ diffundierten Vertikaldiffusion 26 im p-leitenden Substrat 1 überlagert. Die Exngangsleitungen 6 folgen der Kontur einer dünnen Oxidschicht 40 und bilden dadurch das Gate für den FET 22, der ein Element der UND-Gruppe ist. Fig. 3C zeigt eine Schnittansicht entlang der Linie A'-B der Gateelektrode 32, die ein Element der ODER-Gruppe ist. Dieses in polykristallinem Silicium ausgebildete Gate des FET hat einen dünnen Oxidbereich 40' im dicken Oxid 38 zwischen der n+ dotierten Vertikaldiffusion 26 und der ebenso dotierten Ausgangsdiffusion 34 im Substrat 1. Der Hori-
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zontalleiter 30 aus polykristallinem Silicium hat eine vertikale Projektion, die der Kontur des dünnen Oxidbereiches 4O1 folgt und dadurch die Gateelektrode 32 des FET bildet, über dem Horizontalleiter 30 wird eine Isolierschicht 42, beispielsweise aus Siliciumdioxid, niedergeschlagen, die den Horizontalleiter 30 isoliert von der Oberlagerung der Eingangsleitungen 6. Fig. 3D ist eine Schnittansicht entlang der Linie C-C des Durchgangskontaktes, der den Horizontalleiter 30 durch die dicke Oxidschicht 38 hindurch mit der Vertikaldiffusion 24 verbindet.
In den Fig. 7A bis 7D ist ein anderes Ausführungsbeispiel der gemischten PLA-Struktur gezeigt, das zusätzlich zu dem Basismetall-Gateprozeß eine polykristalline Siliciumschicht und die Eingangsleitungen parallel zu den Ausgangsdiffusionen angeordnet enthält. Fig. 7A zeigt eine Draufsicht des UND-Gliedes 62 und des ODER-Gliedes 60 mit Bitteilerleitungen 70, die das Eingangssignal zur Einschaltung des zwischen der Erddiffusion 54 und der Draindiffusion 56 gebildeten UND-Gliedes liefern. Die Draindiffusion 56 ist über einen Lochkontakt mit der aus polykristallinem Polysilicium bestehenden vertikalen Produkttermleitung 66 verbunden, die außerdem als Gateelektrode des ODER-Gliedes 60 dient. Fig. 7B zeigt eine η-leitende Implantation, z. B. Phosphor, die die Draindiffusion 56 bildet. Ein Kontakt wird durch das dünne Oxid 62 zur Draindiffusion 56 geätzt. N-leitend dotiertes Polysilicium wird dann niedergeschlagen zur Bildung der Produkttermleitung 66. Dadurch wird der Kontakt zur Draindiffusion 56 des UND-Gliedes 62, aber auch die Gateelektrode 74 des ODER-Gliedes 60 gebildet. Ein Ausschnitt 61 wird in die Produkttermleitung 66 aus polykristallinem Silicium nach Darstellung in den Figuren 7A und 7E geschnitten, um die Bitteilerleitung 70 ohne elektrischen Kontakt durch diese Schicht zu führen und so das Gate des UND-Gliedes zu bilden. Das dünne Oxid wird dann weggeätzt und das Gate-
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oxid bis auf 500 Ängstrom neu aufgewachsen, während mehr als 1000 Ängström über der polykristallinen Produkttermleitung 66 aufwachsen und die in Fig. 7B gezeigte erforderliche Isolierschicht 68 bilden. Der letzte Schritt besteht im Niederschlagen der aus Aluminium bestehenden Bitteilerleitungen 70. Die Anordnung wird personalisiert durch Weglassen von Oxideinschnitten in einer dicken Oxidschicht 58, wenn kein Schaltglied erwünscht ist. Weil die Ausgänge und Eingänge ausgerichtet sind und die Metall- und Diffusionseinschnitte größer sind als einzelne Gruppen, sollte die Eingangs- und Ausgangsschaltung in die Teilung der peripheren Treiberund Verriegelungsschaltung passen. Fig. 7E zeigt eine isometrische Darstellung einer aus polykristallinem Silicium bestehenden Produkttermleitung 66 nach ihrem Niederschlag und der Ätzung. Fig. 7F zeigt eine isometrische Darstellung der Bildung der isolierenden Oxidschicht 68 und den Niederschlag der Bitteilerleitung 70 für das Schaltglied.
Ein weiteres Ausführungsbeispiel der PLA-Struktur ist in den Figuren 8A bis 8C gezeigt, wo ein FET mit selbstausrichtendem Gate aus einer doppelten polykristallinem Polysilicium-
schicht verwendet wird. Die selbstausrichtende Gatestruktur i
j ist definiert durch eine auf einer dünnen Oxidschicht nieder-I geschlagenen ersten Polysiliciumschicht, der Diffusionen j folgen, die die polykristallinen Siliciumlinien nicht kreuzen ikönnen. Die erste Ebene des polykristallinen Siliciums 78 dient dazu, die Basis des FET über dem dünnen Oxidbereich 40" zwischen der n+ leitenden Produkttermdiffusion 24' und der n+ leitenden Vertikaldiffusion 26' für den FET des UND-Gliedes sowie zwischen der n+ leitenden Diffusion 26' und der n+ leitenden Diffusion 34· für den FET des ODER-Gliedes zu bilden, wobei beide in Fig. 8B im Querschnitt dargestellt sind. Mit dem Kontakt 28 wird die Produkttermdiffusion 24' mit einer zweiten Ebene des Horizontalleiters 30 verbunden. Eine Erweiterung des Horizontalleiters 30 berührt das poly-
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kristalline Siliciumgate 78 der ersten Ebene und kompletiert so die Gateelektrode 32' für das ODER-Glied. Die Bitteilerleitung 6 berührt die Siliciumschicht 78 der ersten Ebene zwischen dem Produktterm 24' und der Erddiffusion 26' und vervollständigt somit die Gateelektrode für das UND-Glied 221. Fig. 8C zeigt, daß die Bitteilerleitung in der horizontalen Achse parallel zur polykristallinen Siliciumleitung der zweiten Stufe liegt, während die Produkttermdiffusion 24', die Erddiffusion 26" und die Ausgangsdiffusion 34' vertikal in der Gruppe liegen.
Ein weiteres Ausführungsbeispiel der Erfindung ist in den Figuren 9A bis 9G dargestellt. Die dort gezeigte Struktur weist polykristalline Siliciumschichten und Metallschichten jeweils auf zwei Ebenen auf. Hierbei handelt es sich um eine selbstausrichtende Struktur, die auf Leistung und Dichte orientiert ist. Die polykristallinen Siliciumschichten 90 und 92 der ersten Ebene bilden die Gateelektrode des FET des UND-Gliedes bzw. des FET des ODER-Gliedes. In der Herstellung wird polykristallines Silicium auf herkömmliche Art selbstausrichtend niedergeschlagen, wobei sich die η-leitenden Diffusionen 82, 84 und 86 im p-leitenden Substrat 80 selbst relativ zu den polykristallinen Siliciumschichten 90 bzw. 92 ausrichten. Die Diffusionen können diskrete ionenimplantierte Bereiche sein, deren Größe für die Aufnahme der in Fig. 9C gezeigten Kontakte 108, 110 und 112 ausreicht. Eine zweite polykristalline Siliciumschicht 94 bildet die Verbindung mit der Gateelektrode 92 für das ODER-Glied 106 und hat Ausschnitte 116 und 118, durch die die in Fig. 9C gezeigten vertikalen Verbindungen 110 und 118 laufen können. Es folgt eine Metallschicht der ersten Ebene, die die Produkttermleitung 96, die Erdleitung 98 und die Ausgangsleitung 100 bildet, die in der Draufsicht der Fig. 9A und in der Schnittansicht der Fig. 9C gezeigt sind. Die Produkttermleitung 96 ist über die vertikale Durchgangs-
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verbindung 114 mit der polykristallinen Siliciumleitung 94 der zweiten Ebene und gleichzeitig über die Verbindung 108 mit der Diffusion 82 verbunden. Die Erdmetalleitung 98 ist über die vertikale Durchgangsverbindung 110 mit der Erddiffusion 84 und die Ausgangsmetalleitung 100 über die vertikale Verbindung 112 mit der Ausgangsdiffusion 86 verbunden. Das Metall der ersten Ebene dient als Ausgangserde und Produktterm anstelle einer Diffusion, um die kapazitive Kopplung und daraus bei der Verwendung von Diffusionen entstehende Verzögerungen zu reduzieren. Die Metallschicht 102 der zweiten Ebene bildet die Bitteilerleitung und wird auf dem Oxid 88 niedergeschlagen. Die durch die isolierende Oxidschicht 88 über dem Gate 90 vor der Metallisierung geschaffene öffnung wird mit Plasmaätztechnik bis zu der aus Siliciumnitrid bestehenden Sperrschicht trocken geätzt. In der Siliciumnitridschicht wird ein Durchgangsloch zu den darunterliegenden dünnen Oxidschicht geschaffen. Das Oxid wird geätzt und das Polysiliciumgate 90 freigelegt. Die zweite Metallschicht wird dann über der Öffnung niedergeschlagen und so die Verbindung zwischen den in Fig. 9B gezeigten Schichten 90 und 102 hergestellt. Die Schnittansicht in Fig. 9F zeigt, wie die polykristalline Siliciumschicht 94 der zweiten Ebene sowohl die Gateverbindungen für das ODER-Glied 106 als auch die Drainverbindung durch den vertikalen Kontakt 108 mit der Produkttermdiffusion 82 in Fig. 9D herstellt.
Fig. 10 zeigt einen wesentlichen Vorteil der erfindungsgemäßen PLA-Struktur, der darin besteht, daß weitere Faltschichten über den bisher verfügbaren eingebaut werden, die oft durchschnitten werden können, wenn sie nicht mit Peripheriegeräten in Verbindung stehen. Die zusätzliche Faltschicht wird verglichen mit der Anordnung, die in der US-Patentschrift 3 936 812 beschrieben ist, wo die Ausgangsleiungen 34· so geschnitten sind, daß das ODER-Glied in beiden
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Achsen gefaltet ist. Nach Darstellung in Pig. 10 kann die Bitteilereingangsleitung 6 in zwei Leitungen 6' geschnitten werden, die die Eingabe von der linken Sdite der Gruppe bildet vind in die Leitung 6", die die Eingabe von der rechten Seite der Gruppe bildet. Außerdem können die polykristallinen horizontalen Siliciumprodukttermleitungen 30 so geschnitten werden, daß sie die Teile 30', 30", 30'" usw. bilden. Die vertikale Produkttermleitung 24 kann außerdem in die Produkttermleitungen 24', 24" usw. zerschnitten werden, wenn sie nicht mit Peripheriegeräten in Verbindung steht. Die Ausgangsleitung 34 kann außerdem in eine obere Ausgangsleitung 34', die mit den oberen Riegeln verbunden ist und in eine untere Ausgangsleitung 34" zerschnitten werden, die mit den unteren Ausgangsriegeln verbunden ist.
Produktterme, die in demselben Sinne vertikal verlaufen wie der Ausgang, gestatten den Zugriff zu den Ausgängen der UND-Glieder. Dadurch wird die Prüfung der PLA wesentlich vereinfacht, da die UND-Gliedgruppe durch einen einfachen Algorithmus eindeutig geprüft werden kann. Die gemischte PLA-Gruppe liefert eine höhere physikalische Dichte durch Mischen dieser Gruppen. Die gemischte PLA-Gruppe erhöht ihre Funktionsdichte gegenüber dem Stand der Technik durch Falten der Ausgänge der ODER-Gruppe. Dadurch wird auch die Chipdichte weiter erhöht und ein kleineres Chip durch die Symmetrie ermöglicht, die sich aus der Mischung der UND-Glieder und ODER-Glieder ergibt. Dadurch lassen sich Eingabepuffer und Ausgabeverriegelung für die Anordnung der EA-Teilung kompatibel gestalten. Die Verdrahtung für Anschlußleitungen wird dadurch stark vereinfacht. Die Vorteile der Faltung lassen sich aus einem Vergleich der Fig. 11A, die die bisherige Falttechnik darstellt, wie sie in der US-Patentschrift 3 936 812 gezeigt ist, mit der zusätzlichen Schaltung ersehen, wie sie in Fig. 11B gezeigt ist. Diese Analyse basiert auf einem Schnitt pro Produkttermleitung.
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; - 19 -
In den Figuren 12, 13, 14 und 15 ist die verbesserte Prüfung der gemischten PLA-Struktur dargestellt. Fig. 12 zeigt eine , Konfiguration, in der Eingangsdecodierer 8 auf beiden Seiten ; der Gruppe und Ausgangsriegel 120 auf der Ober- und Unterseite der Gruppe angeordnet sind. Die Produkttermleitungen 24 können an die Ausgangsriegel weitergeführt werden und die in polykristallinem Silicium ausgeführten Produkttermleitungen 30 können auf die Bitteilereingangspuffer weiter-■ geführt werden, über eine geeignete Umschaltvorrichtung . können die UND-Glieder unabhängig von den ODER-Gliedern geprüft, und dadurch das Prüfen der Schaltungen enorm verein-• facht werden.
Arbeitsweise:
Die Prüffolge der gemischten PLA-Gruppe beginnt damit, daß . die PrüfSteuerungen T1 und T2 heruntergeschaltet sind, d.h. in den Zustand null geschaltet sind. In diesem Zustand
, leitet der MOSFET Q1, und der MOSFET Q2 leitet nicht. Nor-
ί male Bitteilersignale laufen zu den Eingangsleitungen der UND-Glieder. Wenn T2 im Zustand null ist, ist der MOSFET Q3 eingeschaltet und der MOSFET Q4 ausgeschaltet. Der Ausj gang der UND-Gliedgruppe (Produktterm) wird in die Ausgangsi Verriegelung weitergeleitet. Für die Bedingung T1 =0, . j T2 = 0 werden also die Eingangsbits auf der Leitung 6' in j die Ausgangsverriegelung weitergeleitet. Für diese Bedin-
j gung wird also die UND-Gliedgruppe eindeutig geprüft, wobei
;' die Produkttermwerte als Funktion der Personalisierung I definiert und in den Ausgangsriegeln gespeichert werden. ι Die Prüfung der UND-Gliedgruppe verläuft analog der Prüf- ! folge eines Festwertspeichers, wobei jeder Eingang zu den UND-Gliedern einzeln aktiviert wird (auf 1 geschaltet) und alle anderen Eingänge auf 0 geschaltet bleiben. UND-Glieder, die in der Gruppe auf jeder aktivierten Eingangsleitung personalisiert sind, lassen den zugehörigen Produktterm-
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ausgang der UND-Gliedgruppe auf 0 gehen. Nicht aktivierte Eingänge zu den UND-Gliedern führen dazu, daß der Produktterm auf 1 bleibt. Die Inversion ist auf die NOR-Struktur der Kombination von Eingangsleitung und Produktterm zurückzuführen .
Zusammenfassung der ÜND-Gliedprüfung:
Steuerung T1 = O
Steuerung T2 = O
Muster 1 Muster 2 Muster 3 Muster 4
• · · ■
Muster η
Eingangsleitung
12345 6 78...η 1 0000000 ...0
0 1 000000 ...0
001 00000...0 000 1 0000 ...0
OOOOOOOO ...1
Für jedes Eingabemuster werden die Produkttermzustände der UND-Glieder in den Ausgangsriegeln festgehalten und als Prüfdaten gespeichert. Die Produkttermzustände geben die Personalisierung der Eingangselemente der adressierten Eingangsleitung wieder. Zum Beispiel:
Personalisierung
Produktterm
Eingangsleitung 0 Beispiel 0 1 1 0 0 1 UND-Gliedausgangs zustande 1 0 0 1 1 0 (Ausgänge
1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 invertiert
2 0 0 1 0 0 1 1 0 1 0 1 1 0 0 durch NOR-
3 1 0 1 0 1 1 1 1 1 0 1 0 0 0 Logik)
4 0
0 0 0 0 0 1 1
111110 0
Um also eine Funktionsprüfung der UND-Glieder der gemischten PLA-Gruppe vorzunehmen, braucht man nur η-Muster, wenn eine UND-Gliedgruppe mit η-Eingängen gegeben ist.
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- 21 Die Prüffolge für die ODER-Glieder ist folgende:
Steuerung T1 auf 1 geschaltet - dadurch werden die Eingangsleitungen für die UND-Glieder von der Bitteilerschaltung abgeschaltet und das Bitteilersignal auf den Produkttermeingang der ODER-Glieder gegeben.
Steuerung T2 auf 1 geschaltet - dadurch wird die Produkttermleitung der UND-Glieder von der Verriegelung abgeschaltet und die Ausgangsleitungsverbindung zur Verriegelung der ODER-Glieder aktiviert.
Ähnlich wie die UND-Glieder können auch die ODER-Glieder eindeutig mit von der Bitteilerschaltung an die Produktterme der ODER-Glieder gegebenen Eingängen geprüft werden. Die Ausgangswerte der ODER-Glieder entsprechend deren Personalisierung und den aktivierten Produkttermen (Einer-Zustand) werden über die ODER-Ausgangsleitungen an die Ausgangsverriegelungen weitergeleitet.
Zur vollständigen Funktionsprüfung einer ODER-Gliedgruppe mit m Produkttermen braucht man also m Prüfmuster.
Für eine reale PLA (ohne Schaltung) η = m. Für eine virtuelle/gefaltete PLA darf m nicht gleich η sein. Daraus ist zu ersehen, daß für die symmetrische gemischte PLA-Gruppe die Prüfmustererzeugung und -implementierung sehr direkt ist.
Für den Normalbetrieb gilt
T1 =0 ermöglicht den UND-Gliedeingängen den Empfang von Signalen von der Bitteilerschaltung.
T2 = 1 ermöglicht die übertragung der Ausgänge der ODER-Glieder in die Ausgangsverriegelungen der ODER-Glieder.
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Tl T2
UND-Gliedprüfung O O
ODER-Gliedprüfung 1 1
Normalbetrieb O 1
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Claims (14)

  1. PaTEHTANSPRl)CHE
    J_.-' Programmierbare logische Schaltung (PLA) aus hochintegrierten Feldeffekt-Transistorschaltungen in einer ODER- und in einer UND-Matrix, die über Rückkopplungspfade zur Durchführung komplexer logischer Funktionen sowie zu Prüfzwecken verbunden sind und gegebenenfalls Pufferspeicher zur Zwischenspeicherung von Zwischenresultaten aufweisen, dadurch gekennzeichnet, daß Gates der Feldeffekttransistoren der UND-Matrix in einer oberen Leiterschicht auf dem Träger ausgebildet sind und Tore der Feldeffekttransistoren der ODER-Matrix, die mit der Senke der· Feldeffekttransistoren der UND-Matrix verbunden sind, in einer unteren Leiterschicht angeordnet sind.
  2. 2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Polysiliciumschicht zur Verbindung der Feldeffekttransistor-Drains der UND-Matrix mit den Feldeffekttransistoren-Gates der Oder-Matrix vorhanden ist, und daß die Feldeffekttransistoren der UND-Matrix und die Feldeffekttransistoren der ODER-Matrix in einer Matrixebene vermischt sind.
  3. 3. Logische Schaltung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß Ausgänge der ODER-Matrix vertikal ausgerichtet sind und zwischen UND-Produkttermen und Grunddiffusionen wechseln.
  4. 4. Logische Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß alle PLA-Ausgänge innerhalb derselben Gruppe vertikal ausgerichtet sind, während die Orientierung der polykristallinen Siliciumlinie parallel zur Eingangslinie und die Orientierung der Achsen der FETs der UND-Matrizen und der ODER-Matrizen parallel zur Eingangslinie verlaufen, und daß die Ausgangsverrie-
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    gelungsschaltungen auf die Ober- und Unterkante einer Matrix oder Gruppe und die Eingangstreiber-ZDecodierschal«- tungen auf die Seitenkanten der Gruppe oder Matrix so gesetzt werden, daß die Dichte der Matrix beibehalten wird. :
  5. 5. Logische Schaltungsanordnung nach den Ansprüchen 1 bis i 4 zu Prüfzwecken, dadurch gekennzeichnet, daß die vorhandenen Speicher zur Bitunterteilungseingabe als Quelle von Prüfmustern und die vorhandenen Ausgabe- , zwischenspeicher als Speicher für die Prüfantwortbits > dienen, um die UND-/ bzw. ODER-Glieder in der gemisch- ; ten Anordnung einzeln zu prüfen. i
  6. 6. Logische Schaltungsanordnung nach den Ansprüchen 1 bis |
    5, dadurch gekennzeichnet, daß innerhalb einer Eingangs- | bit-Teilerschaltung (8) überall dort ein Feldeffekt- j transistor (22) gebildet wird, wo die metallischen Eingangsleitungen (6) vom Halbleitersubstrat eine dünne trennende Oxidisolation zwischen den Vertikaldiffusionen (24 und 26) aufweist.
  7. 7. Logische Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Vertikaldiffusion (26) mit Erdpotential verbunden ist, so daß bei Vorhandensein eines Signals auf der Eingangsleitung (6) eine Leiterbahn durch einen Feldeffekttransistor (22) zwischen den beiden Vertikaldiffuisionen (24 und 26) vorhanden ist.
  8. 8. Logische Schaltungsanordnung nach den Ansprüchen 6 und 7, dadurch gekennzeichnet, daß eine Durchgangsverbindung (28) die Vertikaldiffusion (24) mit einem Horizontalleiter (30) aus polykristallinen! Silicium verhindert, der an der oberen Ebene liegt, die die Eingangsleitungen (6) trägt, und daß ein Bitteil des Horizontal-
    leiters (30) über einem Feldeffekttransistor (32) liegt, der in einem verdünnten Bereich der Oxidisolierschicht zwischen den Vertikaldiffusion (26) und der Ausgangsdiffusion (34) ausgebildet ist.
  9. 9. Logische Schaltung nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß der aus einer Polysiliciumschicht bestehende Horizontalleiter (30) zur Verbindung zwischen einer Feldeffekttransistor-Drain, der Vertikaldiffusion (24), die das Produktterm ist, und dem Feldeffekttransistor-Gate (32) der ODER-Matrix dient, wobei die Feldeffekttransistoren (22) der UND-Matrix und die Feldeffekttransistoren (32) der ODER-Matrix in einer Matrixebene vermischt sind.
  10. 10. Logische Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Ausgangsdiffusion (34) der ODER-Matrix abwechselnd zwischen der Vertikaldiffusion (24), der UND-Matrix und der Vertikaldiffusion (26) vertikal orientiert ist.
  11. 11. Logische Schaltungsanordnung nach den Ansprüchen 1 bis
    10, dadurch gekennzeichnet, daß die außerhalb der Halbleiterchips liegenden Treiber (46) auf der Ober- bzw. Unterseite des Halbleiterchips angeordnet sind, während die Eingangsanschlüsse an den Seiten angeordnet sind.
  12. 12. Logische Schaltungsanordnung nach den Ansprüchen 1 bis
    11, dadurch gekennzeichnet, daß zusätzlich zu dem Basismetall-Bitprozeß eine polykristalline Siliciumschicht und die Eingangsleitungen parallel zu den Ausgangsdiffusionen angeordnet sind.
  13. 13. Herstellungsverfahren für die logische Schaltung nach den Ansprüchen 1 bis 12, dadurch gekennzeichnet, daß die Draindiffusion (56) über einen Lochkontakt mit der
    ma 976 οϊ 6 8 Q ΪΜΓ8 3 / 0 6ΊΓ& ~
    -A-
    aus polykristallinen Polysilicium bestehenden vertikalen Produkttermleitung (66) verbunden wird, die außerdem als Gateelektrode eines ODER-Glieds (60) dient, wobei die Draindiffusion (56) durch eine n-leitende Implantation gebildet wird und ein Kontakt durch das dünne Oxid (62) zur Draindiffusion (56) geätzt wird, daß dann η-leitendes dotiertes Polysilicium zur Bildung der Produkttermleitung (66) niedergeschlagen wird, wodurch der Kontakt zur Draindiffusion (56) eines UND-Gliedes (62) sowie die Gateelektrode (74) des ODER-Gliedes (60) gebildet wird, daß ein Ausschnitt (61) in die Produktermleitung (66) aus polykristallinem Silicium geschnitten wird, um die Bitteilerleitung (70) ohne elektrischen Kontakt durch diese Schicht zu führen und so das Gate des UND-Gliedes (62) zu bilden, daß die dünne Oxidschicht weggeätzt wird und daß das Gateoxid bis auf 50OO 8 neu aufgewachsen wird, während mehr als 1000 £ über der polykristallinen Produkttermleitung (66) aufgewachsen werden und daß danach die Bitteilerleitungen (70) aus Aluminium niedergeschlagen werden.
  14. 14. Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, daß ein Feldeffekttransistor mit selbstausrichtendem Gate aus einer doppelten polykristallinen Siliciumschicht gebildet wird, und zwar durch eine auf einer dünnen Oxidschicht niedergeschlagenen ersten Polysiliciumschicht, der Diffusionen folgen, die die polykristallinen Siliciumlinien nicht kreuzen können, wobei die erste Ebene des polykristallinen Siliciums (78) dazu dient, die Basis eines Feldeffekttransistors über dem dünnen Oxidbereich (401) zwischen der n+ leitenden Produkttermdiffusion (241) und der n+ leitenden Vertikaldiffusion (26') für den Feldeffekttransistor des UND-Gliedes sowie zwischen der n+ leitenden Diffusion (26') und der n+ leitenden Siffusion (34') für den Feldeffekttransistor des ODER-Gliedes zu bilden.
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