DE10204871A1 - Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren - Google Patents

Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren

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Abstract

Der Kanalbereich (11) und die Source-Drain-Bereiche (9, 10) sind vertikal an einer Flanke einer dielektrischen Grabenfüllung (4) angeordnet. Auf der gegenüberliegenden Seite ist das Halbleitermaterial durch das Gate-Dielektrikum (18) und die Gateelektrode (16) begrenzt, die in einer Aussparung des Halbleitermaterials angeordnet ist. Ein Speicherzellenfeld umfasst eine Vielzahl von vertikal ausgerichteten streifenförmigen Halbleiterbereichen, in denen oben und unten Source-Drain-Bereiche implantiert sind und dazwischen ein allseits in isolierendes Material eingebetteter Kanalbereich als Floatingbody vorhanden ist.

Description

  • Die vorliegende Erfindung betrifft eine kondensatorlose 1-Transistor-DRAM-Zelle, im Folgenden einfach als 1-Transistor-DRAM-Zelle bezeichnet, und ein zugehöriges Herstellungsverfahren.
  • Von S. Okhonin, M. Nagoga, J. M. Sallese und P. Fazan von der Ecole Polytechnique Fédérale de Lausanne (Preprint und Präsentation auf der IEEE-SOI-Konferenz, ISS/EPFL 2001) wurde eine Ausführung von DRAM-Zellen im Sub-100 nm-Bereich vorgeschlagen, bei der die Speicherzelle als Transistorstruktur in der Body-Siliziumschicht eines SOI-Substrates angeordnet ist. Dieses Konzept verzichtet auf eine Ausbildung eines eigens für jede Zelle vorgesehenen Kondensators. Das Halbleitermaterial, das den Source-Bereich, den Kanalbereich und den Drain- Bereich umfasst, ist hier allseits von SiO2 als elektrisch isolierendem Material eingeschlossen. Es ist so ein nicht auf definiertes Potential gelegter Kanalbereich vorhanden, der im Betrieb der Zelle eine vollständig oder zumindest teilweise an Ladungsträgern verarmte Zone bildet (partially to fully depleted floating body). Auf der Oberseite befindet sich eine von dem Kanalbereich durch ein Gate-Dielektrikum getrennte Gateelektrode.
  • Die so ausgebildete MOS-Transistorstruktur ist zur Speicherung der Ladung geeignet, die ein Bit darstellt. Nachteile dieser Ausführung sind die Verwendung eines vergleichsweise teuren SOI-Substrates und der notwendige Kompromiss zwischen einem angestrebten geringen Platzbedarf der Zelle und der realisierbaren Gatelänge.
  • Aufgabe der vorliegenden Erfindung ist es, eine platzsparende und kostengünstig herstellbare 1-Transistor-DRAM-Zelle anzugeben, mit der ein Speicherzellenfeld hergestellt werden kann.
  • Diese Aufgabe wird mit der 1-Transistor-DRAM-Zelle mit den Merkmalen des Anspruches 1, mit der Anordnung aus 1-Transistor-DRAM-Zellen mit den Merkmalen des Anspruches 4 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 7 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.
  • Bei der (kondensatorlosen) 1-Transistor-DRAM-Zelle sind der Kanalbereich und die Source-Drain-Bereiche vertikal an einer Flanke einer dielektrischen Grabenfüllung angeordnet. Auf der der Grabenfüllung gegenüberliegenden Seite ist das Halbleitermaterial durch das Gate-Dielektrikum und die darüber angeordnete Gateelektrode begrenzt. Die Gateelektrode ist in einer Aussparung des Halbleitermateriales angeordnet.
  • Ein Speicherzellenfeld aus derartigen 1-Transistor-DRAM- Zellen umfasst in einem Halbleiterchip eine Vielzahl von vertikal ausgerichteten streifenförmigen Halbleiterbereichen, in denen jeweils in einem oberen und unteren Anteil Source- Drain-Bereiche implantiert sind und in dem mittleren Bereich dazwischen ein nicht auf definiertes Potential gelegter Kanalbereich vorhanden ist, der in einer zu der Ebene der Oberseite des Halbleiterchips koplanaren Schnittebene allseits in isolierendes Material eingebettet ist. Dabei ist als Ebene der Oberseite des Halbleiterchips eine Ebene zu verstehen, die koplanar ist zu einer mit den Zellen versehenen, zumindest ursprünglich ebenen Oberseite eines bei der Herstellung verwendeten Wafers oder zu den Ebenen einer aufgewachsenen Schichtstruktur oder aufgebrachten Passivierung.
  • Es folgt eine genauere Beschreibung von Beispielen der 1- Transistor-DRAM-Zelle und bevorzugter Herstellungsverfahren anhand der Fig. 0 bis 8.
  • Die Fig. 0 zeigt eine Anordnung der Wortleitungen und Bitleitungen eines Speicherzellenfeldes in Aufsicht.
  • Die Fig. 1, 2, 5, 6, und 7 zeigen Querschnitte durch Zwischenprodukte eines Herstellungsverfahrens.
  • Die Fig. 3 und 4 zeigen Aufsichten auf das Speicherzellenfeld nach verschiedenen Schritten des Herstellungsverfahrens.
  • Die Fig. 8 zeigt einen Querschnitt durch ein Zwischenprodukt eines alternativen Herstellungsverfahrens.
  • In der Fig. 0 ist in einer schematisierten Aufsicht auf ein Speicherzellenfeld die Ausrichtung der Wortleitungen WLj-1, WLj, WLj+1 und der darüber quer verlaufend geführten Bitleitungen BLi, BLi+1 dargestellt. Mit gestrichelten Linien sind noch die Positionen zweier Querschnitte A und B eingezeichnet; diese Positionen entsprechen den Positionen der Querschnitte der nachfolgend zu erläuternden Fig. 5 und 6. Eine Cross- Point-DRAM-Architektur gemäß der Darstellung der Fig. 0 kommt mit einem Flächenbedarf von 4F2 pro Zelle aus.
  • Die Struktur der Zellen wird im Folgenden anhand bevorzugter Herstellungsverfahren erläutert. Der Herstellungsprozess beginnt vorzugsweise mit Verfahrensschritten, die an sich aus der Halbleitertechnologie bekannt sind. Gemäß dem in der Fig. 1 dargestellten Querschnitt werden auf einem Halbleiterkörper 1 oder einem Substrat zunächst in der üblichen Weise eine Schicht als Padoxid 2 und eine Schicht als Padnitrid 3 aufgebracht. Es werden dann mittels einer geeigneten Fotomaskentechnik Gräben, die parallel zueinander ausgerichtet sind, nach Art einer STI (shallow trench isolation) hergestellt. Dazu wird das Halbleitermaterial im Bereich der Maskenöffnungen ausgeätzt.
  • Die Gräben werden mit einem Oxid oder einem anderen dielektrischen Material 4 gefüllt. Gegebenenfalls schließen sich geeignete Maßnahmen zur Planarisierung, wie z. B. CMP (chemical mechanical polishing) an. Es werden vorzugsweise noch die p-Wannen und n-Wannen für CMOS-Bauelemente der Ansteuerperipherie hergestellt. Das kann wie üblich durch Bor- bzw. Phosphorimplantation und Ausheilung der Implantate geschehen.
  • Das dielektrische Material 4 in den Gräben wird im oberen Bereich der Gräben entfernt, so dass dort jeweils eine elektrisch leitfähige Schicht 5 bis zum oberen Rand der Gräben eingebracht werden kann. Diese jeweils streifenförmig in den Gräben verlaufenden elektrisch leitfähigen Schichten 5 stehen seitlich mit dem Halbleitermaterial des Halbleiterkörpers 1 oder Substrates in Kontakt. Für die nachfolgenden Verfahrensschritte ist es zweckmäßig, wenn für die elektrisch leitfähigen Schichten 5 Polysilizium verwendet wird und dieses Polysilizium an der Oberseite der Schichten etwas oxidiert wird, wobei sich das Volumen des betreffenden Schichtanteiles 6 vergrößert. Auf diese Weise wird eine Oxidmaske ausgebildet. Es wird dann das Nitrid der Padnitridschicht 3 entfernt. Der Ätzangriff kann teilweise mit Fotomaskentechnik geschützt sein, was insbesondere im Bereich der Ansteuerperipherie nützlich ist.
  • Vorzugsweise mittels einer erneuten Abscheidung von Nitrid oder TEOS werden Distanzelemente (spacer) einer Maske für eine selbstjustierte Strukturierung der nachfolgend herzustellenden aktiven Gräben hergestellt. Diese aktiven Gräben sind dafür vorgesehen, zum einen das Halbleitermaterial an den Flanken der Grabenfüllungen aus dielektrischem Material 4 zu begrenzen und zum anderen die für die Ansteuerung der Kanalbereiche erforderlichen Gateelektroden aufzunehmen.
  • Für die bezüglich des Halbleiterkörpers oder Substrates oberen Source-Drain-Bereiche wird zunächst eine n+-Implantation (z. B. mittels Arsen) eingebracht; gegebenenfalls kann mit einer Implantation von Phosphor noch ein LDD (lightly doped drain) hergestellt werden.
  • Entsprechend der Darstellung in Fig. 2 ergibt sich so die Struktur, bei der unter den Distanzelementen 7 das Halbleitermaterial stehen geblieben ist und zwischen diesen Anteilen des Halbleitermaterials an den Flanken zweier gegenüberliegender Grabenfüllungen die Aussparung 8 vorhanden ist. In den jeweiligen oberen Anteilen sind durch die Implantation die oberen Source-Drain-Bereiche 10 ausgebildet. Es werden dann noch entsprechende Implantationen für die unteren Source- Drain-Bereiche 9 eingebracht.
  • Die untere Grenze 12 der oberen Source-Drain-Bereiche 10 und die untere Grenze 13 der unteren Source-Drain-Bereiche 9 sind gestrichelt eingezeichnet. Die untere Grenze 13 der für die unteren Source-Drain-Bereiche 9 eingebrachten Implantation ist vorzugsweise so tief vorhanden, dass ein durchgehender unterer Source-Drain-Bereich 9 nach Art einer Erdungsplatte (ground plate) ausgebildet ist. Es mag aber auch genügen, die betreffende Implantation nur etwa bis zu der als Alternative eingezeichneten gestrichelten Linie 13a einzubringen. Die obere Grenze 14 des unteren Source-Drain-Bereiches 9 und die untere Grenze 12 des oberen Source-Drain-Bereiches 10 schließen den jeweiligen Kanalbereich 11 ein. Bei der Herstellung der unteren dotierten Bereiche 9 wird dieser Kanalbereich 11 z. B. durch vorheriges Abscheiden einer geeignet strukturierten Nitridschicht an den Wänden der Aussparung 8 abgedeckt und so vor einem Eindringen des Dotierstoffes geschützt. Die seitlichen Anteile des unteren Source-Drain-Bereiches 9 entstehen durch eine Diffusion des eingebrachten Dotierstoffes beim Ausheilen der Implantate.
  • Gemäß der schematisierten Aufsicht, die in der Fig. 3 dargestellt ist, werden dann streifenförmige Fotolackmasken 15 auf die Oberseite aufgebracht, um zunächst das auf der Oberseite vorhandene isolierende Material, insbesondere den, vorzugsweise durch Oxidation von Polysilizium hergestellten, Schichtanteil 6, zu entfernen und dann die elektrisch leitfähige Schicht 5 und das Halbleitermaterial des Halbleiterkörpers 1 in den Bereichen zwischen den Streifen der Fotolackmaske zu entfernen. In der Fig. 3 sind noch die seitlichen Begrenzungen der oberen Source-Drain-Bereiche 10 als verdeckte Konturen gestrichelt eingezeichnet.
  • In der Fig. 4 ist die Aufsicht gemäß der Fig. 3 dargestellt, nachdem die aus oxidiertem Polysilizium oder auch einem anderen Material hergestellte streifenförmige Maske des Schichtanteils 6 in diesem Bereich entfernt wurde und die Wände der nunmehr vergrößerten Aussparungen 8 zwischen den Grabenfüllungen sowie die Oberfläche des Halbleitermateriales an den Flanken der Grabenfüllungen mit einer dünnen dielektrischen Schicht 18, vorzugsweise einer Oxidschicht, überzogen wurde. Auf dem Halbleitermaterial an den Flanken der Grabenfüllungen ist diese dielektrische Schicht 18 als Gate- Dielektrikum vorgesehen.
  • Die Gateelektroden 16 sind in den Aussparungen hergestellt, und zwar so, dass sie eine Grabenfüllung teilweise überlappen. Die Gateelektroden 16 sind beidseitig bezüglich ihrer Längsrichtungen mit isolierenden Distanzelementen 17 bedeckt. Die elektrisch leitfähigen Schichten 5 sind im Bereich zwischen den Streifen der Fotolackmaske 15 entfernt, so dass eine leitfähige Verbindung zwischen den Bereichen der einzelnen Zellen nur noch im Bodenbereich der Gräben vorhanden ist.
  • In der Fig. 5 ist diese Struktur in einem Querschnitt dargestellt, der die Position des Querschnittes A in der Fig. 0 einnimmt, wobei in der Fig. 5 allerdings erst ein Zwischenprodukt gezeigt ist, bei dem die Bitleitungen noch nicht hergestellt sind. Auf den Oberseiten der Grabenfüllungen aus dielektrischem Material 4 befinden sich hier Anteile der elektrisch leitfähigen Schichten 5, die jeweils allseits auf einzelne Zellen begrenzt sind. Es ist hier auch erkennbar, dass die beiden Gateelektroden 16, die für die an zwei einander gegenüberliegenden Flanken des dielektrischen Materiales 4 angeordneten Kanalbereiche 11 vorgesehen sind, jeweils in den zwischen den Grabenfüllungen hergestellten aktiven Gräben elektrisch voneinander getrennt angeordnet sind. Die Seiten der Gateelektroden 16 sind mit den Distanzelementen 17, z. B. aus Nitrid isoliert. Auf den Gateelektroden 16 können noch eine streifenförmige Schicht 19 aus Polysilizium, Wolfram oder Wolframsilizid und eine Hartmaskenschicht 20 zur Strukturierung der Gateelektroden aufgebracht sein.
  • Ein Querschnitt durch das Speicherzellenfeld in der Position des in der Fig. 0 eingezeichneten Schnittes B ist in der Fig. 6 für dieses Zwischenprodukt dargestellt. Es ist dort erkennbar, dass das Material der Gateelektroden 16 auch im Bereich zwischen den einzelnen Speicherzellen in der Längsrichtung der Gräben vorhanden und dort gleichartig strukturiert ist. Die streifenförmig strukturierten Gateelektroden 16 bilden so die Wortleitungen, die jeweils einen Streifen von längs einer Grabenfüllung angeordneten Speicherzellen miteinander verbinden. Die elektrisch leitfähige Schicht 5 fehlt in den Bereichen zwischen den einzelnen Speicherzellen. Zwischen den einzelnen Speicherzellen fehlen die Anteile aus Halbleitermaterial an den Flanken der Bereiche aus dielektrischem Material 4. Die Source-Drain-Bereiche und Kanalbereiche der einzelnen Zellen sind also in der Längsrichtung der Wortleitungen unterbrochen und so auf die einzelnen Zellen begrenzt.
  • Gemäß dem in der Fig. 7 dargestellten Querschnitt schließen sich noch weitere Verfahrensschritte an, die aber an sich aus der Halbleitertechnologie bekannt sind. Es wird zunächst eine erste Passivierung (vorzugsweise ein Nitrid) abgeschieden, und die verbliebenen Öffnungen werden mit einer Isolationsschicht 21 (vorzugsweise BPSG [Borphosphorsilikatglas]) aufgefüllt. Zu diesen Verfahrensschritten gehört auch das Öffnen von zumindest teilweise selbstjustierten Kontaktlöchern in Verbindung mit den herzustellenden Bitleitungen 22. Als Material für die Bitleitungen ist z. B. Wolfram geeignet. Die Bitleitungen 22 sind auf den elektrisch leitfähigen Schichten 5 aufgebracht und kontaktiert, so dass hier eine elektrisch leitfähige Verbindung zu den oberen Source-Drain-Bereichen 10 hergestellt ist. Es ist aber auch möglich, mit Polysilizium gefüllte Kontaktlöcher in Verbindung mit Aluminiumleiterbahnen einzusetzen oder ein ebenfalls an sich bekanntes, auf Kupfer basierendes Metallisierungsschema einzusetzen.
  • In der Fig. 8 ist im Querschnitt ein alternatives Ausführungsbeispiel dargestellt, bei dem die für das Gate-Dielektrikum vorgesehene dielektrische Schicht 18 in dem Bereich zwischen den Gateelektroden 16 entfernt ist. Es sind dort also jeweils Grenzflächen 24 der hier als Erdungsplatte durchgehenden unteren Source-Drain-Bereiche 9 freigelegt. Kontaktlochfüllungen 23, 25 für die elektrisch leitfähigen Schichten 5 bzw. diese freigelegten Grenzflächen 24 der unteren Source- Drain-Bereiche 9 sind in die entsprechenden Öffnungen darüber eingebracht. Als Material der Kontaktlochfüllungen kommt z. B. Polysilizium in Frage. Dieses Material wird an der Oberseite eingeebnet und nach Bedarf mit einer geeigneten Fotomaskentechnik strukturiert. Es werden dann (in der Fig. 8 nicht eingezeichnet) die Bitleitungen quer zu den Wortleitungen verlaufend hergestellt. Die Bitleitungen werden zu den Kontaktlochfüllungen 25 der Erdungsplatte elektrisch isoliert aufgebracht und streifenförmig so strukturiert, dass die elektrisch leitfähigen Schichten 5 der Zellen angeschlossen werden. Zwischen den Bitleitungen und parallel dazu kann eine im Prinzip beliebige Anzahl ähnlicher Leiterstreifen mit Kontakt auf den betreffenden Kontaktlochfüllungen 25 zum Anschluss der Erdungsplatte hergestellt werden. Bezugszeichenliste 1 Halbleiterkörper
    2 Padoxid
    3 Padnitrid
    4 Bereich (Grabenfüllung) aus dielektrischem Material
    5 elektrisch leitfähige Schicht
    6 Schichtanteil
    7 Distanzelement
    8 Aussparung
    9 unterer Source-Drain-Bereich
    10 oberer Source-Drain-Bereich
    11 Kanalbereich
    12 untere Grenze der oberen Source-Drain-Bereiche
    13 untere Grenze der unteren Source-Drain-Bereiche
    13a untere Grenze der unteren Source-Drain-Bereiche
    14 obere Grenze der unteren Source-Drain-Bereiche
    15 Fotolackmaske
    16 Gateelektrode
    17 Distanzelement
    18 dielektrische Schicht
    19 streifenförmige Schicht
    20 Hartmaskenschicht
    21 Isolationsschicht
    22 Bitleitung
    23 Kontaktlochfüllung
    24 Grenzfläche
    25 Kontaktlochfüllung

Claims (9)

1. Kondensatorlose 1-Transistor-DRAM-Zelle, bei der in Halbleitermaterial ein Kanalbereich zwischen dotierten Bereichen für Source und Drain angeordnet ist,
diese Bereiche so in dielektrisches Material eingebettet sind, dass der Kanalbereich ohne angelegtes elektrisches Potential zumindest teilweise an Ladungsträgern verarmt ist, und
eine Gateelektrode über dem Kanalbereich und von diesem durch ein Gate-Dielektrikum isoliert angeordnet ist,
dadurch gekennzeichnet, dass
an einer Oberseite eines Halbleiterkörpers (1) oder Substrates ein Bereich aus dielektrischem Material (4) ausgebildet ist,
der Kanalbereich (11) an einer Flanke des Bereiches aus dielektrischem Material (4) angeordnet ist,
die Source-Drain-Bereiche (9, 10) sich in vertikaler Richtung bezüglich der Oberseite beidseitig an den Kanalbereich (11) anschließen,
die Gateelektrode (16) auf einer von dem Bereich aus dielektrischem Material (4) abgewandten Seite des Kanalbereiches (11) und von diesem durch eine als Gate-Dielektrikum vorgesehene dielektrische Schicht (18) getrennt angeordnet ist und die Gateelektrode (16) mit einer Wortleitung verbunden ist und ein bezüglich des Halbleiterkörpers (1) oder Substrates oberer Source-Drain-Bereich (10) mit einer Bitleitung verbunden ist.
2. 1-Transistor-DRAM-Zelle nach Anspruch 1, bei der das Halbleitermaterial des Kanalbereiches (11) in einer zu der Oberseite koplanaren Schnittebene nach allen Seiten hin durch dielektrisches Material begrenzt ist.
3. 1-Transistor-DRAM-Zelle nach Anspruch 2, bei der das Halbleitermaterial des Kanalbereiches (11) in einer zu der Oberseite koplanaren Schnittebene in Richtungen, die zu der Grenze zwischen dem Halbleitermaterial des Kanalbereiches (11) und dem Bereich aus dielektrischem Material (4) parallel verlaufen, Abmessungen besitzt, die in der Nähe der Gateelektrode (16) geringer sind als in der Nähe des Bereiches aus dielektrischem Material (4).
4. Anordnung aus 1-Transistor-DRAM-Zellen nach einem der Ansprüche 1 bis 3, bei der
an der Oberseite des Halbleiterkörpers (1) oder Substrates mehrere im Abstand zueinander angeordnete Bereiche aus dielektrischem Material (4) vorhanden sind,
zwischen diesen Bereichen aus dielektrischem Material (4) jeweils das Halbleitermaterial bis auf Anteile entfernt ist, die an den Flanken der Bereiche aus dielektrischem Material (4) vorhanden und für Kanalbereiche (11) und Source-Drain- Bereiche (9, 10) vorgesehen sind, so dass zwischen diesen verbliebenen Anteilen des Halbleitermateriales jeweils eine Aussparung (8) vorhanden ist, und
die Gateelektroden (16) in diesen Aussparungen (8) angeordnet sind.
5. Anordnung nach Anspruch 4, bei der
an der Oberseite über den Bereichen aus dielektrischem Material (4) elektrisch leitfähige Schichten (5) vorhanden sind und
diese elektrisch leitfähigen Schichten (5) jeweils zwei an einander gegenüberliegenden Flanken des betreffenden Bereiches aus dielektrischem Material (4) vorhandene, bezüglich des Halbleiterkörpers (1) oder Substrates obere Source-Drain- Bereiche (10) miteinander verbinden.
6. Anordnung nach Anspruch 4 oder 5, bei der die bezüglich des Halbleiterkörpers (1) oder Substrates unteren Source-Drain-Bereiche (9) als durchgehender dotierter Bereich nach Art einer Erdungsplatte ausgebildet sind.
7. Verfahren zur Herstellung einer 1-Transistor-DRAM-Zelle, bei dem
in Halbleitermaterial zwei dotierte Bereiche als Source und Drain im Abstand zueinander hergestellt werden,
über einem dazwischen als Kanalbereich vorgesehenen Halbleitermaterial und durch ein Gate-Dielektrikum davon getrennt eine Gateelektrode angeordnet wird und der Kanalbereich auf der von der Gateelektrode abgewandten Seite durch dielektrisches Material begrenzt wird,
dadurch gekennzeichnet, dass
in einem ersten Schritt in einer Oberseite eines Halbleiterkörpers (1) oder Substrates mindestens ein Graben hergestellt wird,
in einem zweiten Schritt der Graben mit dielektrischem Material (4) und einer oberen elektrisch leitfähigen Schicht (5) in Kontakt mit dem angrenzenden Halbleitermaterial gefüllt wird,
in einem dritten Schritt eine Implantation von Dotierstoff in einen bezüglich des Halbleiterkörpers (1) oder Substrates oberen Anteil des Halbleitermateriales, der mit der elektrisch leitfähigen Schicht (5) verbunden ist, zur Ausbildung eines oberen Source-Drain-Bereiches (10) eingebracht wird, in einem vierten Schritt in geringem Abstand zu einer Flanke der Grabenfüllung eine Aussparung (8) in dem Halbleitermaterial hergestellt wird, so dass ein bezüglich der Oberseite vertikaler Streifen aus Halbleitermaterial an der Flanke des Bereiches aus dielektrischem Material (4) stehen bleibt,
in einem fünften Schritt eine Implantation von Dotierstoff in einen bezüglich des Halbleiterkörpers (1) oder Substrates unteren Anteil des Halbleitermateriales an der Flanke des Bereiches aus dielektrischem Material (4) zur Ausbildung eines unteren Source-Drain-Bereiches (9) eingebracht wird,
in einem sechsten Schritt eine als Gate-Dielektrikum vorgesehene dielektrische Schicht (18) auf das Halbleitermaterial an der Flanke des Bereiches aus dielektrischem Material (4) aufgebracht wird,
in einem siebenten Schritt eine Gateelektrode (16) in der Aussparung (8)angeordnet und als Anteil einer Wortleitung strukturiert wird und
in einem achten Schritt ein von der Gateelektrode (16) isolierter elektrischer Anschluss an die elektrisch leitfähige Schicht (5) als Anteil einer Bitleitung hergestellt wird.
8. Verfahren nach Anspruch 7 zur Herstellung einer Anordnung aus 1-Transistor-DRAM-Zellen, bei dem
in dem ersten Schritt parallel zueinander verlaufende Gräben hergestellt werden,
in dem zweiten Schritt die Gräben mit dielektrischem Material (4) und einer jeweiligen oberen elektrisch leitfähigen Schicht (5), die beidseitig in Kontakt mit dem angrenzenden Halbleitermaterial ist, gefüllt werden,
in dem vierten Schritt Aussparungen (8) jeweils in geringem Abstand zu den Flanken zweier benachbarter Grabenfüllungen hergestellt werden, so dass an beiden einander gegenüberliegenden Flanken der Grabenfüllungen vertikale Streifen aus Halbleitermaterial stehen bleiben,
in dem fünften Schritt eine Implantation von Dotierstoff zur Ausbildung von unteren Source-Drain-Bereichen (9) in die unteren Anteile des Halbleitermaterials an den Flanken der Bereiche aus dielektrischem Material (4) eingebracht werden und in der Längsrichtung der Gräben das Halbleitermaterial und die elektrisch leitfähigen Schichten (5) abschnittsweise zur Ausbildung getrennter Zellen entfernt werden,
in dem sechsten Schritt die als Gate-Dielektrikum vorgesehene dielektrische Schicht (18) jeweils auf das Halbleitermaterial an den Flanken der Bereiche aus dielektrischem Material (4) aufgebracht wird,
in dem siebenten Schritt jeweils zwei voneinander getrennte Gateelektroden (16) vor einander gegenüberliegenden Flanken der Bereiche aus dielektrischem Material (4) angeordnet und als Anteile getrennter Wortleitungen strukturiert werden und in dem achten Schritt jeweils ein von den Gateelektroden (16) isolierter elektrischer Anschluss an die elektrisch leitfähigen Schichten (5) als Anteil jeweils einer Bitleitung hergestellt wird.
9. Verfahren nach Anspruch 8, bei dem in dem fünften Schritt die Implantationen von Dotierstoff in die unteren Anteile des Halbleitermateriales zur Ausbildung eines durchgehenden dotierten Bereiches nach Art einer Erdungsplatte vorgenommen werden und in einem weiteren Schritt diese Erdungsplatte zwischen den Gateelektroden (16) mit einem elektrischen Anschluss versehen wird.
DE10204871A 2002-02-06 2002-02-06 Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren Ceased DE10204871A1 (de)

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