DE10258194B4

DE10258194B4 - Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren

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Publication number: DE10258194B4
Application number: DE10258194A
Authority: DE
Inventors: Michael Dr. Bollu; Herbert Dr. Palm; Josef Dr. Willer; Christoph Dr. Ludwig; Armin Dr. Kohlhase
Original assignee: Infineon Technologies AG; Qimonda Flash GmbH
Current assignee: Qimonda Flash GmbH; Qimonda AG
Priority date: 2002-12-12
Filing date: 2002-12-12
Publication date: 2005-11-03
Anticipated expiration: 2022-12-13
Also published as: JP2006510194A; KR20050085511A; TW200414522A; AU2003294845A8; CN100440483C; US20050286296A1; CN1723555A; US7184291B2; EP1570520A2; DE10258194A1; TWI235485B; WO2004053982A2; AU2003294845A1; WO2004053982A3; KR100703252B1

Abstract

Halbleiterspeicher mit Charge-trapping-Speicherzellen mit einem Halbleiterkörper oder Substrat, in dem Speichertransistoren (T) ausgebildet sind, die jeweils einen Kanalbereich (17) zwischen Source-/Drain-Bereichen (19), eine Gate-Elektrode und eine dielektrische Speicherschichtfolge (2, 3, 4) zwischen der Gate-Elektrode und dem Kanalbereich (17) aufweisen,
Bitleitungen (4), die spaltenweise im Abstand zueinander angeordnet sind, und
Wortleitungen (2), die zeilenweise quer zu den Bitleitungen (4) verlaufend und von den Bitleitungen (4) elektrisch isoliert im Abstand zueinander angeordnet sind, wobei die Gate-Elektroden jeweils durch einen Abschnitt einer betreffenden Wortleitung (2) gebildet sind, wobei
eine jeweilige Längsrichtung eines Kanalbereiches (17) von Source nach Drain quer zu der betreffenden Wortleitung (2) verläuft und
die Bitleitungen (4) über einer von dem Halbleiterkörper oder Substrat abgewandten Oberseite der Wortleitungen (2) angeordnet sind,
dadurch gekennzeichnet, dass
elektrisch leitende Querverbindungen (21) vorhanden sind, die abschnittsweise in Zwischenräumen zwischen den Wortleitungen (2) und davon elektrisch isoliert angeordnet sind,...

Description

Speicherzellenfelder aus Charge-trapping-Speicherzellen mit durch Channel-hot-Electrons (CHE) programmierbaren und zum Beispiel mit Hot-Holes löschbaren Speichertransistoren, insbesondere aus planaren SONOS-Speicherzellen oder NROM-Speicherzellen ( US 5,768,192 , US 6,011,725 , WO 99/60631) mit planaren MOS-Transistoren und einer Oxid-Nitrid-Oxid-Speicherschichtfolge als Gate-Dielektrikum erfordern Spannungen von 4 bis 5 Volt zum Programmieren und Löschen, was als Nachteil anzusehen ist. Die Speicherzellen lassen sich zudem nur weitergehend miniaturisieren, wenn sie nicht in einer Ebene nebeneinander angeordnet werden, sondern an den Wänden von Gräben, die an der Oberseite eines Halbleiterkörpers ausgeätzt werden.
Eine Vielzahl solcher Gräben verläuft im Abstand parallel zueinander und bildet so eine Art Kammstruktur an der Oberfläche des Halbleiterkörpers. Die Kanäle der Speichertransistoren sind vertikal an den Grabenwänden angeordnet. Die Source- und Drain-Bereiche sind an der Oberseite des Halbleiterkörpers angrenzend an die Gräben und in den Grabenböden angeordnet. Die Source-/Drain-Bereiche sind mit Bitleitungen verbunden. Die Gate-Elektroden der Speichertransistoren sind in den Gräben angeordnet und mit quer zu den Bitleitungen auf der Oberseite des Speicherzellenfeldes angeordneten Wortleitungen verbunden.
Das Gate-Dielektrikum wird an den Wänden der Gräben durch eine Speicherschichtfolge gebildet, für die üblicherweise eine Oxid-Nitrid-Oxid-Schichtfolge verwendet wird. Die Nitridschicht ist dabei als eigentliche Speicherschicht vorgesehen, in der beim Programmieren der Zelle Elektronen zwischen den Begrenzungsschichten aus Oxid eingefangen werden (trapping).
Ein Virtual-ground-Array aus NROM-Zellen wird üblicherweise mit Wortleitungen verbunden, die über den Source-/Drain-Bereichen verlaufen und sich mit vergrabenen Bitleitungen kreuzen. Daher fließt der Transistorstrom parallel zu den Wortleitungen.
Daraus resultieren verschiedene Schwierigkeiten: Die Speichertransistoren können nicht durch eine genauere Einstellung der Source-/Drain-Dotierungen optimiert werden (LDD, Pocket-Implantation). Die Wortleitungen haben einen kleinen Querschnitt, so dass wegen der dadurch bedingten geringen elektrischen Leitfähigkeit ein schneller Zugriff auf die Speicherinhalte nicht möglich ist. Da die Isolation zwischen benachbarten Kanalbereichen vorzugsweise durch eine Channel-stop-Implantierung bewirkt wird, können in den Kanalbereich diffundierende Dotierstoffe eine ungleichmäßige Stromverteilung im Kanal zusammen mit einem signifikanten Auftreten des Narrow-width-Effektes bewirken.

In der US 5,679,591 ist ein Verfahren zur Herstellung eines kontaktlosen Halbleiterspeichers mit oberseitigen Bitleitungen beschrieben, bei dem zwischen den Wortleitungsstacks jeweils Bitleitungsstreifen angeordnet sind, die die Source-/Drain-Bereiche der längs der Wortleitungen aufeinanderfolgenden Speichertransistoren untereinander verbinden. Die Kanalbereiche sind quer zu den Wortleitungen ausgerichtet und untereinander durch Grabenisolationen voneinander getrennt.

In der US 5,349,221 ist ein Halbleiterspeicher mit Charge-Trapping-Speicherzellen gemäß dem Oberbegriff des Anspruchs beschrieben, bei dem Wortleitungen quer zu der von Source nach Drain verlaufenden Längsrichtung der Zelltransistorkanäle angeordnet sind. Oberseitig sind quer zu den Wortleitungen verlaufende Bitleitungen angeordnet, die die jeweiligen Drain-Bereiche miteinander verbinden.

Die US 6,211,019 B1 beschreibt ein ROM-Bauelement sowie ein zugehöriges Herstellungsverfahren, bei dem für einen einmal elektrisch programmierbaren Speicher ein Gate-Dielektrikum aus einer Oxid-Nitrid-Oxid-Schichtfolge vorgesehen wird. An einer Oberseite eines Halbleiterkörpers werden zunächst dotierte Wannen und parallel in einem Abstand zueinander angeordnete streifenförmige STI-Bereiche hergestellt. Oberseitig aufgebrachtes elektrisch leitfähiges Material wird zu Wortleitungen strukturiert, die quer zu den STI-Isolationen parallel im Abstand zueinander verlaufen und seitlich elektrisch isoliert werden. Source-/Drain-Bereiche werden durch Einbringen von Dotierstoff zwischen den STI-Isolationen und den Wortleitungen hergestellt.

In der US 2002/0132430 A1 ist ein Herstellungsverfahren für einen Halbleiterspeicher beschrieben, bei dem die vergrabenen Bitleitungen mit einer Metallschicht zur Verringerung des Leiterbahnwiderstandes versehen werden.

In der US 5,168,334 ist ein nicht-flüchtiger Halbleiterspeicher mit EEPROM-Zellen beschrieben, der Charge-Trapping-Speicherzellen mit ONO-Schichten aufweist. Die Wortleitungen verlaufen oberseitig in Richtung von Source nach Drain; die Bitleitungen sind im Halbleitermaterial vergraben.

Aufgabe der vorliegenden Erfindung ist es, einen verbesserten Halbleiterspeicher mit Charge-trapping-Speicherzellen in Virtual-ground-Architektur anzugeben.

Diese Aufgabe wird mit dem Halbleiterspeicher mit den Merkmalen des Anspruches 1 und mit dem Verfahren zur Herstellung eines solchen Speichers mit den Merkmalen des Anspruches 5 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei diesem Halbleiterspeicher mit Charge-trapping-Speicherzellen, insbesondere SONOS-Zellen oder NROM-Zellen, verlaufen die Kanalbereiche jeweils quer zu der betreffenden Wortleitung, die Bitleitungen sind auf der Oberseite der Wortleitungen und von diesen elektrisch isoliert angeordnet, und es sind elektrisch leitende Querverbindungen vorhanden, die abschnittsweise in Zwischenräumen zwischen den Wortleitungen und davon elektrisch isoliert angeordnet und in bestimmter Weise mit den Bitleitungen verbunden sind.

Gemäß einer fortlaufenden Nummerierung der Speichertransistoren längs einer jeweiligen Wortleitung verbinden diese Querverbindungen auf einer Seite der Wortleitung jeweils einen Source-/Drain-Bereich eines geradzahlig nummerierten Speichertransistors mit einem Source-/Drain-Bereich des in dieser Nummerierung folgenden, ungeradzahlig nummerierten Speichertransistors elektrisch leitend und auf der gegenüberliegenden Seite dieser Wortleitung jeweils einen Source-/Drain-Bereich eines ungeradzahlig nummerierten Speichertransistors mit einem Source-/Drain-Bereich des in dieser Nummerierung folgenden, geradzahlig nummerierten Speichertransistors. Die Wortleitungen können zwischen den Bitleitungen mit Wortleitungsstraps kontaktiert sein, die den elektrischen Bahnwiderstand verringern.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeichers und des Herstellungsverfahrens anhand der beigefügten 1 bis 14.

Die 1 zeigt ein Anordnungsschema der STI-Isolationen und Wortleitungen.

Die 2 zeigt ein Anordnungsschema der Wortleitungen und Bitleitungen.

Die 3 zeigt ein Anordnungsschema der Wortleitungen, Bitleitungen und Wortleitungsstraps.

Die 4 zeigt einen Ausschnitt aus einem ersten Zwischenprodukt eines Herstellungsverfahrens in einem Querschnitt längs der Wortleitungen.

Die 5 zeigt den Querschnitt der 4 nach weiteren Schritten des Herstellungsverfahrens.

Die 6 bis 8 zeigen Ausschnitte von Zwischenprodukten nach verschiedenen Schritten des Herstellungsverfahrens in Querschnitten senkrecht zu den Wortleitungen.

Die 9 zeigt das Anordnungsschema der Transistoren und Wortleitungen in einer Draufsicht.

Die 10 zeigt das Anordnungsschema der Wortleitungen, Bitleitungen und Bitleitungskontakte in einer Draufsicht.

Die 11 und 12 zeigen weitere Ausschnitte aus Zwischenprodukten nach weiteren Schritten des Herstellungsverfahrens in Querschnitten quer zu den Wortleitungen.

Die 13 zeigt das Schaltungsschema der Anordnung.

Die 14 zeigt einen Querschnitt entsprechend dem Querschnitt der 7 für ein alternatives Ausführungsbeispiel.

Die 1 zeigt eine Draufsicht auf ein Schema, in dem die Positionen der STI-Isolationen 1, Wortleitungen 2 mit seitlichen Spacern 3 und der miteinander elektrisch leitend zu verbindenden Bereiche erkennbar sind. Die STI-Isolationen (shallow trench isolation) sind parallel im Abstand zueinander angeordnete Isolationsgräben, zwischen denen jeweils unter jeder Wortleitung 2 parallel zu den Isolationsgräben verlaufende Kanalbereiche der Transistoren vorhanden sind. Die Wort leitungen verlaufen daher über die quer zu der Längsrichtung der Wortleitung angeordneten Kanalbereiche. Seitlich an die Wortleitungen angrenzend sind jeweils die Source-/Drain-Bereiche der Transistoren vorhanden. Diese Source-/Drain-Bereiche werden in den in der 1 jeweils schraffiert gekennzeichneten Bereichen elektrisch leitend miteinander verbunden, wobei jeweils ein kurzes Stück des betreffenden Isolationsgrabens überbrückt wird.
In der 2 ist eine Draufsicht auf diese Anordnung einschließlich der über den Wortleitungen aufgebrachten Bitleitungen 4 dargestellt. Die in der 1 schraffiert eingezeichneten Bereiche, im folgenden als Querverbindungen bezeichnet, sind in der 2 jeweils mit denselben Kleinbuchstaben bezeichnet. Die Querverbindungen werden von den Bitleitungen 4 kontaktiert. Die Bitleitungskontakte 5 sind in der 2 als verborgene Konturen gestrichelt eingezeichnet und mit einem Kreuz gekennzeichnet. Die Bitleitungskontakte 5 sind ferner jeweils mit demjenigen Großbuchstaben bezeichnet, der dem Kleinbuchstaben der betreffenden Querverbindung entspricht. Es ist in der 2 erkennbar, dass die Bitleitungen 4 jeweils an Querverbindungen elektrisch kontaktiert sind, die in der Richtung der Bitleitungen aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen 2 angeordnet sind.
Die 3 zeigt die Draufsicht gemäß der 2 mit auf der Oberseite der Wortleitungen 2 kontaktierten und über den Bitleitungen 4 angeordneten Wortleitungsstraps 6. Die Wortleitungsstraps 6 dienen einer weiteren Reduktion des elektrischen Bahnwiderstandes der Wortleitungen. Die Bitleitungen 4 sind sowohl gegen die Wortleitungen 2 als auch gegen die Wortleitungsstraps 6 elektrisch isoliert.
Die genauere Struktur dieses Ausführungsbeispiels des Halbleiterspeichers wird anhand eines bevorzugten Herstellungsverfahrens und der weiteren Figuren erläutert. Die 4 zeigt einen Ausschnitt aus einem Zwischenprodukt des Halbleiterspeichers im Querschnitt parallel zu den herzustellenden Wortleitungen. Auf einer Oberseite eines Halbleiterkörpers oder Substrates werden die üblichen Schichten aus Pad-Oxid 7 und Pad-Nitrid 8 hergestellt. Das Halbleitermaterial besitzt eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff; zu diesem Zweck können in einem Substrat dotierte Wannen in der von der Herstellung von Transistoren an sich bekannten Weise ausgebildet sein. Eine für die Kanalbereiche der Transistoren vorgesehene dotierte Wanne 9 ist mit der in der 4 gestrichelt eingezeichneten Grenzfläche der Wanne angedeutet.
Es werden an dieser Oberseite des Halbleiterkörpers oder Substrates die Isolationsgräben als STI-Isolationen 1 hergestellt. Diese STI-Isolationen 1 stellt eine Vielzahl von parallel im Abstand zueinander angeordneten Isolationsgräben dar, die vorzugsweise mit einem Oxid des Halbleitermaterials gefüllt sind. Es kann aber auch ein anderes Dielektrikum in den Isolationsgräben vorhanden sein.
Die 5 zeigt den Querschnitt gemäß der 4 nach weiteren Schritten des Herstellungsverfahrens. Auf die Oberseite des Halbleiterkörpers oder Substrates wird eine Speicherschichtfolge aufgebracht, die auch als Gate-Dielektrikum vorgesehen ist und die eine erste Begrenzungsschicht 10, eine Speicherschicht 11 und eine zweite Begrenzungsschicht 12 umfasst. Die Begrenzungsschichten 10, 12 können insbesondere ein Oxid sein, die Speicherschicht 11 ein Nitrid. Statt einer solchen Oxid-Nitrid-Oxid-Schichtfolge kann eine andere für Charge-trapping-Speicherzellen geeignete Speicherschichtfolge vorgesehen werden. Diese Schichten werden zunächst ganzflächig aufgebracht; sie können im Bereich der Peripherie ganz oder teilweise durch ein anderes Gate-Dielektrikum ersetzt werden.
Als nächstes folgt eine erste Wortleitungsschicht 13, die vorzugsweise Polysilizium ist. Es kann eine zweite Wortleitungsschicht 14 oder Wortleitungsschichtfolge aufgebracht werden, die z. B. W/WN oder WSi ist und die Leitfähigkeit der ersten Wortleitungsschicht 13 verbessert. Darauf folgt noch eine Hartmaskenschicht 15 aus elektrisch isolierendem Material. Die Hartmaske wird streifenförmig strukturiert, um damit die Wortleitungsstege (wordline stacks) parallel im Abstand zueinander strukturieren zu können.
Das ist in der 6 erkennbar, in der die Struktur des betreffenden Zwischenproduktes in einem Querschnitt quer zu den Wortleitungsstegen 20 dargestellt ist. Die Wortleitungsstege 20 umfassen in diesem Beispiel die Speicherschicht 11, die zweite Begrenzungsschicht 12, die erste Wortleitungsschicht 13 (z. B. Polysilizium), die zweite Wortleitungsschicht (z. B. WSi) und die Hartmaske 15. Zwischen den Wortleitungen kann die eigentliche Speicherschicht 11 wie in der 6 dargestellt entfernt sein; alternativ können die zweite Begrenzungsschicht 12 und die Speicherschicht 11 auch dort noch vorhanden sein. Es können jetzt die Implantate für die Source-/Drain-Bereiche einschließlich der zugehörigen Optimierungen eingebracht werden. Wenn die zweite Wortleitungsschicht 14 WSi ist, werden an den Seiten der Wortleitungen vorzugsweise Oxidschichten gebildet, die typisch etwa 3 nm dick sein können.
In nachfolgenden Lithographieschritten können in einer an sich bekannten Weise LDD-Implantationen (lightly doped drain) und Pocket-Implantationen erfolgen. Damit werden die in der 6 gestrichelt eingezeichneten dotierten Bereiche 16 hergestellt, die zunächst noch eine geringere Dotierstoffkonzentration aufweisen, als für die fertigen Source-/Drain-Bereiche vorgesehen ist. Zwischen diesen dotierten Bereichen 16 befindet sich jeweils ein Kanalbereich 17 für den Transistor.
Entsprechend dem Querschnitt der 7 werden dann an den Flanken der Wortleitungsstege 20 Spacer 18 hergestellt, mit denen das elektrisch leitfähige Material der Wortleitungsstege 20 (in diesem Beispiel die erste Wortleitungsschicht 13 und die zweite Wortleitungsschicht 14) auch seitlich elektrisch isoliert wird. Die Spacer werden in der üblichen Weise durch konforme Abscheidung des dafür vorgesehenen Materiales und anschließendes anisotropes Rückätzen hergestellt. Die Spacer 18 werden verwendet, um eine weitere Implantation zur Ausbildung der Source-/Drain-Bereiche 19 zu maskieren. Die Spacer 18 können bereits den in den 1 bis 3 eingezeichneten Spacern 3 entsprechen; je nach Bedarf können aber auch weitere Spacer vor oder nach der Implantation hergestellt werden. Die Implantate werden ausgeheilt.
In einem nachfolgenden Schritt werden die Querverbindungen hergestellt. Wie in der 8 erkennbar ist, sind die Querverbindungen 21 und die dazwischen jeweils einzubringenden dielektrischen Füllungen 22 in den Zwischenräumen zwischen den Wortleitungen angeordnet. Da die Querverbindungen immer jeweils einen Source-/Drain-Bereich mit einem in dem betreffenden Zwischenraum zwischen den Wortleitungsstegen 20 nachfolgenden Source-/Drain-Bereich verbinden sollen, aber die Querverbindungen voneinander elektrisch isoliert sein müssen, müssen sie abschnittsweise ausgebildet und voneinander mit dielektrischem Material isoliert werden.
Zu diesem Zweck werden entweder zunächst die Zwischenräume mit dielektrischem Material gefüllt, das anschließend in den für die Querverbindungen vorgesehenen Bereichen entfernt wird. Dort wird dann das für die Querverbindungen vorgesehene elektrisch leitfähige Material eingebracht. Oder es werden statt dessen die Zwischenräume zwischen den Wortleitungsstegen zunächst vollständig mit dem für die Querverbindungen vorgesehenen elektrisch leitfähigen Material gefüllt, das dann jeweils im Abstand der für die Querverbindungen vorgese henen Abschnitte entfernt und mit dielektrischem Material ersetzt wird.
Als dielektrisches Material für die erste Variante kommt vorzugsweise das Dielektrikum in Frage, das für breite Spacer z. B. für die Hochvolttransistoren der Ansteuerperipherie verwendet wird. Das kann z. B ein als TEOS (Tetraethylorthosilicat) hergestelltes Oxid sein. Dabei ist es von Vorteil, wenn die Spacer 18 z. B. Nitrid oder ein anderes Material sind, bezüglich dessen das eingefüllte Oxid selektiv entfernt werden kann. Das eingefüllte dielektrische Material wird dann in den für die Querverbindungen vorgesehenen Bereichen entfernt, so dass nur die dielelektrischen Füllungen 22 übrig bleiben. In den so hergestellten Öffnungen ist auch das Material der ersten Begrenzungsschicht 10 entfernt, so dass dort das dotierte Halbleitermaterial der Source-/Drain-Bereiche 19 freigelegt ist. In die Öffnungen kann dann ein elektrisch leitfähiges Material, vorzugsweise Polysilizium, eingebracht werden, mit dem die Source-/Drain-Bereiche 19 oberseitig kontaktiert werden. Die Oberseite wird planarisiert.
Bei der zweiten genannten Variante wird zunächst das Material der ersten Begrenzungsschicht 10 entfernt, so dass auch in diesem Ausführungsbeispiel ein elektrischer Kontakt zwischen dem Material der Querverbindungen und der Oberseite der Source-/Drain-Bereiche 19 hergestellt werden kann. Dann werden die Zwischenräume zwischen den Wortleitungsstegen 20 mit dem für die Querverbindungen vorgesehenen Material, z. B. Polysilizium, vollständig gefüllt. Die Oberseite wird planarisiert. Mittels Lithographie wird das eingebrachte Material in den vorgesehenen Abständen entfernt, so dass die einzelnen für die Querverbindungen vorgesehenen Abschnitte voneinander getrennt sind. Dazwischen können dann dielektrische Füllungen 22 eingebracht werden, wonach die Oberseite wieder planarisiert wird.
Die 9 zeigt die so erhaltene Struktur in einer Draufsicht. Die Ausrichtung dieser Draufsicht entspricht der der 1 bis 3. Es sind hier drei Wortleitungen WL_i-1, WL_i und WL_i+1 eingezeichnet, die von links nach rechts verlaufen. Die Speichertransistoren T sind mit ihren gestrichelt eingezeichneten Kanalbereichen dargestellt. Zwischen diesen Kanalbereichen verläuft jeweils ein gefüllter Graben der STI-Isolationen 1. Die Querverbindungen 21 sind hier wieder schraffiert eingezeichnet. Die dielektrischen Füllungen 22 trennen jeweils die Abschnitte des elektrisch leitfähigen Materiales der Querverbindungen 21 desselben Wortleitungszwischenraumes voneinander.
Die 10 zeigt ein vereinfachtes Schema der Draufsicht der 9 zur Erläuterung der Anordnung der nachfolgend hergestellten Bitleitungen 4. Diese Bitleitungen sind parallel im Abstand zueinander quer zu den Wortleitungen und zwischen den von den Speichertransistoren eingenommenen Bereichen angeordnet. Sie verlaufen daher etwa über den Gräben der STI-Isolationen 1. Zur Orientierung sind in der 10 im Vergleich zu der 9 ebenfalls die Nummerierungen der Wortleitungen 2 eingezeichnet. Die 10 veranschaulicht die Positionen der Bitleitungskontakte 5, mit denen die von den Wortleitungen 2 elektrisch isolierten Bitleitungen 4 mit den jeweils zugehörigen Querverbindungen 21 elektrisch leitend verbunden sind.
In der 11 ist ein Querschnitt quer zu den Wortleitungen nach dem Herstellen der Bitleitungen 4 dargestellt. In dem hier dargestellten Ausführungsbeispiel wird ein Verfahren angewendet, das an sich als "dual damascene scheme" bekannt ist. Dabei wird eine Schicht 24 aus dielektrischem Material aufgebracht und mit Gräben in den Bereichen der vorgesehenen Bitleitungen sowie mit Kontaktlöchern über dem zu kontaktierenden Material an den Stellen der herzustellenden Bitleitungskontakte 5 versehen. Diese Kontaktlöcher werden zusammen mit den Gräben mit einem für die Bitleitungen vorgesehen Ma terial gefüllt, so dass sich die in der 11 im Querschnitt dargestellte Struktur ergibt.
Die Wortleitungen haben bei diesem Halbleiterspeicher eine höhere elektrische Leitfähigkeit als bei üblichen Halbleiterspeichern mit Wortleitungen geringeren Querschnitts. Trotzdem kann die Leitfähigkeit der Wortleitungen zusätzlich verbessert werden, da es bei dem erfindungsgemäßen Halbleiterspeicher besonders einfach ist, zusätzliche Leiterbahnen als Wortleitungsstraps anzubringen. Die Wortleitungen 2 sind nämlich breiter ausgebildet, da die Längsrichtung der Kanalbereiche quer zu den Wortleitungen verläuft. Daher kann die Oberseite der Wortleitungen zwischen den Bitleitungen kontaktiert werden, so dass über den Bitleitungen und elektrisch davon isoliert Wortleitungsstraps parallel zu den Wortleitungen angeordnet werden können. Dazu sind im Prinzip alle bekannten Verfahren zur Herstellung von Metallisierungen anwendbar. Es kann z. B. eine Aluminiumschicht als Basismetallschicht in Verbindung mit Kontaktlochfüllungen aus Wolfram eingesetzt werden. Auch eine weitere Dual-Damascene-Technik unter Verwendung von Kupfer oder Wolfram kann eingesetzt werden.
Die 12 zeigt den Querschnitt nach der Herstellung der Wortleitungsstraps 6 quer zu den Wortleitungen und zwischen zwei Bitleitungen, d. h. also gegenüber dem Querschnitt der 11 vor oder hinter die Zeichenebene verschoben. Die Zwischenräume zwischen den hergestellten Bitleitungen und die Oberseite der Bitleitungen werden zunächst mit einer weiteren Dielektrikumschicht 24a bedeckt und eingeebnet. In dieser weiteren Dielektrikumschicht 24a werden Kontaktlöcher hergestellt, die entsprechend dem Querschnitt von 12 mit Kontaktlochfüllungen 23 gefüllt werden. Die Wortleitungsstraps 6 sind elektrisch leitend mit diesen Kontaktlochfüllungen 23 verbunden; zwischen den Wortleitungsstraps 6 ist eine weitere Dielektrikumschicht 25 aufgebracht. Es können sich weitere Verfahrensschritte zur Fertigstellung des Halbleiterspeichers in an sich bekannter Weise anschließen.
Die 13 zeigt ein Schaltungsschema einer Virtual-ground-Speicherzellenarchitektur, bei dem die Wortleitungen von links nach rechts und die Bitleitungen von oben nach unten verlaufend eingezeichnet sind. Die Längsrichtung der Transistoren von Source nach Drain verläuft hier parallel zu den Wortleitungen und entspricht damit einer bisher üblichen Anordnung der Transistoren in dem Array. Die erfindungsgemäße Struktur des Halbleiterspeichers besitzt zwar dasselbe Schaltungsschema; aber die Ausrichtung der Transistoren in der gegenständlichen Realisation entspricht einer Verkürzung der in der 13 dicker eingezeichneten Verbindungen, so dass die dort jeweils miteinander verbundenen Anschlusspunkte zusammenfallen. Die Längsrichtungen der Transistoren werden so gewissermaßen parallel zu den Bitleitungen gezogen.
Bei einer besonders bevorzugten Ausgestaltung werden die Wortleitungsstege 20 seitlich mit Spacern 3 aus Oxid versehen. Dazu ist insbesondere ein Verfahren geeignet, bei dem entsprechend der 14, die dem Querschnitt der 7 entspricht, die Wortleitungsschichten 13, 14 seitlich zu Oxidschichten 18a oxidiert werden, die die Wortleitungen verkapseln, und danach die Spacer 18 aus Oxid hergestellt werden. Die Hartmaske 15 wird zuvor in der für die Abmessungen der Spacer vorgesehenen Dicke vorgesehen und aus Nitrid hergestellt. Die Spacer 18 werden durch ganzflächiges konformes Abscheiden einer Oxidschicht und anschließendes anisotropes Rückätzen des Oxids hergestellt. Gemäß einer bevorzugten Ausführungsform des Verfahrens wird die Oberseite der so hergestellten Struktur mit einer dünnen Nitridschicht (Nitrid-Liner 26) überzogen, wie in der 14 eingezeichnet ist.
Als nächstes wird eine Füllung 27 in die Zwischenräume zwischen den Wortleitungen eingebracht, woraufhin die Oberseite planarisiert wird. Die Füllung 27 ist ein Material, das für die dielektrische Füllung 22 vorgesehen ist und das bezüglich Siliziumnitrid selektiv geätzt werden kann. Es kann hier z. B. BPSG verwendet werden. Nach dem Planarisieren der Oberfläche wird die Hartmaske 15 zumindest teilweise entfernt, wobei gleichzeitig die gebildeten Öffnungen 28 wie in der 14 dargestellt zu den Seiten hin auf geweitet werden. Der Nitrid-Liner 26 dient dabei als Ätzstoppschicht. Die erweiterten Öffnungen 28, die die Wortleitungsstege über die Spacer 18 hinaus seitlich überragen, werden mit Nitridschichten gefüllt. Diese Nitridschichten dienen dann als Maske zur seitlichen Begrenzung der Bereiche, in denen die Füllung 27 entfernt wird und in die das Material der Querverbindungen 21 eingebracht wird.
Es lassen sich auf diese Weise nicht flüchtige Speicherzellentransistoren als Virtual-ground-Arrays herstellen, die untereinander mittels durchgehender Isolationsgräben elektrisch isoliert sind. Gleichzeitig wird eine hohe Schaltungsdichte erreicht. Die Source-/Drain-Bereiche lassen sich optimieren durch LDD- und Pocket-Implantate. Die elektrische Leitfähigkeit der Wortleitungen lässt sich mit Wortleitungsstraps erhöhen. Der Narrow-width-Effekt wird vermieden. Das thermische Budget bei der Herstellung kann niedrig gehalten werden, da die Source-/Drain-Junctions nach der Herstellung der Gate-Dielektrika implantiert werden.

1: STI-Isolation
2: Wortleitung
3: Spacer
4: Bitleitung
5: Bitleitungskontakt
6: Wortleitungsstrap
7: Padoxid
8: Padnitrid
9: Wanne
10: erste Begrenzungsschicht
11: Speicherschicht
12: zweite Begrenzungsschicht
13: erste Wortleitungsschicht
14: zweite Wortleitungsschicht
15: Hartmaske
16: dotierter Bereich
17: Kanalbereich
18: Spacer
18a: Oxidschicht
19: Source-/Drain-Bereich
20: Wortleitungssteg
21: Querverbindung
22: dielektrische Füllung
23: Kontaktlochfüllung
24: Dielektrikumschicht
24a: weitere Dielektrikumschicht
25: weitere Dielektrikumschicht
26: Nitrid-Liner
27: dielektrische Füllung
28: Öffnung

Claims

Halbleiterspeicher mit Charge-trapping-Speicherzellen mit einem Halbleiterkörper oder Substrat, in dem Speichertransistoren (T) ausgebildet sind, die jeweils einen Kanalbereich (17) zwischen Source-/Drain-Bereichen (19), eine Gate-Elektrode und eine dielektrische Speicherschichtfolge (2, 3, 4) zwischen der Gate-Elektrode und dem Kanalbereich (17) aufweisen, Bitleitungen (4), die spaltenweise im Abstand zueinander angeordnet sind, und Wortleitungen (2), die zeilenweise quer zu den Bitleitungen (4) verlaufend und von den Bitleitungen (4) elektrisch isoliert im Abstand zueinander angeordnet sind, wobei die Gate-Elektroden jeweils durch einen Abschnitt einer betreffenden Wortleitung (2) gebildet sind, wobei eine jeweilige Längsrichtung eines Kanalbereiches (17) von Source nach Drain quer zu der betreffenden Wortleitung (2) verläuft und die Bitleitungen (4) über einer von dem Halbleiterkörper oder Substrat abgewandten Oberseite der Wortleitungen (2) angeordnet sind, dadurch gekennzeichnet, dass elektrisch leitende Querverbindungen (21) vorhanden sind, die abschnittsweise in Zwischenräumen zwischen den Wortleitungen (2) und davon elektrisch isoliert angeordnet sind, die Querverbindungen (21) gemäß einer fortlaufenden Nummerierung der Speichertransistoren (T) längs einer jeweiligen Wortleitung (2) a) auf einer Seite der Wortleitung (2) jeweils einen Source-/Drain-Bereich (19) eines geradzahlig nummerierten Speichertransistors (T) mit einem Source-/Drain-Bereich (19) des in dieser Nummerierung folgenden, ungeradzahlig nummerierten Speichertransistors (T) elektrisch leitend verbinden und b) auf der gegenüberliegenden Seite dieser Wortleitung (2) jeweils einen Source-/Drain-Bereich (19) eines ungeradzahlig nummerierten Speichertransistors (T)mit einem Source-/Drain- Bereich (19) des in dieser Nummerierung folgenden, geradzahlig nummerierten Speichertransistors (T) elektrisch leitend verbinden und die Bitleitungen (4) jeweils an Querverbindungen (21) elektrisch kontaktiert sind, die in der Richtung der Bitleitungen (4) aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen (2) angeordnet sind.
Halbleiterspeicher nach Anspruch 1, bei dem parallel zu den Bitleitungen (4) in dem Halbleiterkörper oder Substrat STI-Isolationen (1) vorhanden sind, die die Kanalbereiche (17) sowie die Source-/Drain-Bereiche (19) der entlang einer jeweiligen Wortleitung (2) aufeinanderfolgenden Speichertransistoren (T) elektrisch voneinander isolieren.
Halbleiterspeicher nach Anspruch 1 oder 2, bei dem die Source-/Drain-Bereiche (19) mit Pocket-Implantierungen versehen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei dem auf der von den Wortleitungen (2) abgewandten Seite der Bitleitungen (4) parallel zu den Wortleitungen (2) verlaufende und in Abständen auf einer betreffenden Wortleitung (2) kontaktierte Leiterbahnen als Wortleitungsstraps (6) angeordnet sind.
Verfahren zur Herstellung eines Halbleiterspeichers, bei dem in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers oder Substrates in beliebiger Reihenfolge eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff vorgesehen wird und parallel in einem Abstand zueinander angeordnete streifenförmige STI-Isolationen (1) hergestellt werden, in einem zweiten Schritt eine dielektrische Speicherschichtfolge aus einer ersten Begrenzungsschicht (10), einer Spei cherschicht (11) und einer zweiten Begrenzungsschicht (12) aufgebracht wird, in einem dritten Schritt elektrisch leitfähiges Material aufgebracht und zusammen mit oberseitigen elektrischen Isolationen zu Wortleitungen (2) strukturiert wird, die quer zu den STI-Isolationen (1) parallel im Abstand zueinander verlaufen, in einem vierten Schritt die Wortleitungen (2) seitlich elektrisch isoliert werden und Source-/Drain-Bereiche (19) durch Einbringen von Dotierstoff zwischen den STI-Isolationen (1) und den Wortleitungen (2) hergestellt werden, in einem fünften Schritt in Zwischenräume zwischen den Wortleitungen (2) elektrisch leitfähiges Material und dielektrisches Material eingebracht und so strukturiert wird, dass gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche (19) längs einer jeweiligen Wortleitung (2), bei der die Source-/Drain-Bereiche (19), die nicht auf verschiedenen Seiten einer STI-Isolation (1) angeordnet sind, jeweils dieselbe Nummer erhalten, a) auf einer Seite der Wortleitung (2) jeweils ein geradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/ Drain-Bereich elektrisch leitend verbunden wird und b) auf der gegenüberliegenden Seite dieser Wortleitung (2) jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, geradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird, und in einem sechsten Schritt elektrisch leitfähiges Material streifenförmig zur Ausbildung von parallel im Abstand zueinander und quer zu den Wortleitungen (2) angeordneten Bitleitungen (4) aufgebracht und mit dem in dem fünften Schritt eingebrachten elektrisch leitfähigen Material so kontaktiert wird, dass eine jeweilige Bitleitung (4) mit den längs der Bitleitung aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen vorhandenen Anteilen. dieses elektrisch leitfähigen Materials elektrisch leitend verbunden wird.
Verfahren nach Anspruch 5, bei dem in dem zweiten Schritt als erste Begrenzungsschicht (10) eine Oxidschicht hergestellt wird, als Speicherschicht (11) eine Nitridschicht hergestellt wird und als zweite Begrenzungsschicht (12) eine Oxidschicht hergestellt wird.
Verfahren nach Anspruch 5 oder 6, bei dem in einem siebten Schritt in einer planarisierten Oberseite zwischen den Bitleitungen (2) Kontaktlöcher hergestellt werden, die das elektrisch leitfähige Material der Wortleitungen (2) freilegen, und mit weiterem elektrisch leitfähigem Material Wortleitungsstraps (6) als über Kontaktlochfüllungen (23) mit einer betreffenden Wortleitung elektrisch leitend verbundene und von den Bitleitungen (4) elektrisch isolierte Leiterbahnen hergestellt werden.
Verfahren nach einem der Ansprüche 5 bis 7, bei dem der sechste Schritt ausgeführt wird, indem eine Schicht (24) aus dielektrischem Material aufgebracht und mit Kontaktlöchern über dem zu kontaktierenden Material sowie mit Gräben in den Bereichen der vorgesehenen Bitleitungen versehen wird und diese Kontaktlöcher und diese Gräben mit einem für die Bitleitungen vorgesehenen Material gefüllt werden.
Verfahren nach einem der Ansprüche 5 bis 8, bei dem die Wortleitungen (2) mit an den Flanken der Wortleitungen (2) angeordneten Spacern (18, 18a) aus Oxid versehen werden, die Spacer (18, 18a) mit einem Nitrid-Liner (26) bedeckt werden, über den Wortleitungen (2) und den betreffenden Spacern (18, 18a) jeweils eine die Wortleitung seitlich überragende Nitridschicht aufgebracht wird und der fünfte Schritt ausgeführt wird, indem zwischen den Wortleitungen (2) vorhandene Zwischenräume mit einer dielektrischen Füllung (27) versehen und eingeebnet werden, unter Verwendung einer Maske, die Öffnungen in den für elektrisch leitfähiges Material vorgesehenen Bereichen aufweist, die Füllung (27) selektiv zu der Nitridschicht und dem Nitrid-Liner (26) bereichsweise entfernt wird und in so hergestellte Öffnungen das elektrisch leitfähige Material eingebracht wird.