KR20050085511A - 메모리 어레이 구조 및 반도체 메모리 제조 방법 - Google Patents

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KR20050085511A
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인피네온 테크놀로지스 아게
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Abstract

NROM 셀을 갖는 이 반도체 메모리의 경우, 각 경우의 메모리 트랜지스터(T) 채널 영역은 관련 비트 라인(2)에 대해 가로로 이어지고, 비트 라인은 워드 라인의 상부 측면 상에 서로 절연되도록 배열되고, 워드 라인 사이의 사이공간에 있는 섹션에 전기적으로 절연되도록 배열되며 각 경우 하나의 시퀀스를 제외하고 다음에 있는 비트 라인에 접속되는 전기 전도성 교차-접속부(21)가 존재한다.

Description

메모리 어레이 구조 및 반도체 메모리 제조 방법{SEMICONDUCTOR MEMORY HAVING CHARGE TRAPPING MEMORY CELLS AND FABRICATION METHOD}
채널 핫 전자(channel hot electrons: CHE)에 의해 프로그램될 수 있고 핫 홀(hot holes)에 의해 소거될 수 있는 메모리 트랜지스터를 구비한 전하 트래핑(charge trapping) 메모리 셀을 포함하는 메모리 셀, 예를 들어, 특히, 평면형 MOS 트랜지스터와, 게이트 유전체로서의 산화물-질화물-산화물 저장 층 시퀀스를 갖는 평면형 SONOS 메모리 셀 또는 NROM 메모리 셀(US 5,768,192, US 6,011,725, WO 99/60631)을 포함하는 메모리 셀은 프로그램 및 소거를 위한 4볼트 내지 5볼트의 전압을 요구하는데, 이는 불리한 것으로 생각될 수도 있다. 또한, 메모리 셀은 반도체 바디의 상부 측면에서 에칭되는 트랜치 벽 이외의 한 평면에 배열되지 않는 경우에만 더욱 광범위하게 소형화될 수 있다.
다수의 이러한 트랜치는 서로 멀리 떨어져서 평행하게 이어지고, 이에 따라, 반도체 바디의 표면에 일종의 (comb) 구조를 형성한다. 메모리 트랜지스터의 채널은 트랜치 벽(wall)에 수직으로 배열된다. 소스 및 드레인 영역은 트랜치에 인접하도록 트랜치 바닥에서 반도체 바디의 상측에 배열된다. 소스/드레인 영역은 비트 라인에 접속된다. 메모리 트랜지스터의 게이트 전극은 트랜치에 배열되고, 메모리 셀 어레이의 상측에 있는 비트 라인에 대해 가로로 배열된 워드 라인에 접속된다.
게이트 유전체는 산화물-질화물-산화물층 시퀀스가 통상적으로 사용되는 트랜치의 벽에 저장 층 시퀀스에 의해 형성된다. 이 경우, 질화물층은 셀의 프로그래밍 중에 전자가 산화물로 구성된 경계 층들 사이에 실질적인 저장 층으로서 제공된다.
NROM 셀을 포함하는 가상의 접지 어레이는, 소스/드레인 영역 위로 이어지며 매립형 비트 라인과 교차하는 워드 라인에 통상적으로 접속된다. 따라서, 트랜지스터 전류는 워드 라인에 평행하게 흐른다.
이것은 여러 가지 곤란한 점을 가져오는데, 즉, 메모리 트랜지스터가 소스/드레인 도핑(LDD, 포켓 주입(implantation))의 더욱 정확한 설정에 의해 최적화될 수 없게 한다. 워드 라인은 작은 교차 섹션이 있어서, 메모리 콘텐츠로의 빠른 액세스가 상기 작은 교차 섹션의 결과로 인해 야기된 낮은 전기 전도성으로 인해 가능하지 않게 한다. 바람직하게는 인접 채널 영역들 사이의 절연이 채널 정지 주입에 의해 영향을 받기 때문에, 채널 영역으로의 도펀트 확산은 폭이 좁아지는 효과를 상당히 발생시킴과 더불어 채널에 불균일 전류 분포를 가져올 수 있다.
US 6,469,935 B2는 어레이 구조 비휘발성 메모리 및 그 작동 방법을 설명한다. 이 어레이에는, 정사각형 내에 4개의 메모리 셀로 이루어진 제 1 클러스터(cluster)와 접속하고 셀 트랜지스터의 소스/드레인 영역을 포함하는 다수의 제 1 접속 영역과, 정사각형 내에 4개의 메모리 셀로 이루어진 제 2 클러스터와 접속하고 셀 트랜지스터의 소스/드레인 영역을 포함하는 다수의 제 2 접속 영역이 있으며, 제 1 및 제 2 클러스터 쌍 각각은 공통으로 하나의 셀을 포함한다. 작동 방법은 워드 라인에 병렬로 이어지고 워드 라인에 인접한 양 측면 상에 배열된 제어 라인에 접속된 제어 게이트를 활용한다.
US 5,679,591은 상측 상에 비트 라인을 구비한 무접촉 반도체 메모리를 제작하는 방법을 설명하는데, 비트 라인 스트립이 각 경우에 워드 라인 스택들 사이에 배열되고 워드 라인 상에서 연속 메모리 트랜지스터의 소스/드레인을 상호 접속시키는 경우의 것이다. 채널 영역은 워드 라인에 대해 가로로 향하고, 트랜치 절연에 의해 서로로부터 상호 절연된다.
도 1은 STI 및 워드 라인의 배열 방식을 나타낸 도면,
도 2는 워드 라인 및 비트 라인의 배열 방식을 나타낸 도면,
도 3은 워드 라인, 비트 라인 및 워드 라인 스트랩의 배열 방식을 나타낸 도면,
도 4는 워드 라인 상의 교차 섹션에서 제작 방법의 제 1 중간 산물로부터의 세목(details)을 나타낸 도면,
도 5는 제작 방법의 추가 단계 후 도 3의 교차 섹션을 나타낸 도면,
도 6 내지 도 8은 워드 라인에 수직인 교차 섹션에서 제작 방법의 다른 단계 후 중간 산물로부터의 세목을 나타낸 도면,
도 9는 트랜지스터 및 워드 라인의 배열 방식을 평면으로 나타낸 도면,
도 10은 워드 라인, 비트 라인 및 비트 라인 콘택트의 배열 방식을 평면으로 나타낸 도면,
도 11 및 도 12는 워드 라인을 가로지르는 교차 섹션에서 제작 방법의 추가 단계 후 중간 산물로부터의 추가 세목을 나타낸 도면,
도 13은 배열의 회로 방식을 나타낸 도면,
도 14는 예시적인 대안 실시예에 대한 도 7의 교차 섹션에 대응하는 교차 섹션을 나타낸 도면이다.
본 발명의 목적은 가상 접지 아키텍처에서 전하 트래핑 메모리 셀을 구비하는 개선된 반도체 메모리를 상술하는 데 있다.
이 목적은 청구항 제 1 항의 특징을 갖는 반도체 메모리에 의해, 또한 청구항 제 12 항의 특징을 갖는 그러한 메모리를 제작하는 방법에 의해 달성된다. 개선점은 종속 청구항에 나타난다.
전하 트래핑 메모리 셀, 특히, SONOS 셀 또는 NROM 셀을 갖는 이 반도체 메모리의 경우, 각 경우의 채널 영역은 적절한 워드 라인에 대해 가로로 이어져 있고, 비트 라인은 워드 라인의 상측에 워드 라인으로부터 전기적으로 절연된 방식으로 배열되며, 전기적으로 전도성인 교차-접속부(cross-connections)가 존재하는데, 이 접속부는 워드 라인들 사이의 사이공간(interspaces)에 있는 섹션에서 전도성 점퍼(conductive jumper) 접속부로서 워드 라인과 전기적으로 절연되는 방식으로 배열되고 특정 방식으로 비트 라인에 접속된다.
각각의 워드 라인 상의 메모리 트랜지스터의 연속적인 번호 매김(numbering)에 따라, 상기 교차-접속부는 워드 라인의 한 측면에서, 짝수 번의 메모리 트랜지스터의 소스/드레인 영역 각 경우에, 상기 번호 매김에서 후속 홀수 번의 소스/드레인 영역에 전기 전도적으로 접속하고, 이 워드 라인의 반대 측면에서 홀수 번호의 메모리 트랜지스터의 소스/드레인 영역 각 경우에 상기 번호 매김의 소스/드레인 영역에 접속한다. 워드 라인은 대량의 전기 저항을 감소시키는 워드 라인 스트랩(straps)으로 비트 라인들 사이에 콘택트 접속될 수 있다.
반도체 메모리 및 제작 방법의 예는 첨부한 도 1 내지 도 14를 참조하여 이하에서 더욱 상세히 설명된다.
도 1은 STI 절연(1), 측방 스페이서(spacer)(2)를 구비한 워드 라인(3), 및 서로 전기 전도적으로 접속될 영역의 위치를 나타내는 방식의 평면도를 나타낸다. STI 절연(얕은 트랜치 절연(shallow trench isolation))은 서로 멀리 떨어져서 평행하게 배열되고 그 사이에는 각 경우에 각 워드 라인(2) 아래에 절연 트랜치에 평행하게 이어진 트랜지스터의 채널 영역이 존재하는 절연 트랜치이다. 따라서, 워드 라인은 워드 라인의 세로 방향에 대해 가로로 배열된 채널 영역 전체에 이어진다. 트랜지스터의 소스/드레인 영역은 각 경우에 워드 라인에 측방으로 인접한 방식으로 존재한다. 상기 소스/드레인 영역은 각 경우에 도 1의 음영(hatch) 형태로 식별되는 영역에서 서로 전기 전도적으로 접속되며, 관련 절연 트랜치의 쇼트(short) 부분이 각 경우에 교락(bridge)된다.
도 2는 워드 라인 위로 인가된 비트 라인(4)을 포함하는 이러한 배열의 평면도를 예시한다. 도 1에서 음영 형태로 도시되고 이하에서 교차-접속부로 명시되는 영역은 각 경우에 도 2에서 동일한 소문자(lower-case letters)로 명시된다. 교차-접속부는 비트 라인(4)에 의해 콘택트-접속된다. 비트 라인 콘택트(5)는 도 2에서 숨겨진 윤곽처럼 점선으로 도시되며 크로스에 의해 식별된다. 또한, 비트 라인 콘택트(5)는 각 경우에 관련 교차-접속부의 소문자에 대응하는 대문자에 의해 명시된다. 도 2에서는 비트 라인(4)이 각 경우에 다음에 있는 비트 라인의 방향으로 연속 배열되지만 워드 라인(2) 사이에 하나의 공간이 있는 것으로 배열되는 교차-접속부에서 전기적으로 콘택트-접속된다.
도 3은 워드 라인(2)의 상부 측면 상에서 콘택트-접속되고 비트 라인(4) 위로 배열되는 워드 라인 스트랩(6)을 갖는 도 2에 따른 평면도를 나타낸다. 워드 라인 스트랩(6)은 워드 라인의 대량 전기 저항을 더욱 감소시키는 기능을 한다. 비트 라인(4)은 워드 라인(2) 및 워드 라인 스트랩(6) 모두로부터 전기적으로 절연된다.
반도체 메모리의 이러한 예시적인 실시예에 대한 더욱 정확한 구조는 바람직한 제작 방법 및 추가 도면을 참조하여 설명될 것이다. 도 4는 제작될 워드 라인에 평행한 교차 섹션에서 반도체 메모리의 중간 산물로부터의 세목을 나타낸다. 패드 산화물(7) 및 패드 질화물(8)을 포함하는 일반 층은 반도체 바디 또는 기판의 상부 측면 상에 제작된다. 반도체 물질은 메모리 트랜지스터의 채널 영역을 형성하기 위한 충분한 도펀트 농도를 가지며, 이를 위해, 트랜지스터의 제작으로부터 그 자체가 알려진 방식으로 기판에 도핑된 웰을 형성하는 것이 가능하다. 트랜지스터의 영역에 제공되는 도핑된 웰(9)은 도 4에서 점선으로 표시된 웰 인터페이스로 표시된다.
절연 트랜치는 반도체 바디 또는 기판의 상기 상부 측면에서 STI 절연(1)으로서 제작된다. 이들 STI 절연(1)은 서로 떨어져 평행하게 배열되고 반도체 물질의 산화물로 바람직하게 충진된 다수의 절연 트랜치에 의해 구성된다. 그러나, 또한, 절연 트랜치에는 다른 유전체가 있을 수도 있다.
도 5는 제작 방법의 추가 단계 후 도 4에 따른 교차 섹션을 나타낸다. 저장 층 시퀀스는 반도체 바디 또는 기판의 상부 측면에 인가되는데, 저장 층 시퀀스는 또한 게이트 유전체로서 제공되고, 제 1 경계 층(10), 저장 층(11) 및 제 2 경계 층(12)을 포함한다. 특히, 경계 층(10, 12)은 산화물일 수도 있고, 저장 층(11)은 질화물일 수도 있다. 이러한 산화물-질화물-산화물 층 시퀀스 대신, 전하 트래핑 메모리 셀에 적합한 다른 저장 층 시퀀스가 제공될 수도 있다. 이러한 층들은 처음에 전체 영역에 인가되며, 주변 영역에서 상이한 게이트 유전체에 의해 전체적으로 또는 부분적으로 대체될 수 있다.
다음, 제 1 워드 라인 층(13)이 이어지는데, 이것은 바람직하게는 폴리실리콘이다. 제 2 워드 라인 층(14) 또는 워드 라인 층 시퀀스가 인가될 수도 있는데, 이것은 예를 들어 W/WN 또는 WSi이며 제 1 워드 라인 층(13)의 전도성을 향상시킨다. 이것 다음으로 전기적 절연 물질로 만들어진 하드 마스크 층(15)이 추가된다. 하드 마스크는 서로 멀리 떨어져 평행한 워드 라인 웹(webs)(워드 라인 스택)을 패터닝할 수 있도록 하기 위해 스트립 형태로 패터닝된다.
그것은 워드 라인 웹(20)에 대해 가로로 교차 섹션에서 관련 중간 산물의 구조를 예시하고 있는 도 6에서 알 수 있다. 이 예에서, 워드 라인 웹(20)은 저장 층(11), 제 2 경계 층(12), 제 1 워드 라인 층(13)(예를 들어, 폴리실리콘), 제 2 워드 라인 층(예를 들어, WSi) 및 하드 마스크(15)를 포함한다. 워드 라인들 사이에는 도 6에 도시한 바와 같이 실제 저장 층(11)이 제거될 수도 있으며, 대안으로, 제 2 경계 층(12) 및 저장 층(11)이 또한 여전히 존재할 수도 있다. 이제 관련 최적화를 포함하는 소스/드레인을 위한 임플란트(implants)를 주입하는 것이 가능하다. 제 2 워드 라인 층(14)이 WSi인 경우, 전형적으로 약 3nm의 두께를 가질 수도 있는 산화물 층이 바람직하게는 워드 라인의 측면에 형성된다.
후속 리소그래피 단계에서는, LDD(lightly doped drain) 주입 및 포켓 주입이 알려진 방식 그 자체가 영향을 받을 수도 있다. 도 6에서 점선으로 도시된 도핑된 영역(16)은 이와 같이 제작되어, 완료된 소스/드레인 영역에 대해 관찰된 것보다 여전히 더 낮은 도펀트 농도를 갖는다. 상기 도핑된 영역들(16) 사이에는 각 경우에 트랜지스터의 채널 영역(17)이 위치한다.
도 7의 교차 섹션에 따르면, 그 후, 스페이서(18)가 워드 라인 웹(20)의 측벽에 제작되며, 워드 라인 웹(20)(이 예에서는, 제 1 워드 라인 층(13) 및 제 2 워드 라인 층(14)의 전기 전도성 물질은 또한 상기 스페이서에 의해 전기적으로 절연된다. 스페이서는 제공되는 물질의 등각 배치 및 후속 비등방성 에칭-백(etching-back)에 의해 일반적인 방식으로 제작된다. 스페이서(18)는 소스/드레인 영역(19)을 형성하기 위한 추가 주입을 마스킹하는 데 사용된다. 스페이서(18)는 도 1 내지 도 3에 도시한 스페이서(3)에 이미 대응할 수도 있으나, 또한 필요에 따라, 주입 전 또는 주입 후에 추가 스페이서를 제작하는 것도 가능하다. 임플란트는 어닐링된다.
교차-접속부는 후속 단계에서 제작된다. 도 8에서 알 수 있는 바와 같이, 교차-접속부(21) 및 각 경우에 사이에 주입될 유전체 충진물(22)은 워드 라인들 사이의 사이공간에 배열된다. 교차-접속부는 항상 워드 라인 웹(2) 사이의 관련 공간에 후속 소스/드레인 영역에 소스/드레인 영역을 접속시키고자 하지만 교차-접속부가 서로 전기적으로 절연되어야 하기 때문에, 섹션에 형성되고 유전체 물질에 의해 서로 절연되어야 한다.
이를 위해, 무엇보다 먼저, 사이공간이 교차-접속부에 제공되는 영역에서 연속으로 제거되는 유전체 물질로 충진된다. 그 후, 교차-접속부에 제공되는 전기 전도성 물질이 주입된다. 또는, 이 대신, 워드 라인 웹 사이의 사이공간이 먼저 교차-접속부에 제공되는 전기 전도성 물질로 완전히 충진되고, 그 후, 이 물질이 각 경우에 교차-접속부에 제공되는 섹션의 간격에서 제거되고 유전체 물질로 대체된다.
바람직하게는, 제 1 변형에 적합한 유전체 물질은 예를 들어 구동 주변부의 고전압 트랜지스터를 위한 넓은 스페이서에 사용되는 유전체이다. 그것은, 예를 들어 TEOS(tetraethyl orthosilicate)로서 제작되는 산화물일 수도 있다. 이 경우, 스페이서(18)는, 예를 들어, 질화물, 또는 충진된 산화물이 선택적으로 제거될 수 있는 다른 물질인 것이 유리하다. 그 후, 충진된 유전체 물질은 교차-접속부에 제공되는 영역에서 제거되어, 유전체 충진물(22)만이 남아있게 한다. 제 1 경계 층(10)의 물질은 또한 이와 같이 제작된 개구부에서 제거되어, 소스/드레인 영역(19)의 도핑된 반도체 물질이 덮이지 않게 한다. 그 후, 전기 전도성 물질, 바람직하게는 폴리실리콘이 개구부에 주입되며, 소스/드레인 영역(19)은 상기 물질에 의해 상부 측면 상에 콘택트-접속된다. 상부 측면은 평탄화된다.
언급된 제 2 변형의 경우, 무엇보다 제 1 경계 층(10)의 물질이 제거되어, 이 예시적인 실시예에서도 역시 교차-접속부의 물질과 소스/드레인 영역(19)의 상부 측면 사이에 전기적 콘택트를 제작하는 것이 가능하게 한다. 그 후, 워드 라인 웹(20) 사이의 사이공간은 교차-접속부에 제공되는 물질, 예를 들어 폴리실리콘으로 완전히 충진된다. 상부 측면은 평탄화된다. 주입된 물질은 관찰된 간격에서 리소그래피에 의해 제거되어, 교차-접속부에 제공되는 개별적인 섹션들이 서로 절연되게 한다. 그 후, 유전체 충진물(22)이 사이에 주입될 수 있고, 그 후, 상부 측면은 다시 평탄화된다.
도 9는 이와 같이 얻어진 구조를 평면도로 나타낸다. 이 평면도의 방위는 도 1 내지 도 3의 것에 대응한다. 왼쪽에서 오른쪽으로 이어진 3개의 워드 라인 WLi-1, WLi, WLi+1이 도시된다. 메모리 트랜지스터 T는 점선으로 도시된 채널 영역을 갖는 것으로 예시된다. 각 경우의 STI 절연(1)의 충진된 트랜치는 상기 채널 영역들 사이에 이어진다. 교차-접속부(21)는 음영 형태로 다시 도시된다. 각 경우의 유전체 충진물(22)은 동일한 워드 라인의 교차-접속부(21)의 전기 전도성 물질의 섹션을 서로 절연시킨다.
도 10은 후속 제작된 비트 라인(4)의 배열을 설명하기 위한 도 9의 평면도의 단순화된 방식을 나타낸다. 이들 비트 라인은 서로 떨어져 메모리 트랜지스터가 차지하는 영역 사이에서 워드 라인에 대해 가로로 평행하게 배열된다. 따라서, 이들 비트 라인은 STI 절연(1)의 트랜치보다 실질적으로 위에 이어진다. 방위 지정에 대해, 워드 라인(2)의 번호 매김은 도 9와 마찬가지로 도 10에 도시된다. 도 10은 워드 라인(2)으로부터 전기적으로 절연된 비트 라인(4)이 각각의 관련 교차-접속부(21)에 전기 전도적으로 접속되는 것에 의한 비트 라인 콘택트(5)의 위치를 예시한다.
도 11은 비트 라인(4)의 제작 후 워드 라인에 대해 가로 방향인 교차 섹션을 예시한다. 그 자체가 "이중 다마신 방식(dual damascene scheme)"이라고 알려진 방법이 예시된 예시적인 실시예에 채용된다. 이 경우, 유전체 물질로 만들어진 층(24)은 관찰된 비트 라인의 영역에 있는 트랜치에 인가 및 제공되며 또한 제작된 비트 라인 콘택트(5)의 위치에서 콘택트-접속될 물질 위로 콘택트 홀에 인가 및 제공된다. 상기 콘택트 홀은 비트 라인에 제공되는 물질과 함께 트랜치에 충진되어, 도 11의 교차 섹션에 예시된 구조를 생성한다.
이 반도체 메모리에서, 워드 라인은 더 작은 교차 섹션을 갖는 워드 라인을 구비한 통상의 반도체 메모리에서보다 더 높은 전기 전도성을 갖는다. 그러나, 워드 라인의 전도성은 본 발명에 따른 반도체 메모리의 경우에 특히 간단하기 때문에 추가의 상호 접속부를 워드 라인 스트랩으로 제공하도록 추가로 개선될 수 있다. 이것은 채널 영역의 세로 방향이 워드 라인에 대해 가로로 이어지므로 워드 라인(2)이 더 넓게 형성되기 때문이다. 따라서, 워드 라인의 상부 측면은 비트 라인들 사이에 콘택트-접속될 수 있어서, 워드 라인 스트랩이 비트 라인 위로, 비트 라인과 전기적으로 절연되게 워드 라인에 평행하게 배열될 수 있게 한다. 이를 위해, 원칙적으로는, 금속화물을 제작하는 모든 알려진 방법이 채용될 수 있다. 예를 들어, 텅스텐으로 만들어진 콘택트 홀 충진물과 관련하여 알루미늄 층을 베이스 금속 층으로 사용하는 것이 가능하다. 구리 또는 텅스텐을 이용하는 추가의 이중 다마신 기술이 또한 사용될 수도 있다.
도 12는, 도 11의 교차 섹션에 관련된 도면의 평면을 앞 또는 뒤로 이동시킨 다른 워드에서, 워드 라인에 대해 가로 방향이며 2개의 비트 라인들 사이에 있는 워드 라인 스트랩(6)을 제작한 후의 교차 섹션을 나타낸다. 제작된 비트 라인 및 비트 라인의 상부 측면 사이의 사이공간은 무엇보다 먼저 추가의 유전체 층(24a)으로 덮이고 같은 높이로 된다. 콘택트 홀은 상기 추가의 유전체 층(24a)에 제작되어, 도 12의 교차 섹션에 따라 콘택트 홀 충진물(23)로 충진된다. 워드 라인 스트랩(6)은 이들 콘택트 홀 충진물(23)에 전기 전도적으로 접속되며, 추가 유전체 층(25)은 워드 라인 스트랩(6) 사이에 인가된다. 반도체 메모리를 완성하기 위한 추가 방법 단계는 그 자체가 알려진 방식으로 뒤따를 수도 있다.
도 13은 가상 접지 메모리 셀 아키텍처의 회로 구성을 나타내는 것으로, 여기서 워드 라인은 왼쪽에서 오른쪽으로 이어진 것으로 도시되며, 비트 라인은 상부에서 바닥부로 이어진 것으로 도시된다. 이 경우 소스에서 드레인으로의 트랜지스터의 세로 방향은 워드 라인에 평행하게 이어지게 되어 어레이에서 트랜지스터의 이전의 일반적인 배열에 대응한다. 본 발명에 따른 반도체 메모리 구조가 동일한 회로 구성을 갖고 있으나, 객관적인 구현에서 트랜지스터의 방위는 도 13에서 더 굵게 도시되어, 서로에게 각각 접속된 터미널 지점이 일치되게 한다. 트랜지스터의 세로 방향은 이와 같이 그대로 비트 라인에 평행하게 도시된다.
특히 바람직한 구성에서, 워드 라인 웹(20)은 산화물로 만들어진 스페이서(3)에 측방으로 제공된다. 이를 위해, 특히, 도 7의 교차 섹션에 대응하는 도 14에 따라 워드 라인 층(13, 14)이 측방으로 산화되어 워드 라인을 밀봉하는 산화물 층(18a)을 형성한 후 산화물로 만들어진 스페이서(18)가 제작되는 방법이 적합하다. 하드 마스크(15)는 스페이서의 디멘전을 위해 제공되는 두께로 사전에 제공되며 질화물로 제작된다. 스페이서(18)는 산화물 층의 전체 영역 등각 증착 및 산화물의 후속 비등방성 에칭 백에 의해 제작된다. 본 방법의 바람직한 실시예에 따르면 이와 같이 제작된 구조의 상부 측면은 도 14에 도시한 바와 같이 얇은 질화물 층(질화물 라이너(26))으로 도포된다.
다음 충진물(27)이 워드 라인 사이의 사이공간에 주입되며, 그 후, 상부 측면은 평탄화된다. 충진물(27)은 유전체 충진물(22)에 제공되며 실리콘 질화물에 대해 선택적으로 에칭될 수 있는 물질이다. 예를 들어, BPSG가 여기에 사용될 수 있다. 표면의 평탄화 후, 하드 마스크(15)는 적어도 부분적으로 제거되며, 동시에, 형성된 개구부(28)는 도 14에 예시한 바와 같이 측면을 향해 확장된다. 질화물 라이너(26)는 이 경우에 에칭 정지 층으로 기능한다. 스페이서(18) 이상으로 워드 라인 웹 상에서 측방으로 투영되는 확장된 개구부(28)는 질화물 층으로 충진된다. 그 후, 이들 질화물 층은 충진물(27)이 제거되어 교차-접속부(21)의 물질이 주입되는 영역을 측방으로 한정하는 마스크로서 기능한다.
이 방법으로, 비휘발성 메모리 셀 트랜지스터를 연속 절연 트랜치에 의해 서로 전기적으로 절연되는 가상 접지 어레이로서 제작하는 것이 가능하다. 높은 회로 밀도가 동시에 달성된다. 소스/드레인 영역은 LDD 및 포켓 임플란트에 의해 최적화될 수 있다. 워드 라인의 전기 전도성은 워드 라인 스트랩에 의해 증가할 수 있다. 좁은 폭 효과는 회피된다. 제작 동안의 열 공급(thermal budget)이 낮게 유지될 수 있는데, 이는 소스/드레인 접합이 게이트 유전체의 제작 후에 주입되기 때문이다.
참조부호 목록
1 STI 절연
2 워드 라인
3 스페이서
4 비트 라인
5 비트 라인 콘택트
6 워드 라인 스트랩
7 패드 산화물
8 패드 질화물
9 웰
10 제 1 경계 층
11 저장 층
12 제 2 경계 층
13 제 1 워드 라인 층
14 제 2 워드 라인 층
15 하드 마스크
16 도핑된 영역
17 채널 영역
18 스페이서
18a 산화물 층
19 소스/드레인 영역
20 워드 라인 웹
21 교차-접속부
22 유전체 충진물
23 콘택트 홀 충진물
24 유전체 층
24a 추가 유전체 층
25 추가 유전체 층
26 질화물 라이너
27 유전체 충진물
28 개구부

Claims (18)

  1. 제 1 방향(y)을 따라 연속으로 배열된 다수의 얕은 트랜치 절연을 포함하는 제 1 극성을 갖는 기판과,
    상기 제 1 방향을 따라 배열된 다수의 전도성 워드 라인 - 상기 워드 라인은 트래핑 유전체에 의해 적어도 부분적으로 상기 기판으로부터 절연되며, 인접 워드 라인들 사이의 상기 기판의 영역은 제 2 극성을 갖는 불순물로 주입되어 상기 제 2 방향(x)으로 상기 트랜치 절연에 의해 경계가 결정되는 다수의 소스/드레인 영역을 생성하고, 상기 소스/드레인 영역은 상기 제 1 방향(y)으로는 교대의 홀수 번 및 짝수 번의 열(column)로 배열되고 상기 제 2 방향(x)으로는 교대의 홀수 번 및 짝수 번의 행(row)으로 배열됨 - 과,
    상기 소스/드레인 영역의 쌍 - 짝수 번 행의 각 소스/드레인 영역 쌍은 짝수 번 열의 소스/드레인 영역과 후속 홀수 번 열의 인접 소스/드레인 영역을 접속시키고, 홀수 번 행의 각 소스/드레인 영역 쌍은 홀수 번 열의 소스/드레인 영역과 후속 짝수 번 열의 인접 소스/드레인 영역을 접속시킴 - 을 전기적으로 접속시키는 상기 트랜치 절연 영역에 대해 실질적으로 위에 있는 다수의 전도성 점퍼 접속부(conductive jumper connections)와,
    상기 점퍼 접속부 위로 상기 제 1 방향(y)을 따라 배열된 다수의 전도성 비트 라인 - 상기 비트 라인 각각은 다수의 점퍼 접속부를 짝수 번 또는 홀수 번의 상기 행에 접속시킴 - 을 포함하는
    메모리 어레이 구조.
  2. 제 1 항에 있어서,
    상기 소스/드레인 영역(19)은 상기 워드 라인(2)에 인접하게 측방으로 배열되는
    메모리 어레이 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 워드 라인(2)에는 측방 스페이서(3)가 제공되고,
    상기 전도성 점퍼 접속부(21)는 상기 스페이서(3)에 인접하게 배열되며, 상기 스페이서(3)에 의해 상기 워드 라인(2)으로부터 전기적으로 절연되고,
    유전체 충진물(22)은 상기 전도성 점퍼 접속부(21) 사이에 제공되며, 유전체 물질의 층(24)은 상기 워드 라인(2) 및 상기 전도성 점퍼 접속부(21) 위에 제공되고,
    상기 비트 라인(4)은 유전체 물질의 상기 층(24) 내에 배열되고,
    비트 라인 콘택트(5)는 상기 전도성 접속부(21) 상에 배열되며, 유전체 물질의 상기 층(24)에 제공되는 충진된 콘택트 홀에 의해 상기 비트 라인(4)에 접속되는
    메모리 어레이 구조.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 워드 라인은 상기 트래핑 유전체 층에 의해 상기 기판으로부터 실질적으로 완전히 절연되는
    메모리 어레이 구조.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 메모리 어레이는 가상 접지 어레이로서 동작하도록 채택되는
    메모리 어레이 구조.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 비트 라인은 금속 비트 라인인
    메모리 어레이 구조.
  7. 제 1 항 내지 제 6 항 중의 어느 한 항에 있어서.
    상기 메모리 어레이는 NROM 메모리 어레이인
    메모리 어레이 구조.
  8. 제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,
    상기 트래핑 유전체는 2개의 경계 층 사이의 저장 층으로 구성되는
    메모리 어레이 구조.
  9. 제 1 항 내지 제 8 항 중의 어느 한 항에 있어서,
    상기 저장 층은 질화물 층이며, 상기 경계 층은 산화물 층인
    메모리 어레이 구조.
  10. 제 6 항에 있어서,
    상기 메모리 어레이는 부동(floating) 게이트 메모리 어레이인
    메모리 어레이 구조.
  11. 제 1 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 전도성 점퍼 접속부는 폴리실리콘과는 다른 전기 전도성 물질로 형성되는
    메모리 어레이 구조.
  12. 제 1 단계에서, 반도체 바디 또는 기판의 상부 측면에서 임의의 순서로 메모리 트랜지스터의 채널 영역을 형성하기에 충분한 도펀트 농도가 제공되고 서로 멀리 떨어져 평행하게 배열된 스트립형 STI 절연(1)이 제작되고,
    제 2 단계에서, 제 1 경계 층(10), 저장 층(11) 및 제 2 경계 층(12)을 포함하는 유전체 저장 층 시퀀스가 인가되고,
    제 3 단계에서, 전기 전도성 물질이 상기 상부 측면 상에 전기 절연과 함께 인가 및 패터닝되어, 서로 멀리 떨어져 상기 STI 절연(1)에 대해 가로로 평행하게 이어지는 워드 라인(2)을 형성하고,
    제 4 단계에서, 상기 워드 라인(2)이 측방으로 전기적으로 절연되고, 소스/드레인 영역(19)이 상기 STI 절연(1)과 상기 워드 라인(2) 사이에 도펀트를 주입함으로써 제작되고,
    제 5 단계에서, 전기 전도성 물질 및 유전체 물질이 상기 워드 라인(2) 사이의 사이공간에 주입되고, STI 절연(1)의 상이한 측면 상에 배열되지 않는 상기 소스/드레인 영역(19)이 각각 동일한 번호를 요구하지 않는 경우에 각각의 워드 라인(2) 상의 상기 소스/드레인 영역(19)의 연속적인 번호 매김에 따라, (a) 상기 워드 라인(2)의 한 측면 상에서 각 경우에 짝수 번의 소스/드레인 영역이 상기 번호 매김에서의 상기 후속 홀수 번의 소스/드레인 영역에 전기 전도적으로 접속되고, (b) 이 워드 라인(2)의 반대 측면 상에서 각 경우에 홀수 번의 호스/드레인 영역이 상기 번호 매김에서의 상기 후속 짝수 번의 소스/드레인 영역에 전기 전도적으로 접속되도록 패터닝되고,
    제 6 단계에서, 전기 전도성 물질이 서로 멀리 떨어져 평행하게 배열되며 상기 워드 라인(2)에 대해 가로로 배열되는 비트 라인(4)을 형성하기 위해 스트립 형태로 부착되고, 각 경우에 소스/드레인 영역(19)이 STI 절연(1)의 상이한 측면 상에 배열되지 않는 다음의 상기 비트 라인을 따라 연속으로 존재하지만 하나는 상기 워드 라인 사이의 사이공간에 하나가 존재하는 상기 전기 전도성 물질의 일부에 전기 전도적으로 비트 라인(4)이 접속되도록 상기 제 5 단계에서 주입된 상기 전기 전도성 물질과 콘택트 접속되는
    반도체 메모리 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 4 단계는 상기 워드 라인(2)의 측벽에서 스페이서(18)를 형성하고 상기 스페이서(18)를 이용하여 상시 소스/드레인 영역을 형성하는 주입을 마스킹함으로써 수행되는
    반도체 메모리 제조 방법.
  14. 제 12 항 또는 13 항에 있어서,
    상기 제 1 단계에서, 상기 워드 라인(2) 사이의 상기 공간으로 주입된 상기 전기 전도성 물질은 상기 스페이서(18) 이상으로 연장되지 않도록 구성되는
    반도체 메모리 제조 방법.
  15. 제 12 항 내지 제 14 항 중의 어느 한 항에 있어서,
    상기 제 2 단계에서, 산화물 층이 상기 제 1 경계 층(10)으로서 제작되고, 질화물 층이 상기 저장 층(11)으로서 제작되며, 산화물 층이 상기 제 2 경계 층(12)으로서 제작되는
    반도체 메모리 제조 방법.
  16. 제 12 항 내지 제 15 항 중의 어느 한 항에 있어서,
    제 7 단계에서, 상기 비트 라인(2) 사이의 평평한 상부 측면에서, 콘택트 홀은 상기 워드 라인(2)의 상기 전기 전도성 물질을 덮지 않도록 제작되며, 추가의 전기 전도성 물질로, 워드 라인 스트랩(6)이 콘택트 홀 충진물(23)을 거쳐 관련 워드 라인에 전기적으로 접속되고 상기 비트 라인(4)으로부터 전기적으로 절연되는 상호 접속 부로서 제작되는
    반도체 메모리 제조 방법.
  17. 제 12 항 내지 제 16 항 중의 어느 한 항에 있어서,
    상기 제 6 단계는 콘택트-접속될 상기 물질 위에 콘택트 홀이 부착되고 제공되며 제공된 상기 비트 라인의 상기 영역에 트랜치가 부착되고 제공되는 유전체 물질로 만들어진 층(24)에 의해 수행되는
    반도체 메모리 제조 방법.
  18. 제 12 항 내지 제 17 항 중의 어느 한 항에 있어서,
    상기 워드 라인(2)에는 상기 워드 라인(2)의 상기 측벽에 배열되는 산화물로 만들어진 스페이서(18, 18a)가 제공되고,
    상기 스페이서(18, 18a)는 질화물 라이너(26)로 덮이고,
    상기 워드 라인에 대해 측방으로 투영되는 질화물 층은 각 경우에 상기 워드 라인(2) 및 상기 관련 스페이서(18, 18a) 위에 부착되며,
    상기 제 5 단계는 유전체 충진물(27) - 상기 충진물(27)은 영역에서 상기 질화물 층 및 상기 질화물 라이너(26)에 대해 선택적으로 제거됨 - 이 제공되고 같은 높이가 되는 상기 워드 라인(2) 사이에 존재하는 사이공간에 의해 수행되고, 전기 전도성 물질 - 상기 전기 전도성 물질은 이와 같이 제작된 개구부에 주입됨 - 에 제공되는 상기 영역에 개구부를 갖는 마스크를 이용함으로써 수행되는
    반도체 메모리 제조 방법.
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