TWI421879B - 記憶體的記憶胞陣列 - Google Patents
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Description
本發明是有關於一種記憶體，且特別是有關於一種利用陣列胞(Array Cell)形成位元線電晶體(Bin Line Transistor,BLT)之記憶體的記憶胞。
請參照第1圖，第1圖繪示係為一種傳統記憶胞陣列之部份等效電路圖。傳統記憶胞陣列10包括記憶胞150、位元線電晶體(Bin Line Transistor,BLT)131至138、位元線電晶體控制線(BLT control line)141到148、字元線(Word line)161至162、主位元線(Global Bit Line)112、主位元線114、主位元線116、主位元線118、區域位元線(Local Bit Line)121至128。位元線電晶體131到138係用來控制選擇哪一個區域位元線來做動作，且位元線電晶體131到138係分別由位元線電晶體控制線141到148所控制。
然而，傳統位元線電晶體係為金屬氧化半導體(Metal-Oxide Semiconductor,MOS)電晶體，金屬氧化半導體電晶體因接觸孔及製程上的限制而無法降低位元線電晶體的電路佈局(Layout)面積。
本發明係有關於一種記憶體的記憶胞陣列，其係利用陣列胞(Array Cell)取代傳統的金屬氧化半導體(Metal-Oxide Semiconductor,MOS)電晶體以減少位元線電晶體(Bin Line Transistor,BLT)的電路佈局(Layout)面積。
根據本發明之一方面，提出一種記憶體的記憶胞陣列。一種記憶體的記憶胞陣列包括主記憶胞陣列及選擇陣列。主記憶胞陣列包括區域位元線、字元線及記憶胞。選擇陣列包括主位元線、位元線電晶體控制線、電晶體及定值記憶胞。區域位元線包含第一與第二區域位元線。記憶胞各對應於一區域位元線及一字元線並與之相接而供儲存資料用。電晶體耦接主位元線、第一區域位元線與位元線電晶體控制線，且可受位元線電晶體控制線的控制而選擇性地導通主位元線與第一區域位元線。定值記憶胞耦接主位元線、第二區域位元線與位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於電晶體的閥值電壓。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
為了減少位元線電晶體的電路佈局(Layout)面積，下述實施例揭露利用陣列胞(Array Cell)取代傳統的金屬氧化半導體(Metal-Oxide Semiconductor,MOS)電晶體。其中，記憶體至少包括主位元線(Global Bit Line)、區域位元線(Local Bit Line)、字元線、位元線電晶體控制線、記憶胞陣列及位元線選擇電路。記憶胞陣列包括數個由交錯之區域位元線與字元線所定義之記憶胞(Memory Cell)。位元線選擇電路包括由交錯之主位元線、區域位元線及位元線電晶體控制線所定義之數個陣列胞(Array Cell)。部份陣列胞係被程式化且另一部份陣列胞之資料儲存層(Charge Trapping Layer)係被移除以形成位元線電晶體(Bit Line Transistor,BLT)。由於位元線電晶體係由陣列胞所實現而非傳統的金屬氧化半導體(Metal-Oxide Semiconductor,MOS)電晶體，因此能大幅地減少位元線電晶體的電路佈局(Layout)面積。
請同時參照第2圖及第3圖，第2圖繪示係為依照本發明第一實施例之記憶體的記憶胞陣列之部份電路佈局示意圖，第3圖繪示係為依照本發明第一實施例之記憶體的記憶胞陣列之部份等效電路圖。記憶體的記憶胞陣列20例如為虛接地陣列(Virtual Ground Array)記憶體。記憶胞陣列20包括主記憶胞陣列250及選擇陣列260。主記憶胞陣列250包括區域位元線222、區域位元線224、區域位元線226、區域位元線228、字元線230及記憶胞。各記憶胞對應至一區域位元線及一字元線並與之相接而供儲存資料用。
選擇陣列260包括位元線選擇單元262及位元線選擇單元264。區域位元線222及區域位元線226係自主記憶胞陣列250延伸至位元線選擇單元262，而區域位元線224及區域位元線228係自主記憶胞陣列250延伸至位元線選擇單元264。位元線選擇單元262包括主位元線212、位元線電晶體控制線242、位元線電晶體控制線244、電晶體2622、電晶體2624、定值記憶胞2625至2628，定值記憶胞2625至2628具有一包含資料儲存層的佈局結構，電晶體2622及電晶體2624除了不具有定值記憶胞2625至2628之資料儲存層外，與定值記憶胞2625至2628具有相似的佈局結構。而位元線選擇單元264包括主位元線214、位元線電晶體控制線246、位元線電晶體控制線248、電晶體2642、電晶體2644、定值記憶胞2645至2648。定值記憶胞2645至2648具有一包含資料儲存層的佈局結構，電晶體2642及電晶體2644除了不具有定值記憶胞2645至2648之資料儲存層外，係與定值記憶胞2645至2628具有相似的佈局結構。
主位元線212、主位元線214、區域位元線222、區域位元線224、區域位元線226及區域位元線228係相互平行排列，且字元線230、位元線電晶體控制線242、位元線電晶體控制線244、位元線電晶體控制線246及位元線電晶體控制線248係相互平行排列。其中，主位元線212、主位元線214、區域位元線222、區域位元線224、區域位元線226及區域位元線228係垂直於字元線230、位元線電晶體控制線242、位元線電晶體控制線244、位元線電晶體控制線246及位元線電晶體控制線248。
主位元線212係與區域位元線224相對且與位元線電晶體控制線242及位元線電晶體控制線244交錯。主位元線212及區域位元線224分別位於虛擬字元線272之兩側，且位於區域位元線222及區域位元線226之間。主位元線214係與區域位元線226相對且與位元線電晶體控制線246及位元線電晶體控制線248交錯。主位元線214及區域位元線226分別位於虛擬字元線274之兩側，且位於區域位元線224及區域位元線228之間。
區域位元線222係與位元線電晶體控制線242、位元線電晶體控制線244、虛擬字元線272及字元線230交錯，且區域位元線228係與位元線電晶體控制線246、位元線電晶體控制線248、虛擬字元線274及字元線230交錯。區域位元線224分別與主位元線212相對並與位元線電晶體控制線246、位元線電晶體控制線248、虛擬字元線274及字元線230交錯。區域位元線226分別與主位元線214相對並與位元線電晶體控制線242、位元線電晶體控制線244、虛擬字元線272及字元線230交錯。
電晶體2622、定值記憶胞2627及定值記憶胞2625皆具有一由位元線電晶體控制線244延伸而成的閘極，且電晶體2622不具有定值記憶胞2625之資料儲存層。電晶體2624、定值記憶胞2626及定值記憶胞2628皆具有一由位元線電晶體控制線242延伸而成的閘極，且電晶體2624不具有定值記憶胞2626之資料儲存層。電晶體2622耦接主位元線212、區域位元線222、與位元線電晶體控制線244，且可受位元線電晶體控制線244的控制而選擇性地導通主位元線212與區域位元線222。電晶體2624耦接主位元線212、區域位元線226、與位元線電晶體控制線242，且可受位元線電晶體控制線242的控制而選擇性地導通主位元線212與區域位元線226。
定值記憶胞2625耦接主位元線212、區域位元線226、與位元線電晶體控制線244，且被程式化至一定值而使得其閥值電壓大於電晶體2622的閥值電壓。定值記憶胞2626耦接主位元線212、區域位元線222、與位元線電晶體控制線242，且被程式化至一定值而使得其閥值電壓大於電晶體2624的閥值電壓。定值記憶胞2627耦接區域位元線222、區域位元線226、與位元線電晶體控制線244，且被程式化至一定值而使得其閥值電壓大於電晶體2622的閥值電壓。定值記憶胞2628耦接區域位元線226、區域位元線222、與位元線電晶體控制線242，且被程式化至一定值而使得其閥值電壓大於電晶體2624的閥值電壓。
相似地，電晶體2642、定值記憶胞2647及定值記憶胞2645皆具有一由位元線電晶體控制線248延伸而成的閘極，且電晶體2642不具有定值記憶胞2645之資料儲存層。電晶體2644、定值記憶胞2646及定值記憶胞2688皆具有一由位元線電晶體控制線246延伸而成的閘極，且電晶體2644不具有定值記憶胞2646之資料儲存層。電晶體2642耦接主位元線214、區域位元線224、與位元線電晶體控制線248，且可受位元線電晶體控制線248的控制而選擇性地導通主位元線214與區域位元線224。電晶體2644耦接主位元線214、區域位元線228、與位元線電晶體控制線246，且可受位元線電晶體控制線246的控制而選擇性地導通主位元線214與區域位元線228。
定值記憶胞2645耦接主位元線212、區域位元線228、與位元線電晶體控制線248，且被程式化至一定值而使得其閥值電壓大於電晶體2642的閥值電壓。定值記憶胞2646耦接主位元線212、區域位元線224、與位元線電晶體控制線246，且被程式化至一定值而使得其閥值電壓大於電晶體2644的閥值電壓。定值記憶胞2647耦接區域位元線224、區域位元線228、與位元線電晶體控制線248，且被程式化至一定值而使得其閥值電壓大於電晶體2642的閥值電壓。定值記憶胞2648耦接區域位元線228、區域位元線224、與位元線電晶體控制線246，且被程式化至一定值而使得其閥值電壓大於電晶體2644的閥值電壓。
換言之，位元線選擇單元262包括數個由交錯之區域位元線222、區域位元線226、主位元線212、位元線電晶體控制線242及位元線電晶體控制線244所定義的陣列胞，且位元線選擇單元264包括數個由交錯之主位元線214、區域位元線224、區域位元線228、位元線電晶體控制線246及位元線電晶體控制線248所定義之陣列胞。虛擬字元線272係位於位元線選擇單元262與主記憶胞陣列250之間，虛擬字元線274係位於位元線選擇單元264與主記憶胞陣列250之間。位元線電晶體控制線242及位元線電晶體控制線244係位於主記憶胞陣列250之一側，且位元線電晶體控制線246及位元線電晶體控制線248係位於主記憶胞陣列250之另一側。
由交錯之區域位元線222、區域位元線226及位元線電晶體控制線244所定義之陣列胞及由交錯之主位元線212、區域位元線226及位元線電晶體控制線244所定義之陣列係被程式化，且由交錯之主位元線212、區域位元線222及位元線電晶體控制線244所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體2622。由交錯之區域位元線222、區域位元線226及位元線電晶體控制線242所定義之陣列胞及由交錯之主位元線212、區域位元線226及位元線電晶體控制線242所定義之陣列胞係被程式化，且由交錯之主位元線212、區域位元線226及位元線電晶體控制線242所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體2624。
由交錯之區域位元線224、區域位元線228及位元線電晶體控制線248所定義之陣列胞及由交錯之主位元線214、區域位元線228及位元線電晶體控制線248所定義之陣列胞係被程式化，且由交錯之主位元線214、區域位元線224及位元線電晶體控制線248所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體2642。由交錯之區域位元線224、區域位元線228及位元線電晶體控制線246所定義之陣列胞及由交錯之主位元線214、區域位元線224及位元線電晶體控制線246所定義之陣列胞係被程式化，且由交錯之主位元線214、區域位元線228及位元線電晶體控制線246所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體2644。
為方便說明起見，後續圖示中被程式化的陣列胞將係以符號●表示，而不具資料儲存層之陣列胞將以符號□表示。其中，資料儲存層例如為氧化物/氮化物/氧化物(ONO)層，而程式化例如係為福樂-諾漢(Fowler-Nordheim,FN)程式化。所謂福樂-諾漢程式化係指於位元線電晶體控制線上施加約15至20伏特的正電壓，而於基底施加負電壓。
由於位元線電晶體2622、位元線電晶體2624、位元線電晶體2642及位元線電晶體2644係由陣列胞所實現而非傳統的金屬氧化半導體(Metal-Oxide Semiconductor,MOS)電晶體，因此能大幅地減少位元線電晶體的電路佈局(Layout)面積。
請參照第4圖，第4圖繪示係為依照本發明第二實施例之記憶體之部份電路佈局示意圖。記憶胞陣列30與記憶胞陣列20不同之處在於：記憶胞陣列30更包括備援選擇陣列360。備援選擇陣列360包括備援位元線選擇單元362及備援位元線選擇單元364。位元線選擇單元262發生故障時，備援位元線選擇單元362即用來替代發生故障的位元線選擇單元262。相似地，位元線選擇單元264發生故障時，備援位元線選擇單元364即用來替代發生故障的位元線選擇單元262。
備援位元線選擇單元362包括主位元線312、位元線電晶體控制線342、位元線電晶體控制線344、電晶體3622、電晶體3624、定值記憶胞3625至3627。電晶體3622、定值記憶胞3627及定值記憶胞3625皆具有一由位元線電晶體控制線344延伸而成的閘極，且電晶體3622不具有定值記憶胞3625之資料儲存層。電晶體3624、定值記憶胞3626及定值記憶胞3628皆具有一由位元線電晶體控制線342延伸而成的閘極，且電晶體3624不具有定值記憶胞3626之資料儲存層。電晶體3622耦接主位元線312、區域位元線222、與位元線電晶體控制線344，且可受位元線電晶體控制線344的控制而選擇性地導通主位元線312與區域位元線222。電晶體3624耦接主位元線312、區域位元線226、與位元線電晶體控制線342，且可受位元線電晶體控制線342的控制而選擇性地導通主位元線312與區域位元線226。
定值記憶胞3625耦接主位元線312、區域位元線226、與位元線電晶體控制線344，且被程式化至一定值而使得其閥值電壓大於電晶體3622的閥值電壓。定值記憶胞3626耦接主位元線312、區域位元線222、與位元線電晶體控制線342，且被程式化至一定值而使得其閥值電壓大於電晶體3624的閥值電壓。定值記憶胞3627耦接區域位元線222、區域位元線226、與位元線電晶體控制線344，且被程式化至一定值而使得其閥值電壓大於電晶體3622的閥值電壓。定值記憶胞3628耦接區域位元線226、區域位元線222、與位元線電晶體控制線342，且被程式化至一定值而使得其閥值電壓大於電晶體3624的閥值電壓。
相似地，備援位元線選擇單元364包括主位元線314、電晶體3642、電晶體3644、定值記憶胞3645至3648。電晶體3642、定值記憶胞3647及定值記憶胞3645皆具有一由位元線電晶體控制線348延伸而成的閘極，且電晶體3642不具有定值記憶胞3645之資料儲存層。電晶體3644、定值記憶胞3646及定值記憶胞3648皆具有一由位元線電晶體控制線346延伸而成的閘極，且電晶體3644不具有定值記憶胞3646之資料儲存層。電晶體3642耦接主位元線314、區域位元線224、與位元線電晶體控制線348，且可受位元線電晶體控制線348的控制而選擇性地導通主位元線314與區域位元線224。電晶體3644耦接主位元線314、區域位元線228、與位元線電晶體控制線346，且可受位元線電晶體控制線346的控制而選擇性地導通主位元線314與區域位元線228。
定值記憶胞3645耦接主位元線314、區域位元線228、與位元線電晶體控制線348，且被程式化至一定值而使得其閥值電壓大於電晶體3642的閥值電壓。定值記憶胞3646耦接主位元線314、區域位元線224、與位元線電晶體控制線346，且被程式化至一定值而使得其閥值電壓大於電晶體3644的閥值電壓。定值記憶胞3647耦接區域位元線224、區域位元線228、與位元線電晶體控制線348，且被程式化至一定值而使得其閥值電壓大於電晶體3642的閥值電壓。定值記憶胞3648耦接區域位元線228、區域位元線224、與位元線電晶體控制線346，且被程式化至一定值而使得其閥值電壓大於電晶體3644的閥值電壓。
請同時參照第5圖及第6圖，第5圖繪示係為依照本發明第三實施例之記憶胞陣列之部份電路佈局示意圖，第6圖繪示係為依照本發明第三實施例之記憶胞陣列之部份等效電路圖。記憶胞陣列40與記憶胞陣列20不同之處在於：選擇單元460不同於選擇單元260。選擇單元460包括位元線選擇單元462及位元線選擇單元464。區域位元線222及區域位元線226係自主記憶胞陣列250延伸至位元線選擇單元462，而區域位元線224及區域位元線228係自主記憶胞陣列250延伸至位元線選擇單元464。
位元線選擇單元462除了位元線電晶體控制線242、位元線電晶體控制線244、電晶體2622、電晶體2624、定值記憶胞2625至2628之外更包括主位元線442、主位元線444、電晶體4622、電晶體4624、定值記憶胞4625至4628。位元線選擇單元464除了位元線電晶體控制線246、位元線電晶體控制線248、電晶體2642、電晶體2644、定值記憶胞2645至2648之外，更包括主位元線446、主位元線448、電晶體4642、電晶體4644、定值記憶胞4645至4648。
電晶體4622、定值記憶胞4627及定值記憶胞4625皆具有一由位元線電晶體控制線444延伸而成的閘極，且電晶體4622不具有定值記憶胞4625之資料儲存層。電晶體4624、定值記憶胞4626及定值記憶胞4628皆具有一由位元線電晶體控制線442延伸而成的閘極，且電晶體4624不具有定值記憶胞4626之資料儲存層。電晶體4622耦接主位元線412、區域位元線222、與位元線電晶體控制線444，且可受位元線電晶體控制線444的控制而選擇性地導通主位元線412與區域位元線222。電晶體4624耦接主位元線412、區域位元線226、與位元線電晶體控制線442，且可受位元線電晶體控制線442的控制而選擇性地導通主位元線412與區域位元線226。
定值記憶胞4625耦接主位元線412、區域位元線226、與位元線電晶體控制線444，且被程式化至一定值而使得其閥值電壓大於電晶體4622的閥值電壓。定值記憶胞4626耦接主位元線412、區域位元線222、與位元線電晶體控制線442，且被程式化至一定值而使得其閥值電壓大於電晶體4624的閥值電壓。定值記憶胞4627耦接區域位元線222、區域位元線226、與位元線電晶體控制線244，且被程式化至一定值而使得其閥值電壓大於電晶體4622的閥值電壓。定值記憶胞4628耦接區域位元線226、區域位元線222、與位元線電晶體控制線442，且被程式化至一定值而使得其閥值電壓大於電晶體4624的閥值電壓。
相似地，電晶體4642、定值記憶胞4647及定值記憶胞4645皆具有一由位元線電晶體控制線448延伸而成的閘極，且電晶體4642不具有定值記憶胞4645之資料儲存層。電晶體4644、定值記憶胞4646及定值記憶胞4648皆具有一由位元線電晶體控制線446延伸而成的閘極，且電晶體4644不具有定值記憶胞4646之資料儲存層。電晶體4642耦接主位元線414、區域位元線224、與位元線電晶體控制線448，且可受位元線電晶體控制線448的控制而選擇性地導通主位元線414與區域位元線224。電晶體4644耦接主位元線414、區域位元線228、與位元線電晶體控制線446，且可受位元線電晶體控制線246的控制而選擇性地導通主位元線414與區域位元線228。
定值記憶胞4645耦接主位元線412、區域位元線228、與位元線電晶體控制線448，且被程式化至一定值而使得其閥值電壓大於電晶體4642的閥值電壓。定值記憶胞4646耦接主位元線412、區域位元線224、與位元線電晶體控制線446，且被程式化至一定值而使得其閥值電壓大於電晶體4644的閥值電壓。定值記憶胞4647耦接區域位元線224、區域位元線228、與位元線電晶體控制線448，且被程式化至一定值而使得其閥值電壓大於電晶體4642的閥值電壓。定值記憶胞4648耦接區域位元線228、區域位元線224、與位元線電晶體控制線446，且被程式化至一定值而使得其閥值電壓大於電晶體4644的閥值電壓。
換言之，由交錯之區域位元線222、區域位元線226、位元線電晶體控制線444及位元線電晶體控制線244所定義之兩個陣列胞及由交錯之主位元線212、區域位元線226、位元線電晶體控制線244及位元線電晶體控制線244所定義之兩個陣列胞係被程式化，且由交錯之主位元線212、區域位元線222、位元線電晶體控制線444及位元線電晶體控制線244所定義之兩個陣列胞之資料儲存層係被移除以形成位元線電晶體2622及位元線電晶體4622。位元線電晶體2622係與位元線電晶體4622並聯以提高通道寬度。由交錯之區域位元線222、區域位元線226、位元線電晶體控制線442及位元線電晶體控制線242所定義之兩個陣列胞及由交錯之主位元線212、區域位元線226、位元線電晶體控制線442及位元線電晶體控制線242所定義之兩個陣列胞係被程式化，且由交錯之主位元線212、區域位元線226、位元線電晶體控制線442及位元線電晶體控制線242所定義之兩個陣列胞之資料儲存層係被移除以形成位元線電晶體2624及位元線電晶體4624。位元線電晶體2624係與位元線電晶體4624並聯以提高通道寬度。
相似地，由交錯之區域位元線224、區域位元線228、位元線電晶體控制線448及位元線電晶體控制線248所定義之兩個陣列胞及由交錯之主位元線214、區域位元線228及兩條位元線電晶體控制線248所定義之兩個陣列胞係被程式化，且由交錯之主位元線214、區域位元線224、位元線電晶體控制線448及位元線電晶體控制線248所定義之兩個陣列胞之資料儲存層係被移除以形成位元線電晶體2642及位元線電晶體4642。位元線電晶體2642係與位元線電晶體4642並聯以增加通道寬度。由交錯之區域位元線224、區域位元線228、位元線電晶體控制線446及位元線電晶體控制線246所定義之兩個陣列胞及由交錯之主位元線214、區域位元線224、位元線電晶體控制線446及位元線電晶體控制線246所定義之兩個陣列胞係被程式化，且由交錯之主位元線214、區域位元線228、位元線電晶體控制線446及位元線電晶體控制線246所定義之兩個陣列胞之資料儲存層係被移除以形成位元線電晶體2644及位元線電晶體4644。位元線電晶體2644係與位元線電晶體4644並聯以增加通道寬度。
請參照第7圖，第7圖繪示係為依照本發明第四實施例之記憶胞陣列之部份電路佈局示意圖。前述第三實施例係藉由並聯數個位元線電晶體以增加通道寬度，而第四實施例則藉由增加位元線電晶體控制線的寬度來達到增加通道寬度的目的。記憶胞陣列50與記憶胞陣列20不同之處在於：選擇單元560不同於選擇單元260。選擇單元560包括位元線選擇單元562及位元線選擇單元564。位元線選擇單元562之位元線電晶體控制線542及位元線電晶體控制線544的寬度係大於字元線230之寬度。此外，位元線選擇單元564之位元線電晶體控制線546及位元線電晶體控制線548的寬度係大於字元線230之寬度。位元線選擇單元562及位元線選擇單元564藉由增加位元線電晶體控制線542、位元線電晶體控制線544、位元線電晶體控制線546及位元線電晶體控制線548的寬度以提高位元線電晶體的通道寬度。所以，第四實施例的位元線電晶體5622、位元線電晶體5624、位元線電晶體5626及位元線電晶體5628的通道寬度大於第二實施例的位元線電晶體2622、位元線電晶體2624、位元線電晶體2626及位元線電晶體2628的通道寬度。
請同時參照第8圖及第9圖，第8圖繪示係為依照本發明第五實施例之記憶胞陣列之部份電路佈局示意圖，第9圖繪示係為依照本發明第五實施例之記憶胞陣列之部份等效電路圖。前述第三實施例係藉由並聯數個位元線電晶體以增加通道寬度，而第五實施例則藉由串聯數個位元線電晶體以增加通道長度。記憶胞陣列60與記憶胞陣列20不同之處在於：選擇單元560不同於選擇單元260。選擇單元560包括位元線選擇單元562及位元線選擇單元564。區域位元線622及區域位元線626係自主記憶胞陣列250延伸至位元線選擇單元562，而區域位元線624及區域位元線628係自主記憶胞陣列250延伸至位元線選擇單元564。
位元線選擇單元662包括主位元線612、虛擬主位元線615、虛擬主位元線616、位元線電晶體控制線641至644、電晶體6622、電晶體6624、電晶體6626、電晶體6628及定值記憶胞6631至6638，而位元線選擇單元664包括主位元線614、虛擬主位元線617、虛擬主位元線618、位元線電晶體控制線645至648、電晶體6642、電晶體6644、電晶體6646、電晶體6648及定值記憶胞2651至2658。位元線電晶體控制線641至644係位於主記憶胞陣列250之一側，且位元線電晶體控制線645至648係位於主記憶胞陣列250之另一側。
區域位元線622分別與主位元線614相對並與位元線電晶體控制線644、虛擬字元線272及字元線230交錯，且不與位元線電晶體控制線641、位元線電晶體控制線642及位元線電晶體控制線643交錯。區域位元線624分別與主位元線612相對並與位元線電晶體控制線645、虛擬字元線274及字元線230交錯，且不與位元線電晶體控制線646、位元線電晶體控制線647及位元線電晶體控制線648交錯。
區域位元線626分別與虛擬主位元線618相對並與位元線電晶體控制線642、位元線電晶體控制線643、位元線電晶體控制線644、虛擬字元線274及字元線230交錯，且不與位元線電晶體控制線641交錯。區域位元線628分別與虛擬主位元線616相對並與位元線電晶體控制線645、位元線電晶體控制線646、位元線電晶體控制線647、虛擬字元線274及字元線230交錯，且不與位元線電晶體控制線648交錯。
電晶體6622、定值記憶胞6631及定值記憶胞6632皆具有一由位元線電晶體控制線643延伸而成的閘極，且電晶體6622不具有定值記憶胞6631之資料儲存層。電晶體6622耦接主位元線612、虛擬主位元線615、與位元線電晶體控制線643，且可受位元線電晶體控制線643的控制而選擇性地導通主位元線612與虛擬主位元線615。
電晶體6626、定值記憶胞6635及定值記憶胞6636皆具有一由位元線電晶體控制線644延伸而成的閘極，且電晶體6626不具有定值記憶胞6635之資料儲存層。電晶體6626耦接虛擬主位元線615、區域位元線622、與位元線電晶體控制線644，且可受位元線電晶體控制線644的控制而選擇性地導通虛擬主位元線615與區域位元線622。主位元線612可經由電晶體6622及電晶體6626耦接至區域位元線622。
電晶體6624、定值記憶胞6633及定值記憶胞6634皆具有一由位元線電晶體控制線641延伸而成的閘極，且電晶體6624不具有定值記憶胞6633之資料儲存層。電晶體6624耦接主位元線612、虛擬主位元線616、與位元線電晶體控制線641，且可受位元線電晶體控制線641的控制而選擇性地導通主位元線612與虛擬主位元線616。
電晶體6628、定值記憶胞6637及定值記憶胞6638皆具有一由位元線電晶體控制線642延伸而成的閘極，且電晶體6628不具有定值記憶胞6637之資料儲存層。電晶體6628耦接虛擬主位元線616、區域位元線626、與位元線電晶體控制線642，且可受位元線電晶體控制線642的控制而選擇性地導通虛擬主位元線616與區域位元線626。主位元線612可經由電晶體6624及電晶體6628耦接至區域位元線626。
定值記憶胞6631耦接虛擬主位元線615、區域位元線626、與位元線電晶體控制線643，定值記憶胞6632耦接主位元線612、區域位元線626、與位元線電晶體控制線643。定值記憶胞6631及定值記憶胞6632被程式化至一定值而使得其閥值電壓大於電晶體6622的閥值電壓。
定值記憶胞6633耦接虛擬主位元線615、主位元線612、與位元線電晶體控制線641，定值記憶胞6634耦接主位元線612、虛擬主位元線616、與位元線電晶體控制線641。定值記憶胞6633及定值記憶胞6634被程式化至一定值而使得其閥值電壓大於電晶體6624的閥值電壓。
定值記憶胞6635耦接虛擬主位元線615、區域位元線626、與位元線電晶體控制線644，定值記憶胞6636耦接主位元線612、區域位元線622、與位元線電晶體控制線644。定值記憶胞6635及定值記憶胞6636被程式化至一定值而使得其閥值電壓大於電晶體6626的閥值電壓。
定值記憶胞6637耦接主位元線612、區域位元線626、與位元線電晶體控制線642，定值記憶胞6638耦接主位元線612、虛擬主位元線616、與位元線電晶體控制線642。定值記憶胞6637及定值記憶胞6638被程式化至一定值而使得其閥值電壓大於電晶體6628的閥值電壓。
相似地，電晶體6642、定值記憶胞6651及定值記憶胞6652皆具有一由位元線電晶體控制線646延伸而成的閘極，且電晶體6642不具有定值記憶胞6651之資料儲存層。電晶體6642耦接主位元線614、虛擬主位元線617、與位元線電晶體控制線646，且可受位元線電晶體控制線646的控制而選擇性地導通主位元線614與虛擬主位元線617。
電晶體6646、定值記憶胞6655及定值記憶胞6656皆具有一由位元線電晶體控制線645延伸而成的閘極，且電晶體6646不具有定值記憶胞6655之資料儲存層。電晶體6646耦接虛擬主位元線617、區域位元線624、與位元線電晶體控制線645，且可受位元線電晶體控制線645的控制而選擇性地導通虛擬主位元線617與區域位元線624。主位元線614可經由電晶體6642及電晶體6646耦接至區域位元線624。
電晶體6644、定值記憶胞6653及定值記憶胞6654皆具有一由位元線電晶體控制線648延伸而成的閘極，且電晶體6644不具有定值記憶胞6653之資料儲存層。電晶體6644耦接主位元線614、虛擬主位元線618、與位元線電晶體控制線648，且可受位元線電晶體控制線648的控制而選擇性地導通主位元線614與虛擬主位元線618。
電晶體6648、定值記憶胞6657及定值記憶胞6658皆具有一由位元線電晶體控制線647延伸而成的閘極，且電晶體6648不具有定值記憶胞6657之資料儲存層。電晶體6648耦接虛擬主位元線618、區域位元線628、與位元線電晶體控制線647，且可受位元線電晶體控制線647的控制而選擇性地導通虛擬主位元線618與區域位元線628。主位元線614可經由電晶體6644及電晶體6648耦接至區域位元線628。
定值記憶胞6652耦接虛擬主位元線617、區域位元線628、與位元線電晶體控制線645，定值記憶胞6651耦接主位元線614、區域位元線628、與位元線電晶體控制線646。定值記憶胞6651及定值記憶胞6652被程式化至一定值而使得其閥值電壓大於電晶體6642的閥值電壓。
定值記憶胞6653耦接虛擬主位元線618、主位元線614、與位元線電晶體控制線648，定值記憶胞6654耦接主位元線614、虛擬主位元線617、與位元線電晶體控制線648。定值記憶胞6653及定值記憶胞6654被程式化至一定值而使得其閥值電壓大於電晶體6644的閥值電壓。
定值記憶胞6656耦接虛擬主位元線617、區域位元線628、與位元線電晶體控制線645，定值記憶胞6655耦接主位元線614、區域位元線624、與位元線電晶體控制線645。定值記憶胞6655及定值記憶胞6656被程式化至一定值而使得其閥值電壓大於電晶體6646的閥值電壓。
定值記憶胞6658耦接主位元線614、區域位元線628、與位元線電晶體控制線647，定值記憶胞6657耦接主位元線614、虛擬主位元線618、與位元線電晶體控制線647。定值記憶胞6657及定值記憶胞6658被程式化至一定值而使得其閥值電壓大於電晶體6648的閥值電壓。
換言之，由交錯之區域位元線626、虛擬主位元線615及位元線電晶體控制線643所定義之陣列胞及由交錯之區域位元線626、主位元線612及位元線電晶體控制線643所定義之陣列胞係被程式化，且由交錯之主位元線612、虛擬主位元線615及位元線電晶體控制線643所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6622。由交錯之區域位元線626、虛擬主位元線615及位元線電晶體控制線644所定義之陣列胞及由交錯之區域位元線622、主位元線612及位元線電晶體控制線644所定義之陣列胞係被程式化，且由交錯之區域位元線622、虛擬主位元線615及位元線電晶體控制線644所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6626。位元線電晶體6626係與位元線電晶體6622串聯以增加通道長度。
由交錯之主位元線612、虛擬主位元線615及位元線電晶體控制線641所定義之陣列胞及由交錯之主位元線612、虛擬主位元線616及位元線電晶體控制線641所定義之陣列胞係被程式化，且由交錯之主位元線612、虛擬主位元線616及位元線電晶體控制線641所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6624。由交錯之區域位元線626、主位元線612及位元線電晶體控制線642所定義之陣列胞及由交錯之虛擬主位元線616、主位元線612及位元線電晶體控制線642所定義之陣列胞係被程式化，且由交錯之區域位元線626、虛擬主位元線616及位元線電晶體控制線642所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6628。位元線電晶體6624係與位元線電晶體6628串聯以增加通道長度。
由交錯之主位元線614、虛擬主位元線618及位元線電晶體控制線648所定義之部份陣列胞及由交錯之主位元線614、虛擬主位元線617及位元線電晶體控制線648所定義之部份陣列胞係被程式化，且由交錯之主位元線614、虛擬主位元線618及位元線電晶體控制線648所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6644。由交錯之區域位元線628、主位元線614及位元線電晶體控制線647所定義之陣列胞及由交錯之虛擬主位元線618、主位元線614及位元線電晶體控制線647所定義之陣列胞係被程式化，且由交錯之區域位元線628、虛擬主位元線618及位元線電晶體控制線647所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6648。位元線電晶體6644係與位元線電晶體6648串聯以增加通道長度。
由交錯之區域位元線628、虛擬主位元線617及位元線電晶體控制線646所定義之陣列胞及由交錯之區域位元線628、主位元線614及位元線電晶體控制線646所定義之陣列胞係被程式化，且由交錯之主位元線614、虛擬主位元線617及位元線電晶體控制線646所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6642。由交錯之區域位元線628、虛擬主位元線617及位元線電晶體控制線645所定義之陣列胞及由交錯之區域位元線624、主位元線614及位元線電晶體控制線645所定義之陣列胞係被程式化，且由交錯之區域位元線624、虛擬主位元線617及位元線電晶體控制線645所定義之陣列胞之資料儲存層係被移除以形成位元線電晶體6646。位元線電晶體6642係與位元線電晶體6646串聯以增加通道長度。
請參照第10圖，第10圖繪示係為依照本發明第六實施例之記憶胞陣列之部份電路佈局示意圖。記憶胞陣列70與記憶胞陣列20不同之處在於：選擇單元660不同於選擇單元260。選擇單元660包括位元線選擇單元662及位元線選擇單元664。區域位元線722及區域位元線226係自主記憶胞陣列250延伸至位元線選擇單元662，而區域位元線224及區域位元線728係自主記憶胞陣列250延伸至位元線選擇單元664。
區域位元線722係與位元線電晶體控制線244、虛擬字元線272及字元線230交錯且不與位元線電晶體控制線242交錯，且區域位元線728係與位元線電晶體控制線246、虛擬字元線274及字元線230交錯且不與位元線電晶體控制線248交錯。
請參照第11圖，第11圖繪示係為依照本發明第七實施例之記憶胞陣列之部份電路佈局示意圖。記憶胞陣列80與記憶胞陣列20不同之處在於：選擇單元760不同於選擇單元260。選擇單元760包括位元線選擇單元762及位元線選擇單元764。位元線選擇單元762包括主位元線212、位元線電晶體控制線242、位元線電晶體控制線244、電晶體2622、電晶體2624、定值記憶胞2625至2626及定值記憶胞7631至7634，而位元線選擇單元764包括主位元線214、位元線電晶體控制線246、位元線電晶體控制線248、電晶體2642、電晶體2644、定值記憶胞2645至2646及定值記憶胞7651至7654。區域位元線822、區域位元線828及區域位元線226係自主記憶胞陣列250延伸至位元線選擇單元762，而區域位元線822、區域位元線828及區域位元線224係自主記憶胞陣列250延伸至位元線選擇單元764。
區域位元線822係與位元線電晶體控制線242、位元線電晶體控制線244、虛擬字元線272、字元線230、虛擬字元線274、位元線電晶體控制線246、位元線電晶體控制線248交錯，且區域位元線828係與位元線電晶體控制線242、位元線電晶體控制線244、虛擬字元線272、字元線230、虛擬字元線274、位元線電晶體控制線246、位元線電晶體控制線248交錯。
電晶體2622、定值記憶胞7631、定值記憶胞7632及定值記憶胞2625皆具有一由位元線電晶體控制線244延伸而成的閘極，且電晶體2622不具有定值記憶胞2625之資料儲存層。定值記憶胞2625耦接主位元線212、區域位元線226、與位元線電晶體控制線244，且被程式化至一定值而使得其閥值電壓大於電晶體2622的閥值電壓。定值記憶胞7631耦接區域位元線828、區域位元線226、與位元線電晶體控制線244，且被程式化至一定值而使得其閥值電壓大於電晶體2622的閥值電壓。定值記憶胞7632耦接區域位元線828、區域位元線822、與位元線電晶體控制線244，且被程式化至一定值而使得其閥值電壓大於電晶體2622的閥值電壓。
電晶體2624、定值記憶胞7633、定值記憶胞7634及定值記憶胞2626皆具有一由位元線電晶體控制線242延伸而成的閘極，且電晶體2624不具有定值記憶胞2626之資料儲存層。定值記憶胞2626耦接主位元線212、區域位元線822、與位元線電晶體控制線242，且被程式化至一定值而使得其閥值電壓大於電晶體2624的閥值電壓。定值記憶胞7633耦接區域位元線828、區域位元線226、與位元線電晶體控制線242，且被程式化至一定值而使得其閥值電壓大於電晶體2624的閥值電壓。定值記憶胞7634耦接區域位元線828、區域位元線822、與位元線電晶體控制線242，且被程式化至一定值而使得其閥值電壓大於電晶體2624的閥值電壓。
電晶體2642、定值記憶胞7651、定值記憶胞7652及定值記憶胞2645皆具有一由位元線電晶體控制線248延伸而成的閘極，且電晶體2642不具有定值記憶胞2645之資料儲存層。定值記憶胞2645耦接主位元線214、區域位元線828、與位元線電晶體控制線248，且被程式化至一定值而使得其閥值電壓大於電晶體2642的閥值電壓。定值記憶胞7651耦接區域位元線828、區域位元線822、與位元線電晶體控制線248，且被程式化至一定值而使得其閥值電壓大於電晶體2642的閥值電壓。定值記憶胞7652耦接區域位元線224、區域位元線822、與位元線電晶體控制線248，且被程式化至一定值而使得其閥值電壓大於電晶體2642的閥值電壓。
電晶體2644、定值記憶胞7653、定值記憶胞7654及定值記憶胞2646皆具有一由位元線電晶體控制線246延伸而成的閘極，且電晶體2644不具有定值記憶胞2646之資料儲存層。定值記憶胞2646耦接主位元線214、區域位元線224、與位元線電晶體控制線246，且被程式化至一定值而使得其閥值電壓大於電晶體2644的閥值電壓。定值記憶胞7653耦接區域位元線828、區域位元線822、與位元線電晶體控制線246，且被程式化至一定值而使得其閥值電壓大於電晶體2644的閥值電壓。定值記憶胞7654耦接區域位元線224、區域位元線822、與位元線電晶體控制線246，且被程式化至一定值而使得其閥值電壓大於電晶體2644的閥值電壓。
換言之，由交錯之區域位元線828、區域位元線226及位元線電晶體控制線242所定義之陣列胞及由交錯之區域位元線828、區域位元線822及位元線電晶體控制線242所定義之陣列胞係被程式化。由交錯之區域位元線828、區域位元線226及位元線電晶體控制線244所定義之陣列胞及由交錯之區域位元線828、區域位元線822及位元線電晶體控制線244所定義之陣列胞係被程式化。
相似地，區域位元線822係自主記憶胞陣列250延伸至位元線選擇單元764，並與區域位元線828、區域位元線224、位元線電晶體控制線246及位元線電晶體控制線248形成數個記憶胞。由交錯之區域位元線822、區域位元線828及位元線電晶體控制線246所定義之陣列胞及由交錯之區域位元線822、區域位元線224及位元線電晶體控制線246所定義之陣列胞係被程式化。由交錯之區域位元線822、區域位元線828及位元線電晶體控制線248所定義之陣列胞及由交錯之區域位元線822、區域位元線224及位元線電晶體控制線248所定義之陣列胞係被程式化。
請參照第12圖，第12圖繪示係為依照本發明第八實施例之記憶胞陣列之部份電路佈局示意圖。記憶胞陣列90與記憶胞陣列80不同之處在於：定值記憶胞7631、定值記憶胞7634、定值記憶胞7651及定值記憶胞7654係不被程式化。
請同時參照第12圖及第13圖，第13圖繪示係為依照本發明第九實施例之記憶胞陣列之部份電路佈局示意圖。記憶胞陣列100與記憶胞陣列90不同之處在於：主位元線1012自位元線選擇單元762延伸至主記憶胞陣列250及位元線選擇單元764，且主位元線1014自位元線選擇單元764延伸至主記憶胞陣列250及位元線選擇單元762。記憶胞陣列100更包括定值記憶胞2722及定值記憶胞2724。定值記憶胞2722耦接至主位元線1012及插置於主記憶胞陣列250與位元線選擇單元762之間的虛擬字元線272，且被程式化至一定值而使得其閥值電壓大於電晶體2622的閥值電壓。定值記憶胞2742耦接至主位元線1014及插置於主記憶胞陣列250與位元線選擇單元764之間的虛擬字元線274，且被程式化至一定值而使得其閥值電壓大於電晶體2642的閥值電壓。
本發明上述實施例所揭露之記憶體的記憶胞陣列，係利用陣列胞(Array Cell)取代傳統的金屬氧化半導體(Metal-Oxide Semiconductor,MOS)電晶體做為位元線電晶體。此外，上述實施例所揭露之記憶胞陣列藉由程式化陣列胞及移除陣列胞的資料儲存層以實現位元線選擇電路。如此一來，將能大幅地減少位元線電晶體的電路佈局(Layout)面積。
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．一種記憶胞陣列之部份等效電路圖
20、30、40、50、60、70、80、90、100．．．記憶胞陣列
112、114、116、118、212、214、312、314、412、414、612、614、1012、1014．．．主位元線
615、616、617、618．．．虛擬主位元線
121～128、222、224、226、228、622、624、626、628、722、728、822、828．．．區域位元線
131～138、2622、2624、2642、2644、4622、4624、4642、4644、5622、5624、5642、5644、6622、6624、6626、6628、6642、6644、6646、6648．．．位元線電晶體
141～148、242、244、246、248、442、444、446、448、542、544、546、548、641～648．．．位元線電晶體控制線
150、252．．．記憶胞
2625～2628、2645～2648、2725～2728、2745～2748、3622、3624、3625～3628、3642、3644、3645～3648、4625～4628、4645～4648、6631～6638、6651～6658、7631～7634、7651～7654、2722、2742．．．定值記憶胞
161、162、230．．．字元線
250．．．主記憶胞陣列
260、360、460、560、660、760．．．選擇陣列
262、264、362、364、462、464、562、564、662、664、762、764．．．位元線選擇單元
272、274．．．虛擬字元線
第1圖繪示係為一種記憶胞陣列之部份等效電路圖。
第2圖繪示係為依照本發明第一實施例之記憶胞陣列之部份電路佈局示意圖。
第3圖繪示係為依照本發明第一實施例之記憶胞陣列之部份等效電路圖。
第4圖繪示係為依照本發明第二實施例之記憶胞陣列之部份電路佈局示意圖。
第5圖繪示係為依照本發明第三實施例之記憶胞陣列之部份電路佈局示意圖。
第6圖繪示係為依照本發明第三實施例之記憶胞陣列之部份等效電路圖。
第7圖繪示係為依照本發明第四實施例之記憶胞陣列之電路佈局示意圖。
第8圖繪示係為依照本發明第五實施例之記憶胞陣列之部份電路佈局示意圖。
第9圖繪示係為依照本發明第五實施例之記憶胞陣列之等效電路圖。
第10圖繪示係為依照本發明第六實施例之記憶胞陣列之部份電路佈局示意圖。
第11圖繪示係為依照本發明第七實施例之記憶胞陣列之部份電路佈局示意圖。
第12圖繪示係為依照本發明第八實施例之記憶胞陣列之部份電路佈局示意圖。
第13圖繪示係為依照本發明第九實施例之記憶胞陣列之部份電路佈局示意圖。
20．．．記憶體
212、214．．．整體位元線
222、224、226、228．．．本地位元線
242、244、246、248．．．位元線電晶體控制線
230．．．字元線
260．．．位元線選擇電路
262、264．．．位元線選擇單元
272、274．．．虛擬字元線
2622、2624、2642、2644．．．位元線電晶體
2625～2628、2645～2648．．．定值記憶胞
Claims (20)
- 一種記憶體的記憶胞陣列，包括：一主記憶胞陣列，包括：複數條區域位元線(Local Bit Line)，至少包含一第一區域位元線與一第二區域位元線；複數條字元線；複數個記憶胞(Memory Cell)，各對應於一區域位元線及一字元線並與之相接而供儲存資料用；以及一選擇陣列，包括：至少一條主位元線(Global Bit Line)；至少一第一位元線電晶體(Bit Line Transistor,BLT)控制線；至少一第一電晶體，耦接該主位元線、該第一區域位元線、與該第一位元線電晶體控制線，且可受該第一位元線電晶體控制線的控制而選擇性地導通該主位元線與該第一區域位元線；及至少一第一定值記憶胞，耦接該主位元線、該第二區域位元線、與該第一位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第一電晶體的閥值電壓。
- 如申請專利範圍第1項所述之記憶胞陣列，其中該第一定值記憶胞具有一包含一資料儲存層的佈局結構，且該第一電晶體除了不具有該資料儲存層外，與該第一定值記憶胞具有相似的佈局結構。
- 如申請專利範圍第1項所述之記憶胞陣列，其中在該主記憶胞陣列與該選擇陣列之間，插置有一虛擬字元線。
- 如申請專利範圍第1項所述之記憶胞陣列，其中該選擇陣列還包含：一第二位元線電晶體(Bit Line Transistor,BLT)控制線；一第二電晶體，耦接該主位元線、該第二區域位元線、與該第二位元線電晶體控制線，且可受該第二位元線電晶體控制線的控制而選擇性地導通該主位元線與該第二區域位元線；以及一第二定值記憶胞，耦接該主位元線、該第一區域位元線、與該第二位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第二電晶體的閥值電壓。
- 如申請專利範圍第4項所述之記憶胞陣列，其中該第二定值記憶胞具有一包含一資料儲存層的佈局結構，且該第二電晶體除了不具有該資料儲存層外，與該第二定值記憶胞具有相似的佈局結構。
- 如申請專利範圍第4項所述之記憶胞陣列，更包括一備援選擇陣列，該備援選擇陣列包括：至少一第三位元線電晶體(Bit Line Transistor,BLT)控制線；至少一第三電晶體，耦接該主位元線、該第一區域位元線、與該第三位元線電晶體控制線，且可受該第三位元線電晶體控制線的控制而選擇性地導通該主位元線與該第一區域位元線；至少一第三定值記憶胞，耦接該主位元線、該第二區域位元線、與該第三位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第三電晶體的閥值電壓；一第四位元線電晶體(Bit Line Transistor,BLT)控制線；一第四電晶體，耦接該主位元線、該第二區域位元線、與該第四位元線電晶體控制線，且可受該第四位元線電晶體控制線的控制而選擇性地導通該主位元線與該第二區域位元線；以及一第四定值記憶胞，耦接該主位元線、該第一區域位元線、與該第四位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第四電晶體的閥值電壓。
- 如申請專利範圍第4項所述之記憶胞陣列，其中該第三定值記憶胞具有一包含一第一資料儲存層的佈局結構，且該第三電晶體除了不具有該第一資料儲存層外，與該第三定值記憶胞具有相似的佈局結構，該第四定值記憶胞具有一包含一第二資料儲存層的佈局結構，且該第四電晶體除了不具有該第二資料儲存層外，與該第四定值記憶胞具有相似的佈局結構。
- 如申請專利範圍第4項所述之記憶胞陣列，其中該選擇陣列更包括：至少一第三位元線電晶體(Bit Line Transistor,BLT)控制線；至少一第三電晶體，耦接該主位元線、該第一區域位元線、與該第三位元線電晶體控制線，且可受該第三位元線電晶體控制線的控制而選擇性地導通該主位元線與該第一區域位元線；至少一第三定值記憶胞，耦接該主位元線、該第二區域位元線、與該第三位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第三電晶體的閥值電壓；一第四位元線電晶體(Bit Line Transistor,BLT)控制線；一第四電晶體，耦接該主位元線、該第二區域位元線、與該第四位元線電晶體控制線，且可受該第四位元線電晶體控制線的控制而選擇性地導通該主位元線與該第二區域位元線；以及一第四定值記憶胞，耦接該主位元線、該第一區域位元線、與該第四位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第四電晶體的閥值電壓。
- 如申請專利範圍第8項所述之記憶胞陣列，其中該第三定值記憶胞具有一包含一第一資料儲存層的佈局結構，且該第三電晶體除了不具有該第一資料儲存層外，與該第三定值記憶胞具有相似的佈局結構，該第四定值記憶胞具有一包含一第二資料儲存層的佈局結構，且該第四電晶體除了不具有該第二資料儲存層外，與該第四定值記憶胞具有相似的佈局結構。
- 如申請專利範圍第8項所述之記憶胞陣列，其中該第一位元線電晶體控制線位於該第二位元線電晶體控制線及該第三位元線電晶體控制線之間，且該第二位元線電晶體控制線位於該第一位元線電晶體控制線及該第四位元線電晶體控制線之間。
- 如申請專利範圍第1項所述之記憶胞陣列，其中該第一位元線電晶體控制線之寬度係大於該些字元線之寬度。
- 如申請專利範圍第4項所述之記憶胞陣列，更包括：一第一虛擬主位元線；一第三位元線電晶體(Bit Line Transistor,BLT)控制線；一第三電晶體，耦接該第一區域位元線、該第一虛擬主位元線、與該第三位元線電晶體控制線，且可受該第三位元線電晶體控制線的控制而選擇性地導通該第一區域位元線與該第一虛擬主位元線；一第三定值記憶胞，耦接該主位元線、該第一虛擬主位元線、與該第三位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第三電晶體的閥值電壓；一第二虛擬主位元線；一第四位元線電晶體(Bit Line Transistor,BLT)控制線；一第四電晶體，耦接該第二區域位元線、該第二虛擬主位元線、與該第四位元線電晶體控制線，且可受該第四位元線電晶體控制線的控制而選擇性地導通該第二區域位元線與該第二虛擬主位元線；以及一第四定值記憶胞，耦接該主位元線、該第二虛擬主位元線、與該第四位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第四電晶體的閥值電壓。
- 如申請專利範圍第12項所述之記憶胞陣列，其中該第三定值記憶胞具有一包含一第一資料儲存層的佈局結構，且該第三電晶體除了不具有該第一資料儲存層外，與該第三定值記憶胞具有相似的佈局結構，該第四定值記憶胞具有一包含一第二資料儲存層的佈局結構，且該第四電晶體除了不具有該第二資料儲存層外，與該第四定值記憶胞具有相似的佈局結構。
- 如申請專利範圍第12項所述之記憶胞陣列，其中該第一電晶體之通道長度大於該第三電晶體，且該第二電晶體之通道長度大於該第四電晶體。
- 如申請專利範圍第12項所述之記憶胞陣列，其中，該第一區域位元線線交錯該第三位元線電晶體控制線，該第二區域位元線交錯該第一位元線電晶體控制線、該第三位元線電晶體控制線及該第四位元線電晶體控制線。
- 如申請專利範圍第4項所述之記憶胞陣列，其中該第一區域位元線交錯該第一位元線電晶體控制線且不交錯該第二位元線電晶體控制線，該第二區域位元線交錯該第一位元線電晶體控制線及該第二位元線電晶體控制線。
- 如申請專利範圍第4項所述之記憶胞陣列，更包括：一第三區域位元線；一第三定值記憶胞，耦接該第三區域位元線、該第二 區域位元線、與該第一位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第一電晶體的閥值電壓；一第四定值記憶胞，耦接該第三區域位元線、該第二區域位元線、與該第二位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第二電晶體的閥值電壓；一第四區域位元線；一第五定值記憶胞，耦接該第一區域位元線、該第四區域位元線、與該第一位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第一電晶體的閥值電壓；以及一第六定值記憶胞，耦接該第一區域位元線、該第四區域位元線、與該第二位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第二電晶體的閥值電壓。
- 如申請專利範圍第4項所述之記憶胞陣列，更包括：一第三區域位元線；一第三定值記憶胞，耦接該第三區域位元線、該第二區域位元線、與該第二位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第二電晶體的閥值電壓；一第四區域位元線；以及一第四定值記憶胞，耦接該第四區域位元線、該第一區域位元線、與該第一位元線電晶體控制線，且被程式化至一定值而使得其閥值電壓大於該第一電晶體的閥值電壓。
- 如申請專利範圍第18項所述之記憶胞陣列，更包括：一虛擬字元線，插置係在該主記憶胞陣列與該選擇陣列之間；一第五定值記憶胞，耦接該主位元線、與該虛擬字元線，且被程式化至一定值而使得其閥值電壓大於該第一電晶體的閥值電壓。
- 如申請專利範圍第1項所述之記憶胞陣列，其中該記憶胞陣列係為虛接地陣列(Virtual Ground Array)。
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Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175519B1 (en) * | 1999-07-22 | 2001-01-16 | Macronix International Co., Ltd. | Virtual ground EPROM structure |
| JP2001014876A (ja) * | 1999-06-25 | 2001-01-19 | Nec Corp | 半導体記憶装置 |
| US6272043B1 (en) * | 2000-01-28 | 2001-08-07 | Advanced Micro Devices, Inc. | Apparatus and method of direct current sensing from source side in a virtual ground array |
| TW574697B (en) * | 2001-09-27 | 2004-02-01 | Sharp Kk | Bit line control decoder circuit, virtual ground type nonvolatile semiconductor storage device provided with the decoder circuit, and data read method of virtual ground type nonvolatile semiconductor storage device |
| JP2004165292A (ja) * | 2002-11-11 | 2004-06-10 | Nec Micro Systems Ltd | 半導体メモリ |
| TWI235485B (en) * | 2002-12-12 | 2005-07-01 | Infineon Technologies Ag | Semiconductor memory having charge trapping memory cells and fabrication method |
| TWI241594B (en) * | 2004-03-08 | 2005-10-11 | Macronix Int Co Ltd | Memory with low and fixed pre-charge loading |
| US20060285421A1 (en) * | 2005-06-17 | 2006-12-21 | Ruili Zhang | Architecture for virtual ground memory arrays |
| JP2007157280A (ja) * | 2005-12-07 | 2007-06-21 | Sharp Corp | 仮想接地型不揮発性半導体記憶装置 |
| TW200832410A (en) * | 2007-01-25 | 2008-08-01 | Macronix Int Co Ltd | Method for improving over erasing effect of charge-trapping memory cell and charge-trapping memory structure thereof |
| US20080186769A1 (en) * | 2007-02-07 | 2008-08-07 | Macronix International Co., Ltd. | Method for metal bit line arrangement |
| US20080198670A1 (en) * | 2004-06-10 | 2008-08-21 | Eduardo Maayan | Reduced power programming of non-volatile cells |
-
2009
- 2009-12-09 TW TW98142128A patent/TWI421879B/zh active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014876A (ja) * | 1999-06-25 | 2001-01-19 | Nec Corp | 半導体記憶装置 |
| US6175519B1 (en) * | 1999-07-22 | 2001-01-16 | Macronix International Co., Ltd. | Virtual ground EPROM structure |
| US6272043B1 (en) * | 2000-01-28 | 2001-08-07 | Advanced Micro Devices, Inc. | Apparatus and method of direct current sensing from source side in a virtual ground array |
| TW574697B (en) * | 2001-09-27 | 2004-02-01 | Sharp Kk | Bit line control decoder circuit, virtual ground type nonvolatile semiconductor storage device provided with the decoder circuit, and data read method of virtual ground type nonvolatile semiconductor storage device |
| JP2004165292A (ja) * | 2002-11-11 | 2004-06-10 | Nec Micro Systems Ltd | 半導体メモリ |
| TWI235485B (en) * | 2002-12-12 | 2005-07-01 | Infineon Technologies Ag | Semiconductor memory having charge trapping memory cells and fabrication method |
| TWI241594B (en) * | 2004-03-08 | 2005-10-11 | Macronix Int Co Ltd | Memory with low and fixed pre-charge loading |
| US20080198670A1 (en) * | 2004-06-10 | 2008-08-21 | Eduardo Maayan | Reduced power programming of non-volatile cells |
| US20060285421A1 (en) * | 2005-06-17 | 2006-12-21 | Ruili Zhang | Architecture for virtual ground memory arrays |
| JP2007157280A (ja) * | 2005-12-07 | 2007-06-21 | Sharp Corp | 仮想接地型不揮発性半導体記憶装置 |
| TW200832410A (en) * | 2007-01-25 | 2008-08-01 | Macronix Int Co Ltd | Method for improving over erasing effect of charge-trapping memory cell and charge-trapping memory structure thereof |
| US20080186769A1 (en) * | 2007-02-07 | 2008-08-07 | Macronix International Co., Ltd. | Method for metal bit line arrangement |
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