JP2021039809A - 半導体記憶装置 - Google Patents

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宏充 駒井
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Abstract

【課題】高速に動作可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセル及びこれらに接続された複数のビット線と、これら複数のビット線にそれぞれ接続された複数のセンスアンプユニットと、これら複数のセンスアンプユニットに接続されたキャッシュメモリと、を備える。センスアンプユニットは、ビット線に接続された第１トランジスタと、第１配線を介して第１トランジスタに接続された第２トランジスタと、第２配線を介して第２トランジスタに接続されたゲート電極を備えるセンストランジスタと、を備える。また、この半導体記憶装置は、第１のセンスアンプユニットの第１配線と、キャッシュメモリと、に接続された第３トランジスタを備える。また、この半導体記憶装置は、第２のセンスアンプユニットの第１配線と、第１のセンスアンプユニットの第２配線と、に接続された第４トランジスタを備える。
【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリセル及び複数のメモリセルに接続された複数のビット線を備えるメモリセルアレイと、複数のビット線にそれぞれ接続された複数のセンスアンプユニットと、を備える半導体記憶装置が知られている。
特開２０１５−１７６３０９号公報
高速に動作可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、メモリセルアレイを備える。メモリセルアレイは、複数のメモリセル及び複数のメモリセルに接続された複数のビット線を備える。また、半導体記憶装置は、複数のビット線にそれぞれ接続された複数のセンスアンプユニットを備える。センスアンプユニットは、ビット線に接続された第１トランジスタと、第１配線を介して第１トランジスタに接続された第２トランジスタと、第２配線を介して第２トランジスタに接続されたゲート電極を備えるセンストランジスタと、センストランジスタに接続された第３配線と、第３配線に接続された第１ラッチ回路と、第１ラッチ回路にラッチされた値に応じて第１配線を第１電圧供給線又は第２電圧供給線と導通させる電圧転送回路と、を備える。また、半導体記憶装置は、複数のセンスアンプユニットの第３配線に共通に接続された第４配線と、第４配線に接続された第５配線と、第５配線に接続された複数の第２ラッチ回路と、を備えるキャッシュメモリと、を備える。また、半導体記憶装置は、複数のセンスアンプユニットのうちの第１のセンスアンプユニットの第１配線と、キャッシュメモリの第５配線と、に接続された第３トランジスタと、複数のセンスアンプユニットのうちの第２のセンスアンプユニットの第１配線と、第１のセンスアンプユニットの第２配線と、に接続された第４トランジスタと、を備える。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリセルアレイＭＣＡの構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的な回路図である。 センスアンプＳＡの構成を示す模式的な回路図である。 メモリダイＭＤの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な断面図である。 メモリセルＭＣの構成を示す模式的な断面図である。 センスアンプモジュールＳＡＭの構成を示す模式的な平面図である。 読出動作について説明するための模式的な断面図である。 読出動作について説明するための模式的なタイミング図である。 読出動作について説明するための模式的な表である。 比較例に係るセンスアンプモジュールＳＡＭ´の構成を示す模式的なブロック図である。 比較例に係るセンスアンプＳＡ´の構成を示す模式的な回路図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第２実施形態に係るセンスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅの構成を示す模式的な平面図である。 センスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅの構成を示す模式的な回路図である。 読出動作について説明するための模式的な表である。 第３実施形態に係るセンスアンプモジュールＳＡＭ´´の構成を示す模式的な平面図である。 読出動作について説明するための模式的な表である。 変形例に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３〜図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
図２に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図３に示す様に、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣ］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲにラッチされたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
センスアンプモジュールＳＡＭは、図４に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵ０〜ＳＡＵ１５を備える。センスアンプユニットＳＡＵ０〜ＳＡＵ１５は、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬと、配線ＬＢＵＳに接続されたプリチャージ用の充電トランジスタ４５（図５）と、を備える。センスアンプユニットＳＡＵ０〜ＳＡＵ１５内の配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続されている。尚、配線ＤＢＵＳには、プリチャージ用の充電トランジスタ５１が接続されている。
センスアンプＳＡは、図５に示す通り、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電するセンストランジスタ３１を備える。センストランジスタ３１のソース電極は接地電圧供給端子に接続される。ドレイン電極は、スイッチトランジスタ３２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ３３、ノードＣＯＭ、クランプトランジスタ３４及び耐圧トランジスタ３５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ３８を介して内部制御信号ＣＬＫに接続される。
また、センスアンプＳＡは、ラッチ回路ＳＤＬにラッチされた値に応じてノードＣＯＭ及びセンスノードＳＥＮを電圧供給線ＶＤＤ又は電圧供給線ＶＳＲＣと選択的に導通させる電圧転送回路を備える。この電圧転送回路は、ノードＮ１と、ノードＮ１及びセンスノードＳＥＮの間に接続された充電トランジスタ３６と、ノードＮ１及びノードＣＯＭの間に接続された充電トランジスタ３９と、ノードＮ１及び電圧供給線ＶＤＤの間に接続された充電トランジスタ３７と、ノードＮ１及び電圧供給線ＶＳＲＣの間に接続された放電トランジスタ４０と、を備える。尚、充電トランジスタ３７及び放電トランジスタ４０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続されている。
また、図５に例示する様に、センスアンプユニットＳＡＵ１３に含まれるセンスノードＳＥＮは、配線Ｌ２及びスイッチトランジスタ４６を介して、センスアンプユニットＳＡＵ１４に含まれるノードＣＯＭに接続される。同様に、センスアンプユニットＳＡＵｋ（ｋは０以上１４以下の整数）に含まれるセンスノードＳＥＮは、配線Ｌ２及びスイッチトランジスタ４６を介して、センスアンプユニットＳＡＵｋ＋１に含まれるノードＣＯＭに接続される。
尚、センストランジスタ３１、スイッチトランジスタ３２、放電トランジスタ３３、クランプトランジスタ３４、充電トランジスタ３６、充電トランジスタ３９、放電トランジスタ４０及びスイッチトランジスタ４６は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ３５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ３７は、例えば、ＰＭＯＳトランジスタである。
また、スイッチトランジスタ３２のゲート電極は、信号線ＳＴＢに接続されている。放電トランジスタ３３のゲート電極は、信号線ＸＸＬに接続されている。クランプトランジスタ３４のゲート電極は、信号線ＢＬＣに接続されている。耐圧トランジスタ３５のゲート電極は、信号線ＢＬＳに接続されている。充電トランジスタ３６のゲート電極は、信号線ＨＬＬに接続されている。充電トランジスタ３９のゲート電極は、信号線ＢＬＸに接続されている。スイッチトランジスタ４６のゲート電極は、信号線ＳＷ１に接続されている。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ，ＳＷ１は、シーケンサＳＱＣに接続されている。
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ及びＩＮＶ＿Ｓと、これらノードＬＡＴ＿Ｓ及びＩＮＶ＿Ｓに並列に接続されたインバータ４１及び４２と、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４３と、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４４と、を備える。スイッチトランジスタ４３及び４４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ４３のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続されている。スイッチトランジスタ４４のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続されている。
ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬは、ラッチ回路ＳＤＬとほぼ同様に構成されている。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ３７及び放電トランジスタ４０のゲート電極と導通している。ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬは、この点においてラッチ回路ＳＤＬと異なる。
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続されている。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳ（図４）を介してシーケンサＳＱＣに接続されている。
尚、図４に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳ，ＳＷ１は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、上述の電圧供給線ＶＤＤ及び電圧供給線ＶＳＲＣは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。同様に、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＡＴＩ，ＡＴＬ，ＢＴＩ，ＢＴＬ，ＣＴＩ，ＣＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられている。
キャッシュメモリＣＭは、例えば図４に示す様に、配線ＤＢＵＳに接続された配線Ｌ１と、配線Ｌ１に接続されたラッチ回路ＸＤＬ０〜ＸＤＬ１５と、を備える。ラッチ回路ＸＤＬ０〜ＸＤＬ１５に含まれるデータは、配線Ｌ１を介して、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
配線Ｌ１は、スイッチトランジスタ５２を介して配線ＤＢＵＳに接続されている。スイッチトランジスタ５２のゲート電極は、信号線ＳＷ２を介してシーケンサＳＱＣに接続されている。
ラッチ回路ＸＤＬ０〜ＸＤＬ１５は、ノードＬＡＴ＿Ｘ及びＩＮＶ＿Ｘと、これらノードＬＡＴ＿Ｘ及びＩＮＶ＿Ｘに並列に接続されたインバータ６１及び６２と、ノードＬＡＴ＿Ｘ及び配線Ｌ１に接続されたスイッチトランジスタ６３と、ノードＩＮＶ＿Ｘ及び配線Ｌ１に接続されたスイッチトランジスタ６４と、を備える。スイッチトランジスタ６３及び６４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ６３のゲート電極は、信号線ＸＴＩ０〜ＸＴＩ１５を介してシーケンサＳＱＣに接続されている。スイッチトランジスタ６４のゲート電極は、信号線ＸＴＬ０〜ＸＴＬ１５を介してシーケンサＳＱＣに接続されている。
また、図４に例示する様に、配線Ｌ１は、センスアンプユニットＳＡＵ０に含まれるスイッチトランジスタ４６（図５）を介して、センスアンプユニットＳＡＵ０に含まれるノードＣＯＭに接続される。
電圧生成回路ＶＧ（図２）は、例えば、チャージポンプ回路等の昇圧回路、レギュレータ等の降圧回路、及び、図示しない複数の電圧供給線を備える。また、上記昇圧回路及び降圧回路は、それぞれ、電源電圧供給端子ＶＣＣ，ＶＳＳに接続されている。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従って電源電圧供給端子ＶＣＣ−ＶＳＳ間の電圧を昇圧又は降圧して、メモリセルアレイＭＣＡに対する読出動作、書込シーケンス及び消去シーケンスに際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。
シーケンサＳＱＣは、コマンドレジスタＣＭＲにラッチされたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＲは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書込シーケンス又は消去シーケンスの実行に際して、書込シーケンス又は消去シーケンスが正常に終了したか否かを示す情報をステータスデータとして出力する。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたデータを、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、ラッチ回路ＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力する。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
［構成例］
次に、図６〜図１０を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図６は、本実施形態に係る半導体記憶装置の模式的な平面図である。図７は、図６のＡで示した部分の模式的な拡大図である。図８は、図７に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図９は、図８の模式的な拡大図である。図１０は、図６のＣで示した部分の模式的な拡大図である。尚、図６〜図１０は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図６〜図１０においては、一部の構成が省略されている。
図６に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられている。また、メモリセルアレイＭＣＡのＸ方向の両端部に沿ってＹ方向に延伸する領域にはロウデコーダＲＤの一部が設けられている。また、メモリセルアレイＭＣＡのＹ方向の端部に沿ってＸ方向に延伸する領域にはセンスアンプモジュールＳＡＭ及びキャッシュメモリＣＭが設けられている。センスアンプモジュールＳＡＭ及びキャッシュメモリＣＭが設けられた領域のＸ方向の両端部近傍の領域には、ロウデコーダＲＤの一部を構成するドライバ回路ＤＲＶが設けられている。また、これらの領域の外側の領域には、電圧生成回路ＶＧ、シーケンサＳＱＣ、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲが設けられている。
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。メモリブロックＭＢは、図７に示す様に、Ｙ方向に並ぶ２つのサブブロック構造ＳＢを備える。また、Ｙ方向において隣り合う２つのサブブロック構造ＳＢの間には、Ｘ方向に延伸するブロック間構造ＳＴが設けられる。２つのメモリブロックＭＢに含まれるワード線ＷＬは、ブロック間構造ＳＴを介してＹ方向に離間している。
サブブロック構造ＳＢは、Ｙ方向に並ぶ２つのストリングユニットＳＵと、これら２つのストリングユニットＳＵの間に設けられたサブブロック間絶縁層ＳＨＥと、を備える。
ストリングユニットＳＵは、図８に例示する様に、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図３）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図３）のゲート電極として機能する。尚、ドレイン選択線ＳＧＤ等として機能する複数の導電層１１０は、サブブロック間絶縁層ＳＨＥを介してＹ方向に分断されている。
半導体層１２０は、図７に例示する様に、Ｘ方向及びＹ方向に複数配設される。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、例えば図８に例示する様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体層１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェルに接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図９に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図８に示す通り、Ｚ方向に延伸する導電層ＬＩと、この導電層ＬＩ及び複数の導電層１１０の間に設けられた絶縁層ＳＷと、を含む。
導電層ＬＩは、Ｚ方向及びＸ方向に延伸する略板状の導電層であり、ソース線ＳＬの一部として機能する。導電層ＬＩは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良いし、シリサイド等を含んでいても良い。絶縁層ＳＷは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
図１０に示す通り、半導体基板１００表面の一部の領域（図６のＣで示した領域）には、Ｘ方向に並ぶ複数のセンスアンプモジュールＳＡＭと、これに対応してＸ方向に並ぶ複数のキャッシュメモリＣＭと、が設けられる。センスアンプモジュールＳＡＭは、Ｙ方向に並ぶ複数のセンスアンプユニットＳＡＵ０〜ＳＡＵ１５と、Ｙ方向に延伸してこれら複数のセンスアンプユニットＳＡＵ０〜ＳＡＵ１５に接続された配線ＤＢＵＳと、を備える。キャッシュメモリＣＭは、Ｙ方向に並ぶ複数のラッチ回路ＸＤＬ０〜ＸＤＬ１５と、Ｙ方向に延伸してこれら複数のラッチ回路ＸＤＬ０〜ＸＤＬ１５に接続された配線Ｌ１と、を備える。
尚、図４及び図５を参照して説明した通り、センスアンプモジュールＳＡＭはセンスアンプユニットＳＡＵ０〜１５を含んでおり、各センスアンプユニットＳＡＵ０〜ＳＡＵ１５はそれぞれセンスアンプＳＡ及びラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬを含んでいる。一方、キャッシュメモリＣＭはラッチ回路ＸＤＬ０〜ＸＤＬ１５を含んでいる。ここで、上記ラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬ０〜ＸＤＬ１５は、全て同程度の回路面積で実現可能である。従って、センスアンプモジュールＳＡＭの回路面積は、キャッシュメモリＣＭの回路面積よりも大きい。また、配線ＤＢＵＳの配線長は、配線Ｌ１の配線長よりも大きい。
［読出動作］
次に、図１１〜図１３を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１１は、読出動作について説明するための模式的な断面図である。図１２は、読出動作について説明するための模式的なタイミング図である。図１３は、読出動作について説明するための模式的な表である。
読出動作に際しては、例えば図１１に示す様に、選択ページＰに含まれる複数の選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ページＰがストリングユニットＳＵａに含まれている場合には、ストリングユニットＳＵａに対応するドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＮ電圧ＶＯＮを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、それ以外のドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＦＦ電圧ＶＯＦＦを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＦＦ状態とする。また、非選択ページに対応する非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬに接続された全てのメモリセルＭＣをＯＮ状態とする。
また、図１１に示す様に、選択ページＰに対応する選択ワード線ＷＬに読出電圧ＶＣＧＲを供給する。これにより、メモリセルＭＣのしきい値電圧に応じて一部のメモリセルＭＣはＯＮ状態となり、その他のメモリセルＭＣはＯＦＦ状態となる。
また、センスアンプＳＡによって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。例えば、図５の充電トランジスタ４５を介して配線ＬＢＵＳを充電し、信号線ＳＴＬを“Ｈ”状態として、ラッチ回路ＳＤＬに“Ｈ”をラッチさせる。また、信号線ＨＬＬ，ＢＬＸ及びＢＬＣを“Ｈ”状態として、ビット線ＢＬ及びセンスノードＳＥＮの充電を開始する。また、信号線ＨＬＬを“Ｈ”状態から“Ｌ”状態に切り替え、信号線ＸＸＬを“Ｌ”状態から“Ｈ”状態に切り替えて、センスノードＳＥＮの電荷をビット線ＢＬに放出する。ここで、ＯＮ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧は比較的大きく減少する。一方、ＯＦＦ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧はあまり大きく減少しない。従って、所定のタイミングで信号線ＳＴＢを“Ｈ”状態として配線ＬＢＵＳの電荷を放出又は維持し、信号線ＳＴＬを“Ｈ”状態とすることにより、選択メモリセルＭＣの状態を示すデータが、ラッチ回路ＳＤＬにラッチされる。
尚、メモリセルＭＣが４値、８値、１６値等の多値のデータを含む場合には、必要に応じて複数の読出電圧ＶＣＧＲによる読出動作を実行して、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬにこの様なデータを順次ラッチする。また、これらのラッチ間で論理演算を行い、メモリセルＭＣに割り当てられていたデータを算出して、ラッチ回路ＳＤＬにラッチする。
次に、例えば図１２及び図１３に例示する様な方法により、センスアンプユニットＳＡＵ０〜ＳＡＵ１５内のラッチ回路ＳＤＬにラッチされたデータを、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ０〜ＸＤＬ１５に転送する。
タイミングｔ１００においては、例えば図１２に示す様に、信号線ＢＬＣ，ＸＸＬ，ＳＷ１，ＢＬＸ，ＳＴＬ，ＳＴＢ，ＸＴＩ０〜ＸＴＩ１５が全て“Ｌ”状態である。また、例えば図１３（ａ）に示す様に、センスアンプユニットＳＡＵ０〜ＳＡＵ１５のセンスノードＳＥＮ及び対応するラッチ回路ＳＤＬのノードＬＡＴ＿Ｓに、上記動作によって読み出されたデータＤＡＴ０〜ＤＡＴ１５がラッチされている。
タイミングｔ１０１においては、例えば図１２に示す様に、信号線ＳＷ１，ＢＬＸ，ＸＴＩ０が“Ｈ”状態となる。これに伴い、例えば図５に例示したセンスアンプユニットＳＡＵ１４内のノードＮ１が、センスアンプユニットＳＡＵ１３内のセンスノードＳＥＮと導通する。ここで、センスアンプユニットＳＡＵ１４内のノードＮ１の状態は、センスアンプユニットＳＡＵ１４内のノードＬＡＴ＿Ｓの状態（ラッチ回路ＳＤＬにラッチされた値）と一致する。従って、センスアンプユニットＳＡＵ１３内のセンスノードＳＥＮに、上記データＤＡＴ１４が転送される。また、例えば図１３（ｂ）に示す様に、センスアンプユニットＳＡＵ０〜ＳＡＵ１４内のセンスノードＳＥＮに、上記データＤＡＴ１〜ＤＡＴ１５が転送される。また、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ０に、上記データＤＡＴ０が転送される。
タイミングｔ１０２においては、例えば図１２に示す様に、信号線ＳＷ１，ＢＬＸ，ＸＴＩ０が“Ｌ”状態となる。
タイミングｔ１０３においては、例えば図１２に示す様に、信号線ＳＴＬ，ＳＴＢが“Ｈ”状態となる。これに伴い、例えば図１３（ｃ）に示す様に、センスアンプユニットＳＡＵ０〜ＳＡＵ１４内のノードＬＡＴ＿Ｓ（ラッチ回路ＳＤＬ）に、上記データＤＡＴ１〜ＤＡＴ１５が転送される。
タイミングｔ１０４においては、例えば図１２に示す様に、信号線ＳＴＬ，ＳＴＢが“Ｌ”状態となる。
タイミングｔ１０５においては、例えば図１２に示す様に、信号線ＳＷ１，ＢＬＸ，ＸＴＩ１が“Ｈ”状態となる。これに伴い、例えば図１３（ｄ）に示す様に、センスアンプユニットＳＡＵ０〜ＳＡＵ１３内のセンスノードＳＥＮに、上記データＤＡＴ２〜ＤＡＴ１５が転送される。また、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ１に、上記データＤＡＴ１が転送される。
タイミングｔ１０６においては、例えば図１２に示す様に、信号線ＳＷ１，ＢＬＸ，ＸＴＩ１が“Ｌ”状態となる。
タイミングｔ１０７においては、例えば図１２に示す様に、信号線ＳＴＬ，ＳＴＢが“Ｈ”状態となる。これに伴い、センスアンプユニットＳＡＵ０〜ＳＡＵ１３内のノードＬＡＴ＿Ｓ（ラッチ回路ＳＤＬ）に、上記データＤＡＴ２〜ＤＡＴ１５が転送される。
タイミングｔ１０８においては、例えば図１２に示す様に、信号線ＳＴＬ，ＳＴＢが“Ｌ”状態となる。
以下同様に、タイミングｔ１０１〜ｔ１０４に対応する動作が１６回実行され、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ０〜ＸＤＬ１５に、上記データＤＡＴ０〜ＤＡＴ１５が転送される。
［比較例］
［構成］
次に、図１４〜図１６を参照して、比較例に係る半導体記憶装置について説明する。図１４は、比較例に係るセンスアンプモジュールＳＡＭ´の構成を示す模式的なブロック図である。図１５は、比較例に係るセンスアンプＳＡ´の構成を示す模式的な回路図である。図１６は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、以下の説明において、第１実施形態に係る半導体記憶装置と同様の構成には同一の符号を付し、説明を省略する。
図１４に示す通り、比較例に係るセンスアンプモジュールＳＡＭ´は、第１実施形態に係るセンスアンプモジュールＳＡＭ（図４）とほぼ同様に構成される。しかしながら、比較例に係るセンスアンプモジュールＳＡＭ´はスイッチトランジスタ５２を有しておらず、配線ＤＢＵＳが配線Ｌ１に直接接続されている。また、比較例に係る配線Ｌ１は、センスアンプユニットＳＡＵ０´に含まれるノードＣＯＭに接続されていない。
図１５に示す通り、比較例に係るセンスアンプＳＡ´は、第１実施形態に係るセンスアンプＳＡ（図５）とほぼ同様に構成される。しかしながら、比較例に係るセンスアンプＳＡ´は、配線Ｌ２及びスイッチトランジスタ４６を有していない。また、いずれのセンスアンプユニットＳＡＵに含まれるセンスノードＳＥＮも、他のセンスアンプユニットＳＡＵに含まれるノードＣＯＭに接続されていない。
図１６に示す通り、比較例に係るセンスアンプユニットＳＡＵ０´〜ＳＡＵ１５´は、第１実施形態に係るセンスアンプユニットＳＡＵ０〜ＳＡＵ１５（図１０）と同様に配置されている。また、比較例に係るラッチ回路ＸＤＬ０〜ＸＤＬ１５は、第１実施形態に係るラッチ回路ＸＤＬ０〜ＸＤＬ１５と同様に配置されている。また、比較例に係る配線ＤＢＵＳ及び配線Ｌ１は、第１実施形態に係る配線ＤＢＵＳ及び配線Ｌ１と同様に配置されている。
［読出動作］
次に、比較例に係る半導体記憶装置の読出動作について説明する。比較例に係る半導体記憶装置の読出動作は、第１実施形態に係る読出動作とほぼ同様に実行される。しかしながら、センスアンプモジュールＳＡＭ内のデータをキャッシュメモリＣＭに転送する方法が異なる。
比較例では、例えばまず、充電トランジスタ４５（図１５）を介して配線ＬＢＵＳを充電する。また、充電トランジスタ５１（図１４）を介して配線ＤＢＵＳを充電する。次に、スイッチトランジスタＤＳＷを介してセンスアンプユニットＳＡＵ０´内の配線ＬＢＵＳを配線ＤＢＵＳと導通させ、信号線ＳＴＩ（図１５）及び信号線ＸＴＩ０（図１４）を“Ｈ”状態とする。ここで、センスアンプユニットＳＡＵ０´内のノードＬＡＴ＿Ｓが“Ｌ”状態である場合には配線ＬＢＵＳ，ＤＢＵＳ中の電荷が放電され、ラッチ回路ＸＤＬ０に“Ｌ”が転送される。一方、センスアンプユニットＳＡＵ０´内のノードＬＡＴ＿Ｓが“Ｈ”状態である場合には配線ＬＢＵＳ，ＤＢＵＳ中の電荷が維持され、ラッチ回路ＸＤＬ０に“Ｈ”が転送される。
次に、例えば、充電トランジスタ４５（図１５）を介して配線ＬＢＵＳを充電する。また、充電トランジスタ５１（図１４）を介して配線ＤＢＵＳを充電する。次に、スイッチトランジスタＤＳＷを介してセンスアンプユニットＳＡＵ１´内の配線ＬＢＵＳを配線ＤＢＵＳと導通させ、信号線ＳＴＩ（図１５）及び信号線ＸＴＩ１（図１４）を“Ｈ”状態とする。これにより、ラッチ回路ＸＤＬ１に“Ｌ”又は“Ｈ”が転送される。
以下同様に、センスアンプユニットＳＡＵ０´〜ＳＡＵ１５´内のラッチ回路ＳＤＬにラッチされたデータを、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ０〜ＸＤＬ１５に転送する。
［第１実施形態に係る半導体記憶装置の効果］
上述の通り、比較例に係る半導体記憶装置においては、センスアンプユニットＳＡＵ０´〜ＳＡＵ１５´内のラッチ回路ＳＤＬにラッチされたデータを、キャッシュメモリＣＭ内のラッチ回路ＸＤＬ０〜ＸＤＬ１５に転送する間に、配線ＤＢＵＳの充放電を１６回実行する必要がある。ここで、図１６に例示する様に、配線ＤＢＵＳはセンスアンプユニットＳＡＵ０´〜ＳＡＵ１５´に接続される様にＹ方向に延伸しており、他の配線と比較して配線長が大きい。従って、配線ＤＢＵＳは静電容量が比較的大きく、データの転送に際しては、配線ＤＢＵＳの充放電に比較的多くの時間を必要とする場合がある。
ここで、本実施形態に係る半導体記憶装置においては、図５を参照して説明した様に、センスアンプユニットＳＡＵｋ＋１に含まれるノードＣＯＭが、センスアンプユニットＳＡＵｋ＋１に含まれるスイッチトランジスタ４６を介して、センスアンプユニットＳＡＵｋに含まれるセンスノードＳＥＮに接続される。また、配線Ｌ１が、センスアンプユニットＳＡＵ０に含まれるスイッチトランジスタ４６を介して、センスアンプユニットＳＡＵ０に含まれるノードＣＯＭに接続される。
この様な構成によれば、各センスアンプユニットＳＡＵにおいて、ノードＣＯＭが、ＰＭＯＳからなる充電トランジスタ３７及びＮＭＯＳからなる放電トランジスタ４０からなるＣＭＯＳ駆動回路によって、対応するデータラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに保持されているデータに基づいて、直接的に（プリチャージの動作をすることなく）充電または放電される。従って、上述の様に、センスアンプユニットＳＡＵｋ＋１のデータを順次センスアンプユニットＳＡＵｋに転送して、センスアンプユニットＳＡＵ０のデータをラッチ回路ＸＤＬ０〜ＸＤＬ１５に転送する。この様な方法によれば、上記配線ＤＢＵＳの充放電を省略可能である。
この様な構成によれば、上述の様に、センスアンプユニットＳＡＵｋ内のセンスノードＳＥＮをセンスアンプユニットＳＡＵｋ＋１内の充電トランジスタ３７又は放電トランジスタ４０を介して電圧供給線ＶＤＤ又は電源電圧供給端子ＶＳＳと導通させ、これによってデータの転送が行われる。この様な方法は、上述のようにＣＭＯＳ駆動回路による直接的な充電または放電の動作であるため、配線の充放電を行う方法と比較して、高速に実行可能である。
以上より、本実施形態に係る半導体記憶装置によれば、比較例と比較してデータの転送に要する時間を大幅に削減可能であり、高速に動作する半導体記憶装置を提供することが出来る。
［第２実施形態］
次に、図１７〜図１９を参照して、第２実施形態に係る半導体記憶装置について説明する。図１７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図１８は、第２実施形態に係る読出動作について説明するための模式的な回路図である。図１９は、第２実施形態に係る読出動作について説明するための模式的な表である。尚、以下の説明において、第１実施形態に係る半導体記憶装置と同様の構成には同一の符号を付し、説明を省略する。
上述の通り、第１実施形態に係る半導体記憶装置によれば、高速に動作する半導体記憶装置を提供することが出来る。しかしながら、第１実施形態においては、例えば図１３に示す様に、データの転送が進行するにつれて、センスアンプユニットＳＡＵ０〜ＳＡＵ１５に含まれるラッチ回路ＳＤＬのデータが、全てセンスアンプユニットＳＡＵ１５内のデータＤＡＴ１５に置き換わってしまう。ここで、読出動作等に際しては、ラッチ回路ＳＤＬのデータをセンスアンプモジュールＳＡＭ内に残しておきたい場合がある。
ラッチ回路ＳＤＬのデータをセンスアンプモジュールＳＡＭ内に残すためには、例えば第１実施形態において、センスアンプユニットＳＡＵ１５に含まれるセンスノードＳＥＮを、センスアンプユニットＳＡＵ０に含まれるノードＣＯＭに接続することが考えられる。
この様な構成によれば、センスアンプユニットＳＡＵ０〜ＳＡＵ１４にデータＤＡＴ１〜１５が転送されるタイミングでセンスアンプユニットＳＡＵ１５にデータＤＡＴ０が転送される。また、センスアンプユニットＳＡＵ０〜ＳＡＵ１３にデータＤＡＴ２〜１５が転送されるタイミングでセンスアンプユニットＳＡＵ１４，ＳＡＵ１５にデータＤＡＴ０，ＤＡＴ１が転送される。以下同様に、センスアンプユニットＳＡＵ０〜ＳＡＵ１５内でデータＤＡＴ０〜ＤＡＴ１５を循環させて、転送に伴うデータの破壊を防止可能である。
しかしながら、この様な構成では、センスアンプユニットＳＡＵ１５に含まれるセンスノードＳＥＮと、センスアンプユニットＳＡＵ０に含まれるノードＣＯＭと、に接続される配線Ｌ２が配線ＤＢＵＳと同程度の長さになってしまい、大きな静電容量を有することとなってしまう。これにより、データの転送に多くの時間が必要となってしまう場合がある。
そこで、本実施形態においては、例えば図１７に例示する様に、Ｘ方向に並ぶ複数のセンスアンプモジュールＳＡＭのうちの、Ｘ方向に並ぶ２つのセンスアンプモジュールＳＡＭを接続する。また、例えば図１９に例示する様に、一方のセンスアンプモジュールＳＡＭ＿Ｏに含まれるデータＤＡＴ０（Ｏ）〜ＤＡＴ１５（Ｏ）を、キャッシュメモリＣＭ及び他方のセンスアンプモジュールＳＡＭ＿Ｅに順次転送する。また、他方のセンスアンプモジュールＳＡＭ＿Ｅに含まれるデータＤＡＴ１５（Ｅ）〜ＤＡＴ０（Ｅ）を順次取得する。これにより、これら２つのセンスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅ間でデータを循環させる。これにより、全ての配線Ｌ２の配線長を抑えつつ転送に伴うデータの破壊を防止することが可能である。
以下、Ｘ方向に並ぶ複数のセンスアンプモジュールＳＡＭのうちの、奇数番目のセンスアンプモジュールＳＡＭをセンスアンプモジュールＳＡＭ＿Ｏと呼び、偶数番目のセンスアンプモジュールＳＡＭをセンスアンプモジュールＳＡＭ＿Ｅと呼ぶ場合がある。また、Ｘ方向に並ぶ複数のキャッシュメモリＣＭのうちの、奇数番目のキャッシュメモリＣＭをキャッシュメモリＣＭ＿Ｏと呼び、偶数番目のキャッシュメモリＣＭをキャッシュメモリＣＭ＿Ｅと呼ぶ場合がある。
図１７に例示する様に、本実施形態においては、センスアンプモジュールＳＡＭ＿Ｏにおいて、センスアンプユニットＳＡＵｋに含まれるセンスノードＳＥＮがセンスアンプユニットＳＡＵｋ＋１に含まれるノードＣＯＭに接続されている。また、センスアンプモジュールＳＡＭ＿ＯのセンスアンプユニットＳＡＵ１５に含まれるセンスノードＳＥＮが、センスアンプモジュールＳＡＭ＿ＥのセンスアンプユニットＳＡＵ１５に含まれるノードＣＯＭに接続されている。また、センスアンプモジュールＳＡＭ＿Ｅにおいて、センスアンプユニットＳＡＵｋ＋１に含まれるセンスノードＳＥＮがセンスアンプユニットＳＡＵｋに含まれるノードＣＯＭに接続されている。また、センスアンプモジュールＳＡＭ＿ＥのセンスアンプユニットＳＡＵ０に含まれるセンスノードＳＥＮが、センスアンプモジュールＳＡＭ＿ＯのセンスアンプユニットＳＡＵ０に含まれるノードＣＯＭに接続されている。
また、図１８に例示する様に、本実施形態においては、センスアンプモジュールＳＡＭ＿ＯのセンスアンプユニットＳＡＵ０のノードＣＯＭが、スイッチトランジスタ４６Ａを介してキャッシュメモリＣＭ＿Ｏに含まれる配線Ｌ１＿Ｏに接続され、スイッチトランジスタ４６Ｂを介してキャッシュメモリＣＭ＿Ｅに含まれる配線Ｌ１＿Ｅに接続され、スイッチトランジスタ４６Ｃを介してセンスアンプモジュールＳＡＭ＿ＥのセンスアンプユニットＳＡＵ０のセンスノードＳＥＮに接続されている。スイッチトランジスタ４６Ａ，４６Ｂ，４６Ｃは、お互いに独立して制御可能に構成されている。
また、本実施形態に係る半導体記憶装置の読出動作は、基本的には第１実施形態に係る半導体記憶装置の読出動作と同様に実行される。ただし、本実施形態においては、図１２のタイミングｔ１０１からｔ１０４に対応する動作を、３２回実行する。また、そのうちの前半の１６回では、信号線ＳＷ１，ＢＬＸが立ち上がるタイミング（図１２のタイミングｔ１０１に対応するタイミング）において、スイッチトランジスタ４６Ａ（図１８）のゲート電極に接続された信号線を“Ｈ”状態としてスイッチトランジスタ４６ＡをＯＮ状態とする。また、スイッチトランジスタ４６Ｂのゲート電極に接続された信号線を“Ｌ”状態として、スイッチトランジスタ４６ＢをＯＦＦ状態とする。また、信号線ＸＴＩ０〜ＸＴＩ１５を、ＸＴＩ０からＸＴＩ１５にかけて、順番に“Ｈ”状態とする。一方、後半の１６回では、信号線ＳＷ１，ＢＬＸが立ち上がるタイミングにおいて、スイッチトランジスタ４６Ａのゲート電極に接続された信号線を“Ｌ”状態としてスイッチトランジスタ４６ＡをＯＦＦ状態とする。また、スイッチトランジスタ４６Ｂのゲート電極に接続された信号線を“Ｈ”状態として、スイッチトランジスタ４６ＢをＯＮ状態とする。また、信号線ＸＴＩ０〜ＸＴＩ１５を、ＸＴＩ５からＸＴＩ０にかけて、順番に“Ｈ”状態とする。
尚、図１７に示す様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図１７において、センスノードＳＥＮとノードＣＯＭとの関係を入れ替えても良い。また、センスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅの関係を入れ替えても良い。また、キャッシュメモリＣＭ＿Ｏ，ＣＭ＿Ｅの関係を入れ替えても良い。
［第３実施形態］
次に、図２０及び図２１を参照して、第３実施形態に係る半導体記憶装置について説明する。図２０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図２１は、第３実施形態に係る読出動作について説明するための模式的な表である。尚、以下の説明において、第１実施形態に係る半導体記憶装置と同様の構成には同一の符号を付し、説明を省略する。
上述の通り、第２実施形態に係る半導体記憶装置によれば、転送に伴うデータの破壊を防止することが可能である。しかしながら、第１実施形態では、センスアンプモジュールＳＡＭのデータが１６回に分けてキャッシュメモリＣＭに転送される。一方、第２実施形態では、センスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅのデータが３２回に分けてキャッシュメモリＣＭ＿Ｏ，ＣＭ＿Ｅに転送される。従って、第１実施形態と比較して、データの転送に時間がかかってしまう場合がある。
そこで、本実施形態においては、例えば図２０に例示する様に、Ｙ方向に並ぶ複数のセンスアンプユニットＳＡＵ０〜ＳＡＵ１５のうち、Ｙ方向の一方側から数えてｋ番目のセンスアンプユニットＳＡＵｋを、Ｙ方向において隣り合うセンスアンプユニットＳＡＵｋ＋１と接続するのではなく、その更に隣のセンスアンプユニットＳＡＵｋ＋２と接続している。また、例えば図２１に例示する様に、一つのセンスアンプモジュールＳＡＭに含まれる１６個のセンスアンプユニットＳＡＵ０〜ＳＡＵ１５の間でデータを循環させる。これにより、全ての配線Ｌ２の配線長を抑えつつ転送に伴うデータの破壊を防止することが可能である。また、第１実施形態とほぼ同様の時間でデータの転送を行うことが可能である。
図２０に例示する様に、本実施形態に係るセンスアンプモジュールＳＡＭ´´においては、第１実施形態と同様に、センスアンプユニットＳＡＵｋに含まれるセンスノードＳＥＮがセンスアンプユニットＳＡＵｋ＋１に含まれるノードＣＯＭに接続される。ただし、本実施形態においては、センスアンプユニットＳＡＵ１５に含まれるセンスノードＳＥＮがセンスアンプユニットＳＡＵ０に含まれるノードＣＯＭに接続される。また、センスアンプユニットＳＡＵｎ（ｎは０以上６以下の整数）とセンスアンプユニットＳＡＵｎ＋１の間に、センスアンプユニットＳＡＵ１５−ｎが配置されている。尚、センスアンプユニットＳＡＵ７は、センスアンプユニットＳＡＵ８，ＳＡＵ９の間に配置されている。
本実施形態に係る半導体記憶装置の読出動作は、第１実施形態に係る半導体記憶装置の読出動作と同様に実行される。
尚、図２０に示す様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２０において、センスノードＳＥＮとノードＣＯＭとの関係を入れ替えても良い。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、上述の実施形態では、スイッチトランジスタ４６（図５）及びスイッチトランジスタ５２（図４）としてＮＭＯＳトランジスタを使用する例について説明した。しかしながら、上記スイッチトランジスタ４６，５２は、例えば図２２に例示する様な、並列に接続されたＮＭＯＳトランジスタ４６Ｄ及びＰＭＯＳトランジスタ４６Ｅに置き換えることも可能である。ＮＭＯＳトランジスタ４６Ｄのゲート電極は、信号線ＳＷ１を介してシーケンサにＳＱＣに接続される。ＰＭＯＳトランジスタ４６Ｅのゲート電極は信号線／ＳＷ１を介してシーケンサにＳＱＣに接続される。信号線／ＳＷ１には、信号線ＳＷ１の反転信号が入力される。この様な構成によれば、ＮＭＯＳトランジスタ４６Ｄによって電圧供給線ＶＳＲＣの電圧を好適に転送可能である。また、ＰＭＯＳトランジスタ４６Ｅによって電圧供給線ＶＤＤの電圧を好適に転送可能である。
また、第２及び第３の実施形態では、センスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅ，ＳＡＭ´´から、キャッシュメモリＣＭ＿Ｏ，ＣＭ＿Ｅ，ＣＭにデータを転送する例について説明した。しかしながら、第２及び第３の実施形態では、キャッシュメモリＣＭ＿Ｏ，ＣＭ＿Ｅ，ＣＭからセンスアンプモジュールＳＡＭ＿Ｏ，ＳＡＭ＿Ｅ，ＳＡＭ´´にデータを転送することも可能であると考えられる。このためには、例えば、図１２のタイミングｔ１０１〜ｔ１０２に対応する期間でＸＴＩ０〜ＸＴＩ１５を“Ｈ”状態とするのではなく、タイミングｔ１０３〜ｔ１０４に対応する期間でＸＴＩ０〜ＸＴＩ１５を“Ｈ”状態とすることが考えられる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル（メモリトランジスタ）、ＢＬ…ビット線、ＳＡＵ０〜ＳＡＵ１５…センスアンプユニット、ＣＯＭ…ノード、ＳＥＮ…センスノード、ＬＢＵＳ，ＤＢＵＳ，Ｌ１…配線、ＳＤＬ，ＸＤＬ…ラッチ回路、４６，５２…スイッチトランジスタ。

Claims (6)

  1. 複数のメモリセル及び前記複数のメモリセルに接続された複数のビット線を備えるメモリセルアレイと、
    前記複数のビット線にそれぞれ接続された複数のセンスアンプユニットであって、前記ビット線に接続された第１トランジスタと、第１配線を介して前記第１トランジスタに接続された第２トランジスタと、第２配線を介して前記第２トランジスタに接続されたゲート電極を備えるセンストランジスタと、前記センストランジスタに接続された第３配線と、前記第３配線に接続された第１ラッチ回路と、前記第１ラッチ回路にラッチされた値に応じて前記第１配線を第１電圧供給線又は第２電圧供給線と導通させる電圧転送回路と、を備える複数のセンスアンプユニットと、
    前記複数のセンスアンプユニットの第３配線に共通に接続された第４配線と、
    前記第４配線に接続された第５配線と、前記第５配線に接続された複数の第２ラッチ回路と、を備えるキャッシュメモリと、
    前記複数のセンスアンプユニットのうちの第１のセンスアンプユニットの前記第１配線と、前記キャッシュメモリの第５配線と、に接続された第３トランジスタと、
    前記複数のセンスアンプユニットのうちの第２のセンスアンプユニットの前記第１配線と、前記第１のセンスアンプユニットの前記第２配線と、に接続された第４トランジスタと
    を備える半導体記憶装置。
  2. 前記第１のセンスアンプユニットの第１配線と、前記キャッシュメモリの第５配線と、に接続された第５トランジスタと
    前記第２のセンスアンプユニットの第１配線と、前記第１のセンスアンプユニットの第２配線と、に接続された第６トランジスタと、
    を備え、
    前記第３トランジスタ及び前記第５トランジスタの一方はＮＭＯＳトランジスタであり、他方はＰＭＯＳトランジスタであり、
    前記第４トランジスタ及び前記第６トランジスタの一方はＮＭＯＳトランジスタであり、他方はＰＭＯＳトランジスタである
    請求項１記載の半導体記憶装置。
  3. 第１方向に並ぶＭ（Ｍは２以上の整数）個の前記センスアンプユニットと、
    前記第１方向から数えてＫ（Ｋは１以上Ｍ−１以下の整数）番目のセンスアンプユニットの前記第１配線と、前記第１方向から数えてＫ＋１番目のセンスアンプユニットの前記第２配線と、にそれぞれ接続されたＭ−１個の前記第４トランジスタと
    を備える請求項１又は２記載の半導体記憶装置。
  4. 第１方向に並ぶ前記複数のセンスアンプユニットを含み、前記第１方向と交差する第２方向に並ぶ複数のセンスアンプモジュールを備え、
    前記複数のセンスアンプモジュールのうちの第１のセンスアンプモジュールに含まれるいずれかのセンスアンプユニットの前記第１配線と、前記複数のセンスアンプモジュールのうちの第２のセンスアンプモジュールに含まれるいずれかのセンスアンプユニットの前記第２配線と、に接続された第７トランジスタと、
    前記第２のセンスアンプモジュールに含まれるいずれかのセンスアンプユニットの前記第１配線と、前記第１のセンスアンプモジュールに含まれるいずれかのセンスアンプユニットの前記第２配線と、に接続された第８トランジスタと
    を備える請求項１又は２記載の半導体記憶装置。
  5. 前記複数のセンスアンプユニットのうちの第３のセンスアンプユニットの前記第１配線と、前記第２のセンスアンプユニットの前記第２配線と、に接続された第９トランジスタと、
    前記第１のセンスアンプユニットの前記第１配線と、前記複数のセンスアンプユニットのうちの第４のセンスアンプユニットの前記第２配線と、に接続された第１０トランジスタと、
    前記第４のセンスアンプユニットの前記第１配線と、前記複数のセンスアンプユニットのうちの第５のセンスアンプユニットの前記第２配線と、に接続された第１１トランジスタと
    を備える請求項１又は２記載の半導体記憶装置。
  6. 前記複数のセンスアンプユニットは第１方向に並び、
    前記第２のセンスアンプユニットは前記第１のセンスアンプユニットよりも前記キャッシュメモリから遠く、
    前記第３のセンスアンプユニットは前記第２のセンスアンプユニットよりも前記キャッシュメモリから遠く、
    前記第４のセンスアンプユニットは前記第１のセンスアンプユニットと前記第２のセンスアンプユニットとの間に設けられ、
    前記第５のセンスアンプユニットは前記第２のセンスアンプユニットと前記第３のセンスアンプユニットとの間に設けられている
    請求項５記載の半導体記憶装置。
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