JP2017224370A - 半導体記憶装置及びメモリシステム - Google Patents

Abstract

【課題】動作を高速化することが可能な半導体記憶装置及びメモリシステムを提供する。
【解決手段】実施形態の半導体記憶装置１は、各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイとを備える。第１ビットは少なくとも第１電圧を用いて確定され、第２ビットは第１電圧と異なる少なくとも第２及び第３電圧を用いて確定される。読み出し動作時において、第１及び第２ワード線に第１乃至第３電圧が印加されることにより第１ビットに関連付けられた第１ページが第１メモリセルアレイからページ単位で読み出され、第１ページの読み出しに平行して第２ビットに関連付けられた第２ページが第２メモリセルアレイからページ単位で読み出される。
【選択図】図１０

Description

実施形態は半導体記憶装置及びメモリシステムに関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１０−２７７６７８号公報 特開２０１４−５５１８６１号公報 特開２０１５−１７６３０９号公報 米国特許第９０９３１３２号明細書

動作を高速化することが可能な半導体記憶装置及びメモリシステムを提供する。

実施形態の半導体記憶装置は、各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイと、を備える。第１ビットは、少なくとも第１電圧を用いて確定される。第２ビットは、第１電圧と異なる少なくとも第２及び第３電圧を用いて確定される。データの読み出し動作時において、第１及び第２ワード線に第１乃至第３電圧が印加されることにより、第１ビットに関連付けられた第１ページが第１メモリセルアレイからページ単位で読み出され、第１ページの読み出しに平行して、第２ビットに関連付けられた第２ページが第２メモリセルアレイからページ単位で読み出される。

第１実施形態に係るメモリシステムのブロック図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。 第１実施形態に係る半導体記憶装置の備える電圧生成回路及びプレーンスイッチのブロック図。 第１実施形態に係る半導体記憶装置の備える電圧生成回路及びプレーンスイッチの回路図。 第１実施形態に係るメモリシステムにおける読み出し動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１実施形態に係るメモリシステムにおける読み出し動作のフローチャート。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読み出し動作のフローチャート。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第２実施形態に係る半導体記憶装置のブロック図。 第２実施形態に係るメモリシステムにおける読み出し動作の波形図。 第２実施形態に係るメモリシステムにおける読み出し動作の波形図。 第２実施形態に係るメモリシステムにおける読み出し動作の波形図。 第３実施形態に係る半導体記憶装置の備える電圧生成回路及びプレーンスイッチの回路図。 第３実施形態に係るメモリシステムにおける読み出し動作の波形図。 第３実施形態に係るメモリシステムにおける読み出し動作の波形図。 第３実施形態に係るメモリシステムにおける読み出し動作の波形図。 第３実施形態に係るメモリシステムにおける読み出し動作の波形図。 第４実施形態に係るメモリシステムにおける読み出し動作の波形図。 第４実施形態に係るメモリシステムにおける読み出し動作の波形図。 第５実施形態に係るメモリシステムにおける読み出し動作の波形図。 第５実施形態に係るメモリシステムにおける読み出し動作の波形図。 第５実施形態に係るメモリシステムにおける読み出し動作のフローチャート。 第５実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第５実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第５実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第６実施形態に係るメモリシステムにおける読み出し動作の波形図。 第６実施形態に係るメモリシステムにおける読み出し動作のフローチャート。 第７実施形態に係るメモリシステムにおける読み出し動作の波形図。 第８実施形態に係る半導体記憶装置におけるメモリセルアレイの回路図。 第８実施形態に係る半導体記憶装置におけるメモリセルアレイの断面図。 変形例に係るメモリシステムにおける読み出し動作のコマンドシーケンス。

以下に、実施形態について図面を参照して説明する。参照される図面は模式的なものである。以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。参照符号を構成する数字の後のアルファベットは、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は数字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。

［１−１］構成
［１−１−１］メモリシステム３の構成
まず、図１を用いてメモリシステムの構成について説明する。図１にはメモリシステムのブロック図が示されている。図１に示すようにメモリシステム３は、半導体記憶装置１、及びコントローラ２を備えている。

半導体記憶装置１は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。半導体記憶装置１の構成の詳細については後述する。

コントローラ２は、外部の図示せぬホスト機器からの命令に応答して、半導体記憶装置１に対して読み出し、書き込み、及び消去等を命令する。またコントローラ２は、半導体記憶装置１におけるメモリ空間を管理する。

図１に示すようにコントローラ２は、プロセッサ（ＣＰＵ）２０、内蔵メモリ（ＲＡＭ）２１、ＥＣＣ回路２２、ＮＡＮＤインターフェイス回路２３、バッファメモリ２４、及びホストインターフェイス回路２５を備えている。

プロセッサ２０は、コントローラ２全体の動作を制御する。例えばプロセッサ２０は、ホスト機器から受信した書き込み命令に応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。この動作は、書き込み及び消去の場合についても同様である。

内蔵メモリ２１は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２０の作業領域として使用される。内蔵メモリ２１は、半導体記憶装置１を管理するためのファームウェアや、各種の管理テーブル等を保持する。

ＥＣＣ回路２２は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２２は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてＥＣＣ回路２２は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。

ＮＡＮＤインターフェイス回路２３は、半導体記憶装置１と接続され、半導体記憶装置１との通信を司る。例えばＮＡＮＤインターフェイス回路２３は、半導体記憶装置１との間で入出力信号Ｉ／Ｏを送信及び受信する。例えば、コントローラ２が半導体記憶装置１に送信する入出力信号Ｉ／ＯはコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書き込みデータＤＡＴを含み、コントローラ２が半導体記憶装置１から受信する入出力信号Ｉ／Ｏはステータス情報ＳＴＳ、及び読み出しデータＤＡＴを含んでいる。

バッファメモリ２４は、コントローラ２が半導体記憶装置１及びホスト機器から受信したデータ等を一時的に保持する。

ホストインターフェイス回路２５は、図示せぬホストバスを介してホスト機器と接続され、ホスト機器との通信を司る。例えばホストインターフェイス回路２５は、ホスト機器から受信した命令及びデータをそれぞれ、プロセッサ２０及びバッファメモリ２４に転送する。

［１−１−２］半導体記憶装置１の構成
次に、図２を用いて半導体記憶装置１の構成について説明する。図２には半導体記憶装置１のブロック図が示されている。図２に示すように半導体記憶装置１は、メモリセルアレイ１０Ａ及び１０Ｂ、センスアンプモジュール１１Ａ及び１１Ｂ、ロウデコーダ１２Ａ及び１２Ｂ、入出力回路１３、レジスタ１４、ロジック制御回路１５、シーケンサ１６、電圧生成回路１７、プレーンスイッチ１８、並びにレディ／ビジー制御回路１９を備えている。

メモリセルアレイ１０Ａ及び１０Ｂはそれぞれ、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。また一部のブロックＢＬＫは、半導体記憶装置１の設定情報を保持するＲＯＭフューズ領域として使用される。このメモリセルアレイ１０の構成の詳細については後述する。

センスアンプモジュール１１Ａ及び１１Ｂはそれぞれ、メモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。センスアンプモジュール１１は、メモリセルアレイ１０から読み出したデータＤＡＴを、入出力回路１３を介してコントローラ２に出力する。またセンスアンプモジュール１１は、コントローラ２から入出力回路１３を介して受け取った書き込みデータＤＡＴを、対応するメモリセルアレイ１０に転送する。

ロウデコーダ１２Ａ及び１２Ｂはそれぞれ、メモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。ロウデコーダ１２は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１２は、選択したワード線とそれ以外のワード線にそれぞれ所望の電圧を印加する。

入出力回路１３は、コントローラ２との間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。例えば入出力回路１３は、コントローラ２から受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴを、センスアンプモジュール１１に転送する。また入出力回路１３は、センスアンプモジュール１１から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとしてコントローラ２に送信する。

レジスタ１４は、ステータスレジスタ１４Ａ、アドレスレジスタ１４Ｂ、コマンドレジスタ１４Ｃを含む。ステータスレジスタ１４Ａは、ステータス情報ＳＴＳを保持する。またステータスレジスタ１４Ａは、シーケンサ１６の指示に応じてこのステータス情報ＳＴＳを入出力回路１３に転送する。アドレスレジスタ１４Ｂは、入出力回路１３からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１４Ｂは、アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ、ブロックアドレスＢＡ、及びページアドレスＰＡをそれぞれ、センスアンプモジュール１１、ロウデコーダ１２、及びプレーンスイッチ１８に転送する。コマンドレジスタ１４Ｃは、入出力回路１３からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ１４Ｃは、コマンドＣＭＤをシーケンサ１６に転送する。

ロジック制御回路１５は、コントローラ２から各種制御信号を受信し、入出力回路１３及びシーケンサ１６を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１に入力される信号がコマンドＣＭＤであることを入出力回路１３に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１に入力される信号がアドレス情報ＡＤＤであることを入出力回路１３に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８の入力及び出力を入出力回路１３に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１を保護状態するための信号である。

シーケンサ１６は、半導体記憶装置１全体の動作を制御する。具体的には、シーケンサ１６は、コマンドレジスタ１４Ｃから転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１１、ロウデコーダ１２、電圧生成回路１７等を制御し（図示せず）、データの読み出し動作等を実行する。またシーケンサ１６は、図示せぬレジスタを備えている。このレジスタには、半導体記憶装置１の電源投入時にＲＯＭフューズ領域から読み出された設定情報が保持され、シーケンサ１６はこの設定情報に基づいた動作モードで読み出し動作を実行する。

電圧生成回路１７は、シーケンサ１６の指示に基づいて所望の電圧を生成する。そして電圧生成回路１７は、生成した電圧をメモリセルアレイ１０、センスアンプモジュール１１、及びプレーンスイッチ１８に供給する。

プレーンスイッチ１８は、受信したページアドレスＰＡに基づいて、電圧生成回路１７から供給された電圧をロウデコーダ１２Ａ及び１２Ｂに転送する。このプレーンスイッチ１８の詳細については後述する。

レディ／ビジー制御回路１９は、シーケンサ１６の動作状態に基づいてレディ／ビジー信号ＲＹ／(／ＢＹ)を生成し、この信号をコントローラ２に送信する。信号ＲＹ／(／ＢＹ)は、半導体記憶装置１がレディ状態であるか、ビジー状態であるかをコントローラ２に通知する信号であり、レディ／ビジー制御回路１９がトランジスタＴｒのオンオフを制御することにより生成される。レディ状態は、半導体記憶装置１がコントローラ２からのコマンドを受付可能な状態であることを示し、ビジー状態は、半導体記憶装置１がコントローラ２からのコマンドを受付不可能な状態であることを示している。例えば信号ＲＹ／(／ＢＹ)は、半導体記憶装置１が読み出し動作中には“Ｌ”レベルとされ（ビジー状態）、読み出し動作が完了すると“Ｈ”レベル（レディ状態）とされる。

以上のように本実施形態に係る半導体記憶装置１は、複数のメモリセルアレイ１０に対してそれぞれセンスアンプモジュール１１及びロウデコーダ１２が設けられた、複数のプレーンを備えた構成となっている。具体的には、半導体記憶装置１はプレーン＜０＞及び＜１＞を備え、プレーン＜０＞はメモリセルアレイ１０Ａ、センスアンプモジュール１１Ａ、及びロウデコーダ１２Ａを含み、プレーン＜１＞はメモリセルアレイ１０Ａ、センスアンプモジュール１１Ａ、及びロウデコーダ１２Ａを含んでいる。これらプレーン＜０＞及び＜１＞は、シーケンサ１６の指示等に基づいて独立して動作することが可能である。

また、以下の説明において、図２に示すような各構成要素の末尾に付加された＜０＞及び＜１＞はそれぞれ、プレーン＜０＞及び＜１＞に対応することを示している。例えば、ページアドレス＜０＞及び＜１＞はそれぞれ、プレーン＜０＞及び＜１＞に対応するページアドレスであることを示している。

また、本実施形態に係る半導体記憶装置１は、コントローラ２から発行されるコマンドに基いて、複数のプレーンに対して同時に読み出し動作を実行することができる。この読み出し動作のことをマルチプレーンリードと呼び、以下の説明に用いる。

［１−１−３］メモリセルアレイ１０の構成
次に、図３を用いてメモリセルアレイ１０の構成について説明する。図３はメモリセルアレイ１０の回路図であり、メモリセルアレイ１０内の１つのブロックＢＬＫについての詳細な回路構成が示されている。図３に示すようにブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。

各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（ｍ−１）（（ｍ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数はこれに限定されず、任意の数にすることが出来る。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。各メモリセルは、ＭＬＣ（Multi-Level Cell）方式を適用することにより、複数ビットのデータを記憶することが出来る。本実施形態では、メモリセルが３ビットのデータを記憶するＴＬＣ（Triple-Level Cell）方式を適用した場合を例に説明する。

またメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ１及びＳＴ２のゲートはそれぞれ、セレクトゲート線ＳＧＤ及びＳＧＳに共通接続されている。同様に、同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。

またメモリセルアレイ１０内において、同一列にあるＮＡＮＤストリングＮＳにおける選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。

以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルの保持する１ビットデータの集合を「ページ」と呼ぶ。従って、ＴＬＣ方式が適用される場合、１本のワード線ＷＬに接続された複数のメモリセルの集合には３ページ分のデータが記憶される。また、以下の説明において３ビットのうちの上位ビットデータの集合を上位ページ、中位ビットデータの集合を中位ページ、及び下位ビットデータの集合を下位ページと呼ぶ。

ＴＬＣ方式でデータを記憶させる場合のメモリセルトランジスタＭＴの閾値分布は、例えば図４に示すものとなる。図４には、３ビットデータを保持するメモリセルの閾値分布、及び読み出し動作時に使用される電圧が示されている。図４の縦軸及び横軸はそれぞれ、メモリセルの数及び閾値電圧Ｖthに対応している。

メモリセルが３ビットのデータを保持する場合、その閾値電圧の分布は、図４に示すように８個に分かれる。この８個の閾値分布にそれぞれ対応する３ビットのデータを、閾値電圧の低いものから順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベル、と呼ぶ。

“ＥＲ”レベルを保持するメモリセルはデータの消去状態に相当し、例えばデータ（１１１）（下位ビット、中位ビット、上位ビット）を保持する。“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルを保持するメモリセルはそれぞれ、データの書き込み状態に相当し、例えばデ−タ（０１１）、（００１）、（０００）、（０１０）、（１１０）、（１００）、及び（１０１）を保持する。

読み出し動作の際、読み出し対象のメモリセルトランジスタＭＴの閾値電圧がどのレベルに含まれているのかが判定される。この判定のために、種々の読み出し電圧が定められている。あるメモリセルトランジスタＭＴが“Ｅｒ”レベルの閾値電圧を有するか“Ａ”レベル以上の閾値電圧か有するかを判定するための読み出し電圧ＡＲは、“Ｅｒ”レベルの高い方の裾と“Ａ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ａ”レベル以下の閾値電圧を有するか“Ｂ”レベル以上の閾値電圧を有するかを判定するための読み出し電圧ＢＲは、“Ａ”レベルの高い方の裾と“Ｂ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｂ”レベル以下の閾値電圧を有するか“Ｃ”レベルの閾値電圧かを判定するための読み出し電圧ＣＲは、“Ｂ”レベルの高い方の裾と“Ｃ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｃ”レベル以下の閾値電圧を有するか“Ｄ”レベルの閾値電圧かを判定するための読み出し電圧ＤＲは、“Ｃ”レベルの高い方の裾と“Ｄ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｄ”レベル以下の閾値電圧を有するか“Ｅ”レベルの閾値電圧かを判定するための読み出し電圧ＥＲは、“Ｄ”レベルの高い方の裾と“Ｅ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｅ”レベル以下の閾値電圧を有するか“Ｆ”レベルの閾値電圧かを判定するための読み出し電圧ＦＲは、“Ｅ”レベルの高い方の裾と“Ｆ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｆ”レベル以下の閾値電圧を有するか“Ｇ”レベルの閾値電圧かを判定するための読み出し電圧ＧＲは、“Ｆ”レベルの高い方の裾と“Ｇ”レベルの低い方の裾との間に設定される。また、図４に示す読み出し電圧Ｖreadは、読み出しパス電圧Ｖreadがゲートに印加されたメモリセルトランジスタＭＴが、保持するデータに依らずにオンする電圧に設定される。これら電圧値の関係は、ＡＲ＜ＢＲ＜ＣＲ＜ＤＲ＜ＥＲ＜ＦＲ＜ＧＲ＜Ｖreadである。

以上で説明したようなデータの割り付け及び読み出し電圧を用いる場合、センスアンプモジュール１１は、電圧ＡＲ及びＥＲにより読み出されたデータを用いて下位ページのデータを算出する。同様にセンスアンプモジュール１１は、電圧ＢＲ、ＤＲ、及びＦＲにより読み出されたデータを用いて中位ページのデータを算出し、電圧ＣＲ及びＧＲにより読み出されたデータを用いて上位ページのデータを算出する。つまり、読み出し電圧ＡＲ及びＥＲが下位ページ読み出しに対応し、読み出し電圧ＢＲ、ＤＲ、及びＦＲが中位ページ読み出しに対応し、読み出し電圧ＣＲ及びＧＲが上位ページ読み出しに対応している。

尚、データの読み出し動作はこのページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。このページ毎にデータを読み出す方式をpage-by-page readingと呼び、ワード線ＷＬ毎に一括でデータを読み出す方式をsequential readingと呼ぶ。本実施形態に係る半導体記憶装置１では、複数のプレーンで異なるデータレベルのページ（例えば、下位ページと中位ページ）を選択したpage-by-page readingを同時に実行する。本動作の詳細については後述する。

［１−１−４］センスアンプモジュール１１の構成
次に、図５を用いてセンスアンプモジュール１１の構成について説明する。図５は、センスアンプモジュール１１の回路図である。図５に示すようにセンスアンプモジュール１１は、ビット線ＢＬ毎に設けられたセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（ｍ−１））を含んでいる。

各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを備えている。これらセンスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。

センスアンプ部ＳＡは、読み出し動作時において対応するビット線ＢＬに読み出されたデータをセンスし、読み出しデータを判定する。具体的には、センスアンプ部ＳＡは図示せぬノードＳＥＮを含む。そして読み出し動作においてこのノードＳＥＮの電位は、読み出し電圧が印加されたメモリセルがオンした場合に下降する。また、読み出し動作においてシーケンサ１６は、メモリセルに読み出し電圧が印加されている間に制御信号ＳＴＢをアサートする。制御信号ＳＴＢがアサートされると、センスアンプ部ＳＡはノードＳＥＮの電位が維持されているか、下降しているかによって読み出しデータが“０”であるか“１”であるかを判定する。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬは、読み出しデータを一時的に保持する。読み出し動作時にセンスアンプ部ＳＡが判定した読み出しデータは、まず始めにラッチ回路ＳＤＬに転送される。そしてこの読み出しデータは、続く動作でラッチ回路ＳＤＬからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、又はＸＤＬに転送される。

ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵとコントローラ２との間のデータの入出力に用いられる。つまりコントローラ２から受信したデータは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、又はＣＤＬに転送される。また、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、又はＣＤＬに保持されたデータは、ラッチ回路ＸＤＬを介してコントローラ２に転送される。

以上で説明したセンスアンプユニットＳＡＵの回路構成は、例えば図６に示すものとなる。図６はセンスアンプユニットＳＡＵの回路図であり、センスアンプ部ＳＡ及びラッチ回路ＳＤＬの詳細な回路構成が示されている。

まず、センスアンプ部ＳＡの回路構成について説明する。図６に示すようにセンスアンプ部ＳＡは、ｐチャネルＭＯＳトランジスタ３０、ｎチャネルＭＯＳトランジスタ３１〜３７、及びキャパシタ３８を備えている。

トランジスタ３０は、一端が電源端子に接続され、ゲートがノードＩＮＶに接続されている。トランジスタ３１は、一端がトランジスタ３０の他端に接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ３２は、一端がノードＣＯＭに接続され、他端が対応するビット線ＢＬに接続され、ゲートに制御信号ＢＬＣが入力される。トランジスタ３３は、一端がノードＣＯＭに接続され、他端がノードＳＲＣに接続され、ゲートがノードＩＮＶに接続されている。

トランジスタ３４は、一端がトランジスタ３０の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。トランジスタ３５は、一端がノードＳＥＮに接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ３６は、一端が接地端子に接続され、ゲートがノードＳＥＮに接続されている。トランジスタ３７は、一端がトランジスタ３６の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。キャパシタ３８は、一端がノードＳＥＮに接続され、他端にクロックＣＬＫが供給される。

尚、トランジスタ３０の一端に接続された電源端子に印加される電圧は例えばＶddであり、ノードＳＲＣに印加される電圧は例えばＶssである。Ｖddは半導体記憶装置１における電源電圧であり、Ｖssは半導体記憶装置１における接地電圧である。

次に、ラッチ回路ＳＤＬの回路構成について説明する。図６に示すようにラッチ回路ＳＤＬは、インバータ４０及び４１、並びにトランジスタ４２及び４３を備えている。

インバータ４０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ４１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ４２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ４３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。

尚、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬの回路構成は、以上で説明したラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

以上で説明したセンスアンプユニットＳＡＵの構成において、各種制御信号は例えばシーケンサ１６によって生成される。読み出し動作において、センスアンプユニットＳＡＵが読み出しデータを確定するタイミングは、信号ＳＴＢがアサートされるタイミングに基づく。また、各種動作においてトランジスタ３２は、信号ＢＬＣに基づいてビット線ＢＬの電圧をクランプする。

尚、センスアンプモジュール１１の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルが保持するデータのビット数に基づいて設計される。

また、センスアンプモジュール１１の構成には、例えば“THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL”という２０１１年３月２１日に出願された米国特許出願１３／０５２，１４８に記載された構成を適用することが出来る。この特許出願の内容は、その全体が本願明細書において参照により援用されている。

［１−１−５］電圧生成回路１７及びプレーンスイッチ１８の構成
次に、図７を用いて電圧生成回路１７及びプレーンスイッチ１８の構成について説明する。図７は、電圧生成回路１７及びプレーンスイッチ１８の詳細な構成を示すブロック図である。図７に示すように、電圧生成回路１７はＣＧドライバ５０Ａ、５０Ｂ、及びＳＬドライバ５１を含み、プレーンスイッチ１８はＣＧスイッチ６０Ａ及び６０Ｂを含んでいる。

ＣＧドライバ５０は、プレーンスイッチ１８及びロウデコーダ１２を介してワード線ＷＬに印加する電圧を生成する。本実施形態においてＣＧドライバ５０Ａは選択ワード線ＷＬselに印加する電圧を生成するドライバであり、ＣＧドライバ５０Ｂは非選択ワード線ＷＬuselに印加する電圧を生成するドライバである。この選択ワード線ＷＬselは、データを読み出す対象のページのワード線ＷＬに対応し、非選択ワード線ＷＬuselは、複数のワード線ＷＬのうちの選択ワード線ＷＬsel以外のワード線ＷＬに対応している。

ＳＬドライバ５１は、各メモリセルアレイ１０のソース線ＳＬに印加する電圧を生成するドライバである。尚、電圧生成回路１７は図示せぬチャージポンプを含み、このチャージポンプによって生成された電圧を元に、ＣＧドライバ５０及びＳＬドライバ５１は所望の電圧を生成する。また電圧生成回路１７は、セレクトゲート線ＳＧＤに印加する電圧を生成するＳＧドライバ等、図示せぬドライバも含んでいる。

ＣＧスイッチ６０は、ＣＧドライバ５０Ａ及び５０Ｂから供給された電圧を、ページアドレスＰＡに基づいてＣＧ線ＣＧ０〜ＣＧ７に転送する。このＣＧ線ＣＧ０〜ＣＧ７に転送された電圧はそれぞれ、ブロックアドレスＢＡに基づいてロウデコーダ１２が選択したブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に転送される。

以上で説明したＣＧスイッチ６０の具体的な回路構成は、例えば図８に示すものとなる。図８に示すようにＣＧスイッチ６０Ａ及び６０Ｂはそれぞれ、ＣＧ線ＣＧ０〜ＣＧ７に対応させたスイッチ素子ＳＷ０〜ＳＷ７を含んでいる。

各スイッチ素子ＳＷは２つの入力端子と１つの出力端子とを含み、ＣＧスイッチ６０に入力されたページアドレスＰＡに基づいて、２つのうちいずれかの入力端子と出力端子との間を電気的に接続する。各スイッチ素子ＳＷは、一方の入力端子にＣＧドライバ５０Ａから供給された読み出し電圧ＡＲ、ＢＲ、…、又はＧＲが入力され、他方の入力端子にＣＧドライバ５０Ｂから供給された読み出しパス電圧Ｖreadが入力され、出力端子が対応するＣＧ線に接続されている。

尚、図８に示す一例は、プレーン＜０＞においてワード線ＷＬ０が選択され、プレーン＜１＞においてワード線ＷＬ１が選択された場合におけるＣＧスイッチ６０Ａ及び６０Ｂの状態を示している。この場合、ＣＧスイッチ６０Ａでは、スイッチ素子ＳＷ０の出力端子がＣＧドライバ５０Ａと電気的に接続され、他のスイッチ素子ＳＷは出力端子がＣＧドライバ５０Ｂと電気的に接続される。一方で、ＣＧスイッチ６０Ｂでは、スイッチ素子ＳＷ１の出力端子がＣＧドライバ５０Ａと電気的に接続され、他のスイッチ素子ＳＷは出力端子がＣＧドライバ５０Ｂと電気的に接続される。

以上のように本実施形態に係る半導体記憶装置１は、選択ワード線ＷＬselに電圧を供給するＣＧドライバ５０Ａと、非選択ワード線ＷＬuselに電圧を供給するＣＧドライバ５０Ｂとを、プレーン＜０＞及びプレーン＜１＞で共有している。つまり本実施形態に係る半導体記憶装置１は、読み出し動作時において、プレーン毎の選択ワード線ＷＬselに印加される電圧が略同一となり、同様に非選択ワード線ＷＬuselに印加される電圧が略同一となる。また本実施形態に係る半導体記憶装置１は、プレーンスイッチ１８を用いることにより、マルチプレーンリードでプレーン毎に異なるページを選択することが出来る。

［１−２］動作
次に、半導体記憶装置１及びメモリシステム３の動作について説明する。

［１−２−１］半導体記憶装置１の読み出し動作
まず、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、複数のプレーンに対するpage-by-page readingを同時に実行する。また半導体記憶装置１は、このようなマルチプレーンリードにおいて、複数のプレーンで異なるレベルのページデータを読み出すことが可能である。

以下に、図９を用いて半導体記憶装置１における読み出し動作の一例について説明する。図９には、ＴＬＣ方式においてプレーン＜０＞及び＜１＞からそれぞれ異なるデータレベルのページを読み出す場合の組み合わせと、それと対応して半導体記憶装置１が実行する読み出し動作の種類が示されている。

図９に示すように半導体記憶装置１は、読み出すページの組み合わせに基づいて、第１〜第３読み出し動作を実行する。第１読み出し動作は、プレーン＜０＞及び＜１＞のうちの一方のプレーンで下位ページ読み出し、他方のプレーンで中位ページ読み出しが必要な場合（ケース１及びケース２）に実行される。第２読み出し動作は、プレーン＜０＞及び＜１＞のうちの一方のプレーンで下位ページ読み出し、他方のプレーンで上位ページ読み出しが必要な場合（ケース３及びケース４）に実行される。第３読み出し動作は、プレーン＜０＞及び＜１＞のうちの一方のプレーンで中位ページ読み出し、他方のプレーンで上位ページ読み出しが必要な場合（ケース５及びケース６）に実行される。

これら第１〜第３読み出し動作に対応する波形の一例は、それぞれ図１０〜図１２に示すものとなる。図１０〜図１２には、各読み出し動作時においてプレーン＜０＞及び＜１＞にそれぞれ対応する選択ワード線ＷＬsel＜０＞及び＜１＞に印加される電圧と、制御信号ＳＴＢの波形が示されている。また、選択ワード線ＷＬsel＜０＞及び＜１＞は、異なるデータレベルのページが指定され、且つ異なるワード線ＷＬが指定される場合がある。

まず始めに、図１０を用いて第１読み出し動作の詳細について説明する。図１０に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＡＲ、ＢＲ、ＤＲ、ＥＲ、及びＦＲを順に印加する。本例ではこの読み出し電圧のうち、電圧ＡＲ及びＥＲが下位ページ読み出しに対応し、電圧ＢＲ、ＤＲ、及びＦＲが中位ページ読み出しに対応している。

またシーケンサ１６は、選択ワード線ＷＬselに各読み出し電圧が印加されている間に、それぞれ制御信号ＳＴＢをアサートする。すると各センスアンプユニットＳＡＵは、信号ＳＴＢがアサートされたタイミングで対応するビット線ＢＬに読み出されたデータを判定し、このデータをラッチ回路ＳＤＬに保持する。

このように各読み出し電圧によって読み出され、ラッチ回路ＳＤＬに保持された読み出しデータは、所望のデータを得るための演算に必要な場合に他のラッチ回路に転送される。例えば、下位ページを読み出すプレーンに対応するセンスアンプユニットＳＡＵは、電圧ＡＲによる読み出しデータを下位ページの演算に使用するため、ラッチ回路ＳＤＬに保持されたデータを例えばラッチ回路ＡＤＬに転送する。

一方で、中位ページを読み出すプレーンのように電圧ＡＲによる読み出しデータを演算に使用しない場合、そのプレーンに対応するセンスアンプユニットＳＡＵは、ラッチ回路ＳＤＬに保持されたデータを他のラッチ回路に転送しても良いし、しなくても良い。このように必要の無い読み出しデータを保持するラッチ回路は、続く動作によってデータを上書きして使用される。これによりセンスアンプユニットＳＡＵは、各ページの演算に必要なラッチ回路の個数を確保する。

また、本例において下位ページ読み出しは、下位ページのデータが電圧ＡＲ及びＥＲにより読み出されたデータから算出されるため、電圧ＥＲによりデータが読み出された後の演算を終えたタイミングで終了する。中位ページ読み出しは、中位ページのデータが電圧ＢＲ、ＤＲ、及びＥＲにより読み出されたデータから算出されるため、電圧ＦＲによりデータが読み出された後の演算を終えたタイミングで終了する。

以上が第１読み出し動作に対応する説明であり、これに対して第２及び第３読み出し動作は、選択ワード線ＷＬselに印加する電圧が異なる。以下に、第２及び第３読み出し動作の詳細について、第１読み出し動作と異なる点について説明する。

第２読み出し動作では、図１１に示すように選択ワード線ＷＬsel＜０、１＞に読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加され、それぞれの電圧が印加されている間に制御信号ＳＴＢがアサートされる。本例ではこの読み出し電圧のうち、電圧ＡＲ及びＥＲが下位ページ読み出しに対応し、電圧ＣＲ及びＧＲが上位ページ読み出しに対応している。また、本例において下位ページ読み出しは電圧ＥＲによりデータが読み出された後の演算を終えたタイミングで終了し、上位ページ読み出しは、上位ページデータが電圧ＣＲ及びＧＲにより読み出されたデータから算出されるため、電圧ＧＲによりデータが読み出された後の演算を終えたタイミングで終了する。

第３読み出し動作では、図１２に示すように選択ワード線ＷＬselに読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＦＲ、及びＧＲが順に印加され、それぞれの電圧が印加されている間に制御信号ＳＴＢがアサートされる。また、本例において中位ページ読み出しは電圧ＦＲによる読み出し動作を行ったタイミングで終了し、上位ページ読み出しは電圧ＧＲによる読み出し動作を行ったタイミングで終了する。

以上のように本実施形態に係る半導体記憶装置１の読み出し動作では、プレーン毎に異なるデータレベルのページを読み出す場合に、両プレーンのページデータを演算するのに必要な読み出し電圧を、両プレーンの選択ワード線ＷＬsel＜０、１＞に印加する。そして、各読み出し電圧を用いて読み出されたデータから各プレーンで演算に必要なデータをそれぞれ抽出することにより、所望のレベルのページデータが算出される。このように本実施形態に係る半導体記憶装置は、１回の読み出し動作でプレーン毎に異なるデータレベルの１ページデータを読み出すことが出来る。

尚、半導体記憶装置１は、一方のプレーンが下位ページ読み出し、他方のプレーンが中位ページ読み出しを必要とする場合に、図１３に示すような順番で電圧を印加しても良い。具体的には、選択ワード線ＷＬselに対して、読み出し電圧ＦＲ、ＥＲ、ＤＲ、ＢＲ、及びＡＲを順に印加してもよい。この場合においても、各読み出し電圧が印加されている間にシーケンサ１６が制御信号ＳＴＢをアサートすることにより、データを読み出すことが出来る。尚、本例においては、中位ページ読み出しが下位ページ読み出しよりも先に終了する。また、図１３に示す動作は、第１読み出し動作において読み出し電圧を印加する順番を逆にしたものと同様であり、第２及び第３読み出し動作においても同様に、逆の順番で読み出し電圧を印加する場合が考えられる。

また、図１０〜図１３に示す各レベルのページデータの読み出しが終わるタイミングは、各読み出し電圧から次に印加する電圧に切り替わるタイミングとなっているが、これに限定されない。例えば、必要なデータが揃ってから実行される各ページデータの演算時間によっては、図１０〜図１３に示すタイミングからずれる場合がある。

また、以上の説明において、各ページデータの読み出しが終了する順番が、下位ページ、中位ページ、及び上位ページの順である場合を例に説明したが、これに限定されない。例えば、複数ビットのデータを保持させる場合のデータの割り付けを変えた場合、各ページの読み出しが終了する順番が変わる場合がある。

［１−２−２］メモリシステム３の読み出し動作
次に、メモリシステム３の読み出し動作について説明する。本実施形態に係るメモリシステム３の読み出し動作においてコントローラ２は、複数のプレーンを備える半導体記憶装置１に対して、プレーン毎に異なるデータレベルの読み出しを含むマルチプレーンリードを指示する。そして半導体記憶装置１は、各プレーンから読み出すデータレベルに基づいたマルチプレーンリードを実行し、読み出したデータをコントローラ２の指示に応答してプレーン毎に出力する。

以下に、図１４を用いてメモリシステム３の読み出し動作の一例について説明する。図１４には、メモリシステム３の読み出し動作の一例がフローチャートで示されている。

図１４に示すようにまずコントローラ２は、読み出しコマンド（コマンドＣＭＤ及びアドレス情報ＡＤＤ）を発行して半導体記憶装置１に送信する（ステップＳ１０）。この読み出しコマンドは、プレーン＜０、１＞に対して互いに異なるレベルのpage-by-page readingを指示するものである。そして、コントローラ２から読み出しコマンドを受信した半導体記憶装置１は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにして、プレーン＜０、１＞で指定されたページに基づく読み出し動作を開始する（ステップＳ１１）。このステップＳ１１における読み出し動作は、［１−２−１］で説明した半導体記憶装置１の読み出し動作に対応している。

次に半導体記憶装置１は、プレーン＜０、１＞のうちいずれか一方のプレーンにおける読み出しデータが確定したことを検知すると（ステップＳ１２）、レディ／ビジー信号を“Ｌ”レベルから“Ｈ”レベルにする。すると、半導体記憶装置１がレディ状態になったことを検知したコントローラ２は、読み出しデータが確定した一方のプレーンに対応するデータ出力コマンドを発行して（ステップＳ１３）、半導体記憶装置１に送信する。

そして、コントローラ２からデータ出力コマンドを受信した半導体記憶装置１は、一方のプレーンの読み出しデータＤＡＴをコントローラ２に出力する（ステップＳ１４）。このデータＤＡＴの出力中に他方のプレーンの読み出しデータが確定した場合（ステップＳ１５）、半導体記憶装置１はレディ／ビジー信号を“Ｈ”レベルに維持する。

コントローラ２は、ステップＳ１４における一方のプレーンのデータ出力が終了した際に、半導体記憶装置１がレディ状態を維持していることを確認すると、他方のプレーンに対応するデータ出力コマンドを発行して（ステップＳ１６）、半導体記憶装置１に送信する。そして、コントローラ２からデータ出力コマンドを受信した半導体記憶装置１は、他方のプレーンの読み出しデータＤＡＴをコントローラ２に出力する（ステップＳ１７）。

以上で説明したメモリシステム３の読み出し動作におけるコマンドシーケンスは、例えば図１５に示すものとなる。図１５に示す一例は、半導体記憶装置１に対してプレーン＜０＞に対する下位ページ読み出しと、プレーン＜１＞に対する中位ページ読み出しとを同時に実行するマルチプレーンリードを指示する場合のコマンドシーケンスであり、本例において半導体記憶装置１は第１読み出し動作を実行する。

以下に、図１５を用いてメモリシステム３のコマンドシーケンスについて説明する。尚、以下の説明においてコマンド及びアドレス情報を半導体記憶装置１の入出力回路１３が受信すると、入出力回路１３は、受信したコマンド及びアドレス情報をそれぞれコマンドレジスタ１４Ｃ及びアドレスレジスタ１４Ｂに転送するものとする。

図１５に示すように、まずコントローラ２はプレーン＜０＞及びプレーン＜１＞に対応する読み出しコマンドをそれぞれ発行する。

具体的には、まずコントローラ２はコマンド“０１ｈ”及び読み出しコマンド“００ｈ”を続けて発行して、それぞれ半導体記憶装置１に送信する。コマンド“０１ｈ”は、半導体記憶装置１に下位ページ読み出しを命令するコマンドである。コマンド“００ｈ”は、読み出しの為のアドレス入力受付コマンドに相当し、半導体記憶装置１にデータの読み出し動作を命令するコマンドである。

次にコントローラ２は、アドレス情報ＡＤＤ１を発行して半導体記憶装置１に送信する。このアドレス情報ＡＤＤ１は、プレーン＜０＞を指定する情報と、下位ページに対応するページアドレスＰＡを指定する情報とを含んでいる。続けてコントローラ２は、コマンド“３２ｈ”を発行して半導体記憶装置１に送信する。コマンド“３２ｈ”は、マルチプレーン動作を命令するコマンドであり、これまで送信されたコマンド及びアドレス情報が１つのプレーンに対応するものであることを示している。

コマンドレジスタ１４Ｃにコマンド“３２ｈ”が格納されるとシーケンサ１６は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにして、続けてレディ／ビジー信号を“Ｌ”レベルから“Ｈ”レベルにする。この動作は、半導体記憶装置１がコントローラ２に対して続けて読み出しコマンドを受信可能であること示すものである。

コントローラ２は、レディ／ビジー信号が“Ｌ”レベルから“Ｈ”レベルになったことを検知すると、コマンド“０２ｈ”及びリードコマンド“００ｈ”を続けて発行して、それぞれ半導体記憶装置１に送信する。コマンド“０２ｈ”は、半導体記憶装置１に中位ページ読み出しを命令するコマンドである。

次にコントローラ２は、アドレス情報ＡＤＤを発行して半導体記憶装置１に送信する。このアドレス情報ＡＤＤ２は、プレーン＜１＞を指定する情報と、中位ページに対応するページアドレスＰＡを指定する情報とを含んでいる。続けてコントローラ２は、コマンド“３０ｈ”を発行して半導体記憶装置１に送信する。コマンド“３０ｈ”は、受信した各プレーンに対応するコマンド及びアドレス情報に基づいて半導体記憶装置１に読み出し動作の開始を指示するコマンドである。本例では、プレーン＜０＞に関する指示とコマンド“３２ｈ”とを含むコマンドセットと、プレーン＜１＞に関する指示とコマンド“３０ｈ”とを含むコマンドセットとに基づいたマルチプレーンリードが実行される。

コマンドレジスタ１４Ｃにコマンド“３０ｈ”が格納されるとシーケンサ１６は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルに変化させ、第１読み出し動作を開始する。図示するｔＲは、この第１読み出し動作において下位ページのデータが確定するまでの時間に対応している。

シーケンサ１６は、プレーン＜０＞における下位ページ読み出しのデータが確定すると、レディ／ビジー信号を“Ｈ”にする。するとコントローラ２は、半導体記憶装置１がレディ状態になったことに応答して、プレーン＜０＞に対応するデータ転送コマンドを発行する。

具体的には、まずコントローラ２はデータ出力コマンド“０５ｈ”を発行し、半導体記憶装置１に送信する。コマンド“０５ｈ”は、半導体記憶装置１が各プレーンのキャッシュ（例えば、各センスアンプユニットＳＡＵのラッチ回路ＸＤＬ）に保持されているデータを、コントローラ２に出力するように指示するコマンドである。次にコントローラ２は、アドレス情報ＡＤＤ１を発行して半導体記憶装置１に送信する。このアドレス情報ＡＤＤ１は、プレーン＜０＞を指定する情報を含んでいる。続けてコントローラ２は、コマンド“Ｅ０ｈ”を発行して半導体記憶装置１に送信する。コマンド“Ｅ０ｈ”は、直前に送信されたアドレス情報に基づいて、半導体記憶装置１にコントローラ２へのデータの出力を開始させるためのコマンドである。

コマンドレジスタ１４Ｃにコマンド“Ｅ０ｈ”が格納されるとシーケンサ１６は、プレーン＜０＞に対応するセンスアンプモジュール１１Ａに保持された下位ページの読み出しデータＤoutを、入出力回路１３を介してコントローラ２に出力する。そしてコントローラ２は、プレーン＜０＞の読み出しデータＤoutを全て受信した際に半導体記憶装置１がレディ状態を維持していることを検知すると、続けてコマンド“０５ｈ”、アドレス情報ＡＤＤ２、及びコマンド“Ｅ０ｈ”を順に発行して、半導体記憶装置１に送信する。このアドレス情報ＡＤＤ２は、プレーン＜１＞を指定する情報を含んでいる。

コマンドレジスタ１４Ｃにコマンド“Ｅ０ｈ”が格納されるとシーケンサ１６は、プレーン＜１＞に対応するセンスアンプモジュール１１Ｂに保持された中位ページの読み出しデータＤoutを、入出力回路１３を介してコントローラ２に出力する。

このように本例においてコントローラ２は、プレーン＜０＞における下位ページ読み出しがプレーン＜１＞における中位ページ読み出しよりも先に終了するため、プレーン＜０＞に対するデータ出力コマンドをプレーン＜１＞よりも先に発行する。

また、本実施形態に係るメモリシステム３の読み出し動作では、コントローラ２が図１６に示すように読み出しコマンドを発行した場合、データの出力が指示されるプレーンの順番が、各プレーンに対応する読み出しコマンドが発行された順番と異なることがある。図１６に示す一例は、半導体記憶装置１に対してプレーン＜０＞に対する上位ページ読み出しと、プレーン＜１＞に対する下位ページ読み出しとを同時に実行するマルチプレーンリードを指示する場合のコマンドシーケンスであり、本例において半導体記憶装置１は第３読み出し動作を実行する。

図１６に示す読み出しコマンドのコマンドシーケンスは、図１５で説明したコマンドシーケンスにおいてプレーン＜０＞に対応する読み出しコマンドにおいてコマンド“０１ｈ”をコマンド“０３ｈ”に、続くプレーン＜１＞に対応する読み出しコマンドにおいてコマンド“０２ｈ”をコマンド“０１ｈ”に置き換えたものと同様である。コマンド“０３ｈ”は、半導体記憶装置１に上位ページ読み出しを命令するコマンドである。

本例では、上位ページの読み出しを行うプレーン＜０＞よりも、下位ページの読み出しを行うプレーン＜１＞の方が先に読み出しデータが確定する。つまり、プレーン＜１＞の方が先に読み出しデータを出力可能な状態になる。この場合コントローラ２は、プレーン＜１＞に対するデータ出力コマンドをプレーン＜０＞よりも先に発行する。具体的には、先に発行されるデータ出力コマンドに対応するアドレス情報ＡＤＤ２が、プレーン＜１＞を指定するものとなり、後に発行されるデータ出力コマンドに対応するアドレス情報ＡＤＤ１が、プレーン＜０＞を指定するものとなる。

以上のように本実施形態に係るメモリシステム３は、複数のプレーンで異なるレベルのページを読み出すマルチプレーンリードを実行可能であり、コントローラ２は半導体記憶装置１に対して、先に読み出しデータが確定したプレーンから順に読み出しデータを出力させることが出来る。

尚、本実施形態に係るメモリシステム３の読み出し動作において、一方のプレーンのデータ出力が終了した際に、他方のプレーンの読み出しデータが確定していない場合がある。この場合における読み出し動作のフローチャートは、例えば図１７に示すものとなる。
図１７に示すステップＳ１０〜Ｓ１４までの動作は、図１４を用いて説明した動作と同様である。以下に、本例の動作について図１４と異なる点を説明する。

ステップＳ１４における動作が終了した際に、他方のプレーンの読み出し動作が完了していない場合（ステップＳ２０）、半導体記憶装置１はレディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにする。つまり、先にデータが確定した一方のプレーンの読み出しデータの出力が終わったタイミングで、他方のプレーンの読み出しデータが確定していない場合に、半導体記憶装置１はコントローラ２に対してビジー状態である事を通知する。このときコントローラ２は、一方のプレーンの読み出しデータを受け取り終えたタイミングで半導体記憶装置１がビジー状態に変わったことを検知すると、次のデータ出力コマンドを発行せずに半導体記憶装置１がレディ状態になるまで待機する。

そして半導体記憶装置１は、他方のプレーンの読み出しデータが確定すると（ステップＳ２１）、レディ／ビジー信号を“Ｌ”レベルから“Ｈ”レベルにする。するとコントローラ２は、半導体記憶装置１がレディ状態になったことに応答して、他方のプレーンに対応するデータ出力コマンドを発行して（ステップＳ２２）、半導体記憶装置１に送信する。そして、コントローラ２からデータ出力コマンドを受信した半導体記憶装置１は、他方のプレーンの読み出しデータＤＡＴをコントローラ２に出力する（ステップＳ２３）。

この場合における読み出し動作のコマンドシーケンスは、例えば図１８に示すものとなる。図１８に示すコマンドシーケンスは、図１５で説明したコマンドシーケンスに対して、プレーン毎のデータ出力コマンドを発行する間に半導体記憶装置１がビジー状態となる期間が存在する点が異なっている。

具体的には、コントローラ２がプレーン＜０＞に対応するデータ出力コマンドを発行して半導体記憶装置１に送信し、半導体記憶装置１はこのコマンドに応答してプレーン＜０＞の読み出しデータをコントローラ２に出力する。そして半導体記憶装置１のシーケンサ１６は、コントローラ２にプレーン＜０＞の読み出しデータを出力し終えた際にプレーン＜１＞の読み出しデータが確定していないことを検知し、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにする。つまりシーケンサ１６は、プレーン＜０＞のデータ出力に続いて、直ぐにプレーン＜１＞のデータ出力をすることが出来ない状態であることを検知すると、半導体記憶装置１をビジー状態とする。

そしてシーケンサ１６は、プレーン＜１＞の読み出しデータが確定するとレディ／ビジー信号を“Ｌ”レベルから“Ｈ”レベルにして、プレーン＜１＞の読み出しデータをコントローラ２に出力可能となったことを通知する。以降の動作は、図１５で説明したコマンドシーケンスと同様である。

［１−３］第１実施形態の効果
第１実施形態に係るメモリシステム３によれば、動作を高速化することが出来る。以下に、本効果の詳細について説明する。

各々が複数ビットのデータを記憶することが可能なメモリセルアレイを含み、且つ独立して動作することが可能な複数のプレーンを備える半導体記憶装置が知られている。このような半導体記憶装置の構成の一例としては、ワード線に電圧を供給するＣＧドライバを複数のプレーン間で共有することが考えられる。この場合、例えば半導体記憶装置の読み出し動作時において各プレーンに対応する選択ワード線及び非選択ワード線には、各々が共有するＣＧドライバによってそれぞれ同じ電圧が供給される。

また、複数のプレーンを備える半導体記憶装置は、複数のプレーンから同時にデータを読み出すマルチプレーンリードという読み出し動作を実行することが出来る。例えば半導体記憶装置が２つのプレーンを備える場合、コントローラは２つのプレーンに対応する読み出しコマンドをそれぞれ発行して、続けて半導体記憶装置に送信する。すると半導体記憶装置は、コントローラから受信したコマンドに基づいて２つのプレーンを制御して、マルチプレーンリードを開始する。これにより読み出されたデータは、コントローラが発行するコマンドに基づいてプレーン毎に出力される。

さらに本実施形態に係るメモリシステム３では、複数のプレーンに対して異なるレベルのページを読み出すマルチプレーンリードを実行することが出来る。具体的には、例えばプレーン＜０＞及びプレーン＜１＞を備える半導体記憶装置１に対して、コントローラ２が各プレーンに異なるレベルの読み出しを指示するコマンドと対応するページアドレスを出力する。すると、コントローラ２からコマンド及びページアドレスを受信した半導体記憶装置１は、プレーン＜０＞及びプレーン＜１＞から読み出すデータレベルの組み合わせに基づいて、選択ワード線ＷＬselに対して種々の読み出し電圧を印加する。

より具体的には、プレーン＜０＞及びプレーン＜１＞にそれぞれ対応する選択ワード線ＷＬsel＜０、１＞に対して、プレーン＜０＞で所望のレベルのデータを算出するのに必要な読み出し電圧と、プレーン＜１＞から所望のレベルのデータを算出するのに必要な読み出し電圧とを印加する。そして各プレーンに対応するセンスアンプモジュール１１が、各読み出し電圧により読み出されたデータのうち必要な読み出しデータのみを抽出して演算することにより、所望のレベルのページデータを得る。

例えば、プレーン＜０＞から下位ページのデータを読み出し、プレーン＜１＞から中位ページのデータを読み出す場合、読み出し電圧として、下位ページ読み出しに対応する読み出し電圧ＡＲ及びＥＲと、中位ページ読み出しに対応する読み出し電圧ＢＲ、ＤＲ、及びＦＲとを、電圧値の低い方又は高い方から順に印加してそれぞれデータを読み出す。そしてセンスアンプモジュール１１Ａが電圧ＡＲ及びＥＲの読み出しデータを用いて下位ページのデータを算出し、センスアンプモジュール１１Ｂが電圧ＢＲ、ＤＲ、及びＦＲの読み出しデータを用いて中位ページのデータを算出する。つまり、下位ビットに関連付けられた第１ページがメモリセルアレイ１０Ａからページ単位で読み出され、この第１ページの読み出しに平行して、中位ビットに関連付けられた第２ページがメモリセルアレイ１０Ｂからページ単位で読み出される。

以上のように本実施形態に係るメモリシステム３は、複数のプレーンに対して異なるレベルのページを読み出すマルチプレーンリードを実行することが出来る。また、本実施形態に係るメモリシステム３は、マルチプレーンリードにおいて複数のプレーンで同じデータレベルのページアドレスを入力するという制限を無くすことが出来るため、コントローラ２の制御を簡便にすることができる。これにより本実施形態に係るメモリシステム３は、マルチプレーン動作時のパフォーマンスを向上することが出来、読み出し速度を高速化することが出来る。

また本実施形態に係る半導体記憶装置１は、マルチプレーンリードにおいて複数のプレーンから異なるデータレベルの読み出しを指示した場合に、読み出すデータのレベルに応じて、プレーン毎に読み出しデータが確定するタイミングが異なる。

そこで本実施形態に係るメモリシステム３は、複数のプレーンから異なるデータレベルを読み出すマルチプレーンリードにおいて、先に読み出しデータが確定したプレーンから順番にデータを出力させる。

具体的には、例えば図１０に示すようなプレーン＜０＞に対する下位ページ読み出しとプレーン＜１＞に対する中位ページ読み出しとを実行するマルチプレーンリードでは、中位ページよりも先に下位ページの読み出しが終了する。

この場合、プレーン＜０＞の読み出しデータが確定した際に、シーケンサ１６がこれを検知して半導体記憶装置１をレディ状態にする。そしてコントローラ２は、半導体記憶装置１がレディ状態になったことを検知すると、先に読み出しデータが確定するプレーン＜０＞に対するデータ出力コマンドを発行する。すると、このコマンドを受信した半導体記憶装置１は、プレーン＜１＞の中位ページ読み出しを継続する一方で、プレーン＜０＞で読み出された下位ページデータをコントローラ２に出力する。

このように本実施形態に係るメモリシステム３では、半導体記憶装置１がマルチプレーンリードを実行している間でも、読み出しデータが確定したプレーンからデータを出力させることができる。これにより本実施形態に係るメモリシステム３は、半導体記憶装置１が読み出しデータの出力を開始するタイミングを早めることが出来るため、読み出し速度を高速化することが出来る。

尚、コントローラ２がデータ転送を指示するプレーンの順番は、当該読み出し動作を指示したコマンドに基づいて決定される。例えば、マルチプレーンリードにおいて図１６に示すようにプレーン＜０＞に対して上位ページ読み出し、プレーン＜１＞に対して下位ページ読み出しを実行する場合、コントローラ２はプレーン＜１＞の方がプレーン＜０＞より先に読み出しデータが確定することを予め知ることが出来るため、コントローラ２はプレーン＜１＞に対して先にデータの出力を指示する。

［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第２実施形態は、上記第１実施形態で説明した半導体記憶装置１の読み出し動作に対して、シーケンサ１６がプレーン毎に制御信号ＳＴＢを制御することにより、不要なデータの読み出しを省略するものである。以下に、第１及び第２実施形態と異なる点を説明する。

［２−１］半導体記憶装置１の構成
まず、図１９を用いて半導体記憶装置１の構成について説明する。図１９は本実施形態に係る半導体記憶装置１のブロック図であり、第１実施形態で説明した図２に対して、シーケンサ１６がプレーン毎に異なる制御信号ＳＴＢを生成する点が異なっている。

具体的には、図１９に示すようにシーケンサ１６は、センスアンプモジュール１１Ａに対して制御信号ＳＴＢ＜０＞を生成し、センスアンプモジュール１１Ｂに対して制御信号ＳＴＢ＜１＞を生成する。つまり本実施形態においてシーケンサ１６は、読み出し動作で使用される制御信号ＳＴＢを、プレーン毎に異なるタイミングでアサートしたり、アサートする時間を変えたりすることが出来る。その他の構成は第１実施形態で説明した図２と同様のため、説明を省略する。

［２−２］半導体記憶装置１の読み出し動作
次に、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、シーケンサ１６がプレーン毎に制御信号ＳＴＢを制御することにより、所望のページデータの演算に必要なデータのみを読み出す。

具体的には、本実施形態において第１読み出し動作、第２読み出し動作、及び第３読み出し動作は、それぞれ図２０〜図２２に示すような動作となる。以下に、図２０〜図２２を用いて各読み出し動作の詳細についてそれぞれ説明する。

第１読み出し動作に対応する図２０には、プレーン＜０＞から下位ページのデータ、プレーン＜１＞から中位ページのデータを読み出す場合の一例を示している。図２０に示す選択ワード線ＷＬselの波形は、第１実施形態で説明した図１０と同様である。

図２０に示すようにシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して下位ページ読み出しに対応する読み出し電圧ＡＲ及びＥＲが印加されている間に、それぞれ制御信号ＳＴＢ＜０＞をアサートする。またシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して中位ページ読み出しに対応する読み出し電圧ＢＲ、ＤＲ、及びＦＲが印加されている間に、それぞれ制御信号ＳＴＢ＜１＞をアサートする。

第２読み出し動作に対応する図２１には、プレーン＜０＞から下位ページのデータ、プレーン＜１＞から上位ページのデータを読み出す場合の一例を示している。図２１に示す選択ワード線ＷＬselの波形は、第１実施形態で説明した図１１と同様である。

図２１に示すようにシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して下位ページ読み出しに対応する読み出し電圧ＡＲ及びＥＲが印加されている間に、それぞれ制御信号ＳＴＢ＜０＞をアサートする。またシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して上位ページ読み出しに対応する読み出し電圧ＣＲ及びＧＲが印加されている間に、それぞれ制御信号ＳＴＢ＜１＞をアサートする。

第３読み出し動作に対応する図２２には、プレーン＜０＞から中位ページのデータ、プレーン＜１＞から上位ページのデータを読み出す場合の一例を示している。図２２に示す選択ワード線ＷＬselの波形は、第１実施形態で説明した図１２と同様である。

図２２に示すようにシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して中位ページ読み出しに対応する読み出し電圧ＢＲ、ＤＲ、及びＦＲが印加されている間に、それぞれ制御信号ＳＴＢ＜０＞をアサートする。またシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して上位ページ読み出しに対応する読み出し電圧ＣＲ及びＧＲが印加されている間に、それぞれ制御信号ＳＴＢ＜１＞をアサートする。

以上のように本実施形態に係る半導体記憶装置１は、選択ワード線ＷＬselに対してプレーン毎に、指定されたデータレベルのページに対応する読み出し電圧が印加されている間に、シーケンサ１６が制御信号ＳＴＢをアサートする。つまり本実施形態においてセンスアンプモジュール１１Ａ及び１１Ｂのセンスアンプ部ＳＡはそれぞれ、プレーン＜０＞及びプレーン＜１＞で指定されたデータレベルの演算に必要なデータのみをセンスする。

尚、上記説明において、各プレーンに対して演算するのに必要なデータのみを読み出す場合を例に説明したが、これに限定されない。例えば、第１実施形態と同じように、所望のデータを得るための演算に必要のないデータを読み出して、そのデータを使用しないように動作させても良い。

［２−３］第２実施形態の効果
本実施形態に係るメモリシステム３によれば、第１実施形態と同様の効果を得ることが出来る。以下に、本効果の詳細について説明する。

本実施形態に係るメモリシステム３における半導体記憶装置１は、センスアンプモジュール１１に各ビット線ＢＬに読み出されたデータをセンスするタイミングを指示する制御信号ＳＴＢを、プレーン毎に制御する。

これにより本実施形態に係る半導体記憶装置１は、マルチプレーンリードにおいて各ページデータの演算に使用するデータを選択的にセンスアンプモジュール１１に取り込むことが可能となる。

例えば、プレーン＜０＞及びプレーン＜１＞からそれぞれ下位ページ及び上位ページのデータをマルチプレーンリードで読み出す場合、選択ワード線ＷＬselに下位ページ読み出しに対応する電圧が印加されている間にシーケンサ１６は、プレーン＜０＞に対応する制御信号ＳＴＢ＜０＞をアサートし、プレーン＜１＞に対応する制御信号ＳＴＢ＜１＞をアサートしない。同様に、選択ワード線ＷＬselに上位ページ読み出しに対応する電圧が印加されている間にシーケンサ１６は、プレーン＜１＞に対応する制御信号ＳＴＢ＜１＞をアサートし、プレーン＜０＞に対応する制御信号ＳＴＢ＜１＞をアサートしない。

このように本実施形態に係る半導体記憶装置１は、所望のデータレベルの演算に使用されない不要なデータを読み出すことなく、データレベルの異なるページに対するマルチプレーンリードを実行する事が出来る。

以上のように本実施形態に係るメモリシステム３は、第１実施形態と同様に、複数のプレーンに対して異なるレベルのページを読み出すマルチプレーンリードを実行することが出来、また第１実施形態よりもコントローラ２の制御を簡便にすることが出来る。これにより本実施形態に係るメモリシステム３は、第１実施形態と同様にマルチプレーン動作時のパフォーマンスを向上することが出来、読み出し速度を高速化することが出来る。

［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第３実施形態は、上記第１実施形態で説明した半導体記憶装置１の読み出し動作に対して、プレーン毎にソース線の電圧を制御することにより、プレーン毎に異なる閾値レベルの判定を並列に実行するものである。以下に、第１実施形態と異なる点を説明する。

［３−１］半導体記憶装置１の構成
まず、図２３を用いて半導体記憶装置１の構成について説明する。図２３は本実施形態に係る電圧生成回路１７のブロック図であり、第１実施形態で説明した図７に対して、ＳＬドライバ５１がプレーン毎に設けられている点が異なっている。

具体的には、図２３に示すように電圧生成回路１７は、ＳＬドライバ５１Ａ及び５１Ｂを含んでいる。ＳＬドライバ５１Ａは、メモリセルアレイ１０Ａに設けられたソース線ＳＬに電圧を供給し、ＳＬドライバ５１Ｂは、メモリセルアレイ１０Ｂに設けられたソース線ＳＬに電圧を供給する。つまり、ＳＬドライバ５１Ａはプレーン＜０＞に対応して設けられ、ＳＬドライバ５１Ｂはプレーン＜１＞に対応して設けられている。

これにより本実施形態において電圧生成回路１７は、各種動作においてプレーン毎のソース線ＳＬに異なる電圧を印加することが可能となる。その他の構成は第１実施形態と同様のため、説明を省略する。

［３−２］半導体記憶装置１の読み出し動作
次に、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、第１実施形態と同様に、複数プレーン間でＣＧドライバ５０を共有した構成で、プレーン毎に異なるデータレベルを読み出すマルチプレーンリードを実行する。さらに本実施形態に係る半導体記憶装置１では、複数のＳＬドライバ５１を用いてプレーン毎のソース線ＳＬに異なる電圧を印加することにより、各プレーンの選択ワード線ＷＬselに印加する１種類の読み出し電圧でプレーン毎に異なる閾値レベルの判定を実施する。

具体的には、本実施形態における第１読み出し動作、第２読み出し動作、及び第３読み出し動作は、それぞれ図２４〜図２６に示すような動作となる。以下に、図２４〜図２６を用いて第１〜第３読み出し動作の詳細についてそれぞれ説明する。

第１読み出し動作に対応する図２４には、プレーン＜０＞から下位ページのデータ、プレーン＜１＞から中位ページのデータを読み出す場合の一例が示されている。

図２４に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＢＲ、ＥＲ、及びＦＲを順に印加する。

ＳＬドライバ５１Ａはソース線＜０＞に対して、選択ワード線ＷＬsel＜０、１＞に電圧ＢＲが印加されている間に電圧ＡＲ’を印加して、選択ワード線ＷＬsel＜０、１＞に電圧ＥＲ及びＦＲが印加されている間に電圧Ｖssを印加する。この電圧ＡＲ’は、電圧ＢＲとの差分が電圧ＡＲとなるように設定され、これによりプレーン＜０＞で選択されたメモリセルのゲート−チャネル間の電位差が電圧ＡＲとなる。

ＳＬドライバ５１Ｂはソース線＜１＞に対して、選択ワード線ＷＬsel＜０、１＞に電圧ＥＲが印加されている間に電圧ＤＲ’を印加して、選択ワード線ＷＬsel＜０、１＞に電圧ＢＲ及びＦＲが印加されている間に電圧Ｖssを印加する。この電圧ＤＲ’は、電圧ＥＲとの差分が電圧ＤＲとなるように設定され、これによりプレーン＜１＞で選択されたメモリセルのゲート−チャネル間の電位差が電圧ＤＲとなる。

シーケンサ１６は、まず選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＢＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＡＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＢＲによって閾値電圧が判定される。

次にシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＥＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＥＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＤＲによって閾値電圧が判定される。ここで電圧ＡＲ及びＥＲによる閾値電圧の判定結果から下位ページの演算が実行され、下位ページ読み出しが終了する。

次にシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＦＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＦＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＦＲによって閾値電圧が判定される。ここで電圧ＢＲ、ＤＲ、及びＦＲによる閾値電圧の判定結果から中位ページの演算が実行され、中位ページ読み出しが終了する。尚、このときプレーン＜０＞において読み出されたデータは、演算に使用されないものである。

このように本実施形態における第１読み出し動作では、選択ワード線ＷＬselに印加する３種類の読み出し電圧で、下位ページ及び中位ページのデータを得ることが出来る。

第２読み出し動作に対応する図２５には、プレーン＜０＞から下位ページのデータ、プレーン＜１＞から上位ページのデータを読み出す場合の一例が示されている。

図２５に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＣＲ及びＧＲを順に印加する。

ＳＬドライバ５１Ａはソース線＜０＞に対して、選択ワード線ＷＬsel＜０、１＞に電圧ＣＲが印加されている間に電圧ＡＲ’を印加して、選択ワード線ＷＬsel＜０、１＞に電圧ＧＲが印加されている間に電圧ＥＲ’を印加する。この電圧ＡＲ’は、電圧ＣＲとの差分が電圧ＡＲとなるように設定され、これによりプレーン＜０＞で選択されたメモリセルのゲート−チャネル間の電位差が電圧ＡＲとなる。また電圧ＥＲ’は、電圧ＧＲとの差分が電圧ＥＲとなるように設定され、これによりプレーン＜０＞で選択されたメモリセルのゲート−チャネル間の電位差が電圧ＥＲとなる。

ＳＬドライバ５１Ｂはソース線＜１＞に対して、選択ワード線ＷＬsel＜０、１＞に電圧ＣＲ及びＧＲが印加されている間に電圧Ｖss印加する。

シーケンサ１６は、まず選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＣＲ及びＧＲが印加されている間に、それぞれ制御信号ＳＴＢをアサートする。

次にシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＢＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＡＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＣＲによって閾値電圧が判定される。

次にシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＥＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＥＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＧＲによって閾値電圧が判定される。ここで電圧ＡＲ及びＥＲによる閾値電圧の判定結果から下位ページの演算が実行されて下位ページ読み出しが終了し、電圧ＣＲ及びＧＲによる閾値電圧の判定結果から上位ページの演算が実行されて上位ページ読み出しが終了する。

このように本実施形態における第２読み出し動作では、選択ワード線ＷＬselに印加する２種類の読み出し電圧で、下位ページ及び上位ページのデータを得ることが出来る。

第３読み出し動作に対応する図２６には、プレーン＜０＞から中位ページのデータ、プレーン＜１＞から上位ページのデータを読み出す場合の一例が示されている。

図２６に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＣＲ、ＤＲ、及びＧＲを順に印加する。

ＳＬドライバ５１Ａはソース線＜０＞に対して、選択ワード線ＷＬsel＜０、１＞に電圧ＣＲが印加されている間に電圧ＢＲ’を印加して、選択ワード線ＷＬsel＜０、１＞に電圧ＤＲが印加されている間に電圧Ｖssを印加して、選択ワード線ＷＬsel＜０、１＞に電圧ＧＲが印加されている間に電圧ＦＲ’を印加する。この電圧ＢＲ’は、電圧ＣＲとの差分が電圧ＡＲとなるように設定され、これによりプレーン＜０＞で選択されたメモリセルのゲート−チャネル間の電位差が電圧ＡＲとなる。また、電圧ＦＲ’は、電圧ＧＲとの差分が電圧ＦＲとなるように設定され、これによりプレーン＜０＞で選択されたメモリセルのゲート−チャネル間の電位差が電圧ＦＲとなる。

ＳＬドライバ５１Ｂはソース線＜１＞に対して、選択ワード線ＷＬsel＜０、１＞に電圧ＣＲ、ＤＲ、及びＧＲが印加されている間に電圧Ｖss印加する。

シーケンサ１６は、まず選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＣＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＢＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＣＲによって閾値電圧が判定される。

次にシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＤＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞及び＜１＞で選択されたメモリセルは、電圧ＤＲによって閾値電圧が判定される。尚、このときプレーン＜０＞において読み出されたデータは、演算に使用されないものである。

次にシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＧＲが印加されている間に制御信号ＳＴＢをアサートする。するとプレーン＜０＞で選択されたメモリセルは電圧ＦＲによって閾値電圧が判定され、プレーン＜１＞で選択されたメモリセルは電圧ＧＲによって閾値電圧が判定される。ここで電圧ＢＲ及びＦＲによる閾値電圧の判定結果から中位ページの演算が実行されて中位ページ読み出しが終了し、電圧ＣＲ及びＧＲによる閾値電圧の判定結果から上位ページの演算が実行されて上位ページ読み出しが終了する。

このように本実施形態における第３読み出し動作では、選択ワード線ＷＬselに印加する３種類の読み出し電圧で、中位ページ及び上位ページのデータを得ることが出来る。

以上のように本実施形態に係る半導体記憶装置１の読み出し動作では、ソース線ＳＬの電圧を所望のタイミング及び大きさで印加することにより、シーケンサ１６が制御信号ＳＴＢを１度アサートした際にプレーン毎に異なる閾値電圧の判定をする。

尚、半導体記憶装置１は、一方のプレーンが下位ページ読み出し、他方のプレーンが中位ページ読み出しを必要とする場合に、図２７に示すような順番で電圧を印加しても良い。図２７に示す動作は、図２４で説明した第１読み出し動作に対して、選択ワード線ＷＬselに読み出し電圧を印加する順番を逆にして、且つそれに合わせてソース線ＳＬに印加する電圧を変更したものと同様である。

具体的には、図２７に示すように選択ワード線ＷＬselに対して読み出し電圧ＦＲ、ＥＲ、及びＢＲが順に印加され、ワード線ＷＬsel＜０、１＞に電圧ＥＲが印加されている間にはソース線ＳＬ＜１＞に電圧ＤＲ’が印加され、ワード線ＷＬsel＜０、１＞に電圧ＢＲが印加されている間にはソース線ＳＬ＜０＞に電圧ＡＲ’が印加される。また、図４に示すデータの割り付けの場合、図２７に示すように中位ページ読み出しが下位ページ読み出しよりも先に終了する。尚、第２及び第３読み出し動作においても同様に、図２５及び図２６に対して選択ワード線ＷＬselに対して印加する読み出し電圧の順番を逆にして、それに合わせてソース線ＳＬに印加する電圧を変更するようにしても良い。

また、第１〜第３読み出し動作において選択ワード線ＷＬselに印加される読み出し電圧の種類は、複数のプレーンから読み出すページのデータレベルに基づいて決定される。例えば第１読み出し動作の場合、下位ページの読み出しには２種類のデータを判定に使用し、中位ページの読み出しには３種類のデータを判定に使用するため、選択ワード線ＷＬselに印加する電圧としては最低３種類の読み出し電圧が必要になる。

［３−３］第３実施形態の効果
本実施形態に係るメモリシステム３によれば、第１実施形態と同様の効果を得ることが出来、さらに第１実施形態よりも動作を高速化することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係るメモリシステム３の読み出し動作では、半導体記憶装置１が複数のＳＬドライバ５１を用いることで、プレーン毎にソース線ＳＬに印加する電圧を制御する。

これにより本実施形態に係る半導体記憶装置１は、マルチプレーンリードにおいて選択ワード線ＷＬselに印加される電圧が同じ場合でも、プレーン毎に選択されたメモリセルに対して異なる閾値の判定をすることが可能となる。

例えば、プレーン＜０＞で下位ページ、プレーン＜１＞上位ページのデータをマルチプレーンリードで読み出す場合、選択ワード線ＷＬselに下位ページ読み出しに対応する電圧が印加されている間にＳＬドライバ５１Ａは、プレーン＜０＞に対応するソース線ＳＬに例えば電圧Ｖssを印加する。一方でＳＬドライバ５１Ａは、プレーン＜１＞に対応するソース線ＳＬに、選択ワード線ＷＬselに印加されている電圧との差分が上位ページの読み出しに対応する電位差になるような電圧を印加する。

このように本実施形態に係る半導体記憶装置１は、各プレーンでワード線ＷＬselに印加される電圧が同じ場合でも、ソース線ＳＬの電圧を所望のタイミング及び大きさで印加することにより、各プレーンにおけるメモリセルのゲート−チャネル間の電位差を、各プレーンで判定したい閾値に対応する所望の電圧に調整することが出来る。また、異なるデータレベルに対応する閾値の判定を同時に実行することが出来るため、ワード線ＷＬselに印加する読み出し電圧の種類を減らすことが出来る。

以上のように本実施形態に係るメモリシステム３は、第１実施形態と同様に複数のプレーンに対して異なるレベルのページを読み出すマルチプレーンリードを実行することが出来、さらに第１実施形態よりも読み出し時間を短縮することが出来る。これにより本実施形態に係るメモリシステム３は、第１実施形態よりもマルチプレーン動作時のパフォーマンスを向上することが出来、読み出し速度を高速化することが出来る。

尚、本実施形態で説明した第１〜第３読み出し動作において、選択ワード線ＷＬsel及びソース線ＳＬに印加される電圧はあくまで一例であり、これに限定されない。本実施形態は様々なバリエーションが考えられ、選択ワード線ＷＬselとプレーン毎のソース線ＳＬに印加する電圧とを調整することによって、プレーン毎に所望の閾値を判定することが可能となる。

［４］第４実施形態
次に、第４実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第４実施形態は、上記第３実施形態で説明した半導体記憶装置１の読み出し動作に対して、シーケンサ１６がプレーン毎に制御信号ＳＴＢを制御することにより、不要なデータの読み出しを省略するものである。以下に、第１乃至第３実施形態と異なる点を説明する。

［４−１］半導体記憶装置１の読み出し動作
まず、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、プレーン毎に制御信号ＳＴＢが制御され、且つ複数のＳＬドライバ５１を用いてプレーン毎のソース線ＳＬに異なる電圧が印加される。これにより半導体記憶装置１は、各プレーンの選択ワード線ＷＬselに印加する１種類の読み出し電圧でプレーン毎に異なる閾値レベルの判定を実現し、且つ所望のページデータの演算に必要なデータのみを読み出す。

具体的には、本実施形態において第１読み出し動作及び第３読み出し動作は、それぞれ図２８及び図２９に示すような動作となる。以下に、図２８及び図２９を用いて第１及び第３読み出し動作の詳細についてそれぞれ説明する。

第１読み出し動作に対応する図２８には、プレーン＜０＞から下位ページのデータ、プレーン＜１＞から中位ページのデータを読み出す場合の一例が示されている。図２８に示す選択ワード線ＷＬsel及びソース線ＳＬの波形は、第３実施形態で説明した図２４と同様である。

図２８に示すようにシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して下位ページ読み出しに対応する読み出し電圧ＡＲ及びＥＲが印加されている間に、それぞれ制御信号ＳＴＢ＜０＞をアサートする。またシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して中位ページ読み出しに対応する読み出し電圧ＢＲ、ＤＲ、及びＦＲが印加されている間に、それぞれ制御信号ＳＴＢ＜１＞をアサートする。

第３読み出し動作に対応する図２９には、プレーン＜０＞から中位ページのデータ、プレーン＜１＞から上位ページのデータを読み出す場合の一例が示されている。図２９に示す選択ワード線ＷＬsel及びソース線ＳＬの波形は、第３実施形態で説明した図２６と同様である。

図２９に示すようにシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して中位ページ読み出しに対応する読み出し電圧ＢＲ、ＤＲ、及びＦＲが印加されている間に、それぞれ制御信号ＳＴＢ＜０＞をアサートする。またシーケンサ１６は、選択ワード線ＷＬsel＜０、１＞に対して上位ページ読み出しに対応する読み出し電圧ＣＲ及びＧＲが印加されている間に、それぞれ制御信号ＳＴＢ＜１＞をアサートする。

以上のように本実施形態に係る半導体記憶装置１は、選択ワード線ＷＬselに対してプレーン毎に、指定されたデータレベルのページに対応する読み出し電圧が印加されている間に、シーケンサ１６が制御信号ＳＴＢをアサートする。つまり本実施形態においてセンスアンプモジュール１１Ａ及び１１Ｂはそれぞれ、プレーン＜０＞及びプレーン＜１＞で指定されたデータレベルの演算に必要なデータのみをセンスする。

尚、上記説明において、各プレーンに対して演算するのに必要なデータのみを読み出す場合を例に説明したが、これに限定されない。例えば、第３実施形態と同じように、所望のデータを得るための演算に必要のないデータを読み出して、そのデータを使用しないように動作させても良い。

［４−２］第４実施形態の効果
本実施形態に係るメモリシステム３によれば、第３実施形態と同様の効果を得ることが出来る。以下に、本効果の詳細について説明する。

本実施形態に係るメモリシステム３において半導体記憶装置１は、プレーン毎にソース線ＳＬに印加する電圧が制御され、且つプレーン毎に制御信号ＳＴＢが制御される。

これにより本実施形態に係る半導体記憶装置１は、マルチプレーンリードにおいて各ページデータの演算に使用するデータを選択的にセンスアンプモジュール１１に取り込むことが可能となり、且つ選択ワード線ＷＬselに印加される電圧が同じ場合でも異なる閾値レベルの判定をすることが可能となる。

以上のように本実施形態に係るメモリシステム３は、第３実施形態と同様のマルチプレーンリードを実行することが出来、また第３実施形態よりもコントローラ２の制御を簡便にすることが出来る。つまり本実施形態に係るメモリシステム３は、第３実施形態に対して第２実施形態を適用したものに対応する。これにより本実施形態に係るメモリシステム３は、第３実施形態と同様にマルチプレーン動作時のパフォーマンスを向上することが出来、読み出し速度を高速化することが出来る。

［５］第５実施形態
次に、第５実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第５実施形態は、上記第１実施形態で説明した半導体記憶装置１の構成で、複数プレーンに対するsequential readingを同時に実行するものである。以下に、第１〜第４実施形態と異なる点を説明する。

［５−１］動作
［５−１−１］半導体記憶装置１の読み出し動作
まず、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、複数のプレーンに対するsequential readingを実行するマルチプレーンリードにおいて、読み出しデータが確定したページからデータを出力させる。以降の説明において、このような読み出し動作のことを第４読み出し動作と呼ぶ。

この第４読み出し動作に対応する波形の一例は、図３０に示すものとなる。図３０には、ＴＬＣ方式においてプレーン＜０＞及び＜１＞に対するsequential readingを実行する場合の一例が示され、各読み出し動作時においてプレーン＜０＞及び＜１＞にそれぞれ対応する選択ワード線ＷＬsel＜０＞及び＜１＞に印加される電圧と、制御信号ＳＴＢの波形が示されている。

図３０に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲを順に印加する。本例ではこの読み出し電圧のうち、電圧ＡＲ及びＥＲが下位ページ読み出しに対応し、電圧ＢＲ、ＤＲ、及びＦＲが中位ページ読み出しに対応し、電圧ＣＲ及びＧＲが上位ページ読み出しに対応している。

シーケンサ１６は、選択ワード線ＷＬselに各読み出し電圧が印加されている間に、それぞれ制御信号ＳＴＢをアサートする。すると各センスアンプユニットＳＡＵは、信号ＳＴＢがアサートされたタイミングで対応するビット線ＢＬに読み出されたデータを判定し、このデータをラッチ回路ＳＤＬに保持する。

このように各読み出し電圧によって読み出され、ラッチ回路ＳＤＬに保持された読み出しデータは、他のラッチ回路に転送される。尚、本実施形態においてセンスアンプユニットＳＡＵが備えるラッチ回路は、各データレベルの演算に使用する読み出しデータを全て保持するために、センス用のラッチ回路ＳＤＬとデータ転送用のラッチ回路ＸＤＬ以外に、例えば７個のラッチ回路が設けられる。このラッチ回路の個数はこれに限定されず、例えば読み出し動作の途中で演算をすることにより、必要なラッチ回路の個数を抑えることが出来る。

本例において、下位ページ読み出しは電圧ＥＲによりデータが読み出された後の演算を終えたタイミングで終了し、中位ページ読み出しは電圧ＦＲによりデータが読み出された後の演算を終えたタイミングで終了し、上位ページ読み出しは電圧ＦＲによりデータが読み出された後の演算を終えたタイミングで終了する。

尚、確定した各ページのデータは、例えば当該ページに対応する演算の終了と共にラッチ回路ＸＤＬに転送され、半導体記憶装置１はコントローラ２からのデータ出力コマンドを待ち受ける状態になる。また各センスアンプモジュール１１は、例えばラッチ回路ＸＤＬからデータが出力されたことに応答して、次に出力するレベルのデータをラッチ回路ＸＤＬに転送する。尚、センスアンプモジュール１１が確定したデータをラッチ回路ＸＤＬに転送するタイミングはこれに限定されず、コントローラ２からのデータ出力コマンドに応答してからデータの転送を開始しても良い。

以上のように本実施形態に係る半導体記憶装置１の読み出し動作では、複数のプレーンのsequential readingを平行して実行する。そして半導体記憶装置１は、各ページデータの演算に必要なデータが揃う度に演算を開始することにより、データが低い電圧で確定する場合のデータの確定タイミングを早めている。

尚、半導体記憶装置１は複数のプレーンに対するsequential readingを実行するマルチプレーンリードにおいて、図３１に示すような順番で電圧を印加しても良い。図３１に示す動作は、図３０で説明した第４読み出し動作に対して、選択ワード線ＷＬselに読み出し電圧を印加する順番を逆にしたものと同様である。

具体的には、図３１に示すように選択ワード線ＷＬselに対して読み出し電圧ＧＲ、ＦＲ、ＥＲ、ＤＲ、ＣＲ、ＢＲ、及びＡＲが順に印加され、各読み出し電圧が印加されている間に制御信号ＳＴＢがアサートされる。また、図４に示すデータの割り付けの場合、図３１に示すように上位ページ、中位ページ、及び下位ページの順にデータが確定する。

［５−１−２］メモリシステム３の読み出し動作
次に、メモリシステム３の読み出し動作について説明する。本実施形態に係るメモリシステム３の読み出し動作においてコントローラ２は、複数のプレーンを備える半導体記憶装置１に対して、共通のワード線に接続されたメモリセルに記憶された複数ビットのデータを読み出すマルチプレーンリードを指示する。そして半導体記憶装置１は、コントローラ２の指示に応答して、マルチプレーンリードにより読み出されたデータを読み出しデータが確定したページから順に出力する
以下に、図３２を用いてメモリシステム３の読み出し動作の一例について説明する。図３２には、メモリシステム３の読み出し動作の一例がフローチャートで示されている。

図３２に示すようにまずコントローラ２は、読み出しコマンド（コマンドＣＭＤ及びアドレス情報ＡＤＤ）を発行して半導体記憶装置１に送信する（ステップＳ３０）。この読み出しコマンドは、プレーン＜０、１＞に対するsequential readingを指示するものである。そして、コントローラ２から読み出しコマンドを受信した半導体記憶装置１は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにして、読み出し動作を開始する（ステップＳ３１）。このステップＳ３１における読み出し動作は、［５−１−１］で説明した半導体記憶装置１の読み出し動作に対応している。

次に半導体記憶装置１は、下位ページのデータが確定したことを検知すると（ステップＳ３２）、レディ／ビジー信号を“Ｌ”レベルから“Ｈ”レベルにする。すると、半導体記憶装置１がレディ状態になったことを検知したコントローラ２は、読み出しデータが確定した下位ページのデータを出力させるデータ出力コマンドを発行して（ステップＳ３３）、半導体記憶装置１に送信する。

そして、コントローラ２からデータ出力コマンドを受信した半導体記憶装置１は、下位ページのデータＤＡＴをコントローラ２に出力する（ステップＳ３４）。このデータＤＡＴの出力中に中位ページのデータが確定した場合（ステップＳ３５）、半導体記憶装置１はレディ／ビジー信号を“Ｈ”レベルに維持する。

コントローラ２は、ステップＳ３４における中位ページのデータ出力が終了した際に、半導体記憶装置１がレディ状態を維持していることを確認すると、中位ページのデータを出力させるデータ出力コマンドを発行して（ステップＳ３６）、半導体記憶装置１に送信する。

そして、コントローラ２からデータ出力コマンドを受信した半導体記憶装置１は、下位ページのデータＤＡＴをコントローラ２に出力する（ステップＳ３７）。このデータＤＡＴの出力中に上位ページのデータが確定した場合（ステップＳ３８）、半導体記憶装置１はレディ／ビジー信号を“Ｈ”レベルに維持する。

コントローラ２は、ステップＳ３７における中位ページのデータ出力が終了した際に、半導体記憶装置１がレディ状態を維持していることを確認すると、上位ページのデータを出力させるデータ出力コマンドを発行して（ステップＳ３９）、半導体記憶装置１に送信する。そして、コントローラ２からデータ出力コマンドを受信した半導体記憶装置１は、上位ページのデータＤＡＴをコントローラ２に出力する（ステップＳ４０）。

以上で説明したメモリシステム３の第４読み出し動作におけるコマンドシーケンスは、例えば図３３に示すものとなる。図３３に示す一例は、半導体記憶装置１に対してプレーン＜０＞及びプレーン＜１＞に対するsequential readingを指示する場合のコマンドシーケンスである。以下に、本コマンドシーケンスについて、第１実施形態で説明したpage-by-page readingのコマンドシーケンスと異なる点を説明する。

図３３示すように、まずコントローラ２がプレーン＜０＞及びプレーン＜１＞に対応する読み出しコマンドをそれぞれ発行する。このコマンドシーケンスは、図１５に示すコマンドシーケンスに対して、まず始めにシーケンシャルリードコマンド“５０ｈ”を発行し、さらにコマンド“０１ｈ”及び“０２ｈ”を除いたものと同様である。コマンド“５０ｈ”は、半導体記憶装置１にsequential readingを命令するコマンドである。

つまりコントローラ２は、まずコマンド“５０ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ１、及びコマンド“３２ｈ”を発行して半導体記憶装置１に送信する。そして半導体記憶装置１が一時的にビジー状態になった後に再びレディ状態になると、コントローラ２はコマンド“００ｈ”、アドレス情報ＡＤＤ２、及びコマンド“３０ｈ”を発行して半導体記憶装置１に送信する。このように本例では、プレーン＜０＞及び＜１＞の順に対応する読み出しコマンドが送信されている。

コマンドレジスタ１４Ｃにコマンド“３０ｈ”が格納されるとシーケンサ１６は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルに変化させ、第４読み出し動作を開始する。図示するｔＲは、この第４読み出し動作において下位ページのデータが確定するまでの時間に対応している。

シーケンサ１６は、下位ページのデータが確定すると、レディ／ビジー信号を“Ｈ”レベルにする。するとコントローラ２は、半導体記憶装置１がレディ状態になったことに応答して、下位ページデータを出力させるデータ出力コマンドを発行する。

このデータ出力コマンドの構成とそれに応答する半導体記憶装置１の動作は第１実施形態で説明した図１５と同様であり、このコマンド構成のうちのアドレス情報ＡＤＤは、下位ページを対応するページアドレスＰＡを含んでいる。

同様にシーケンサ１６は、下位ページのデータを出力している際に中位ページのデータが確定していた場合、コントローラ２は続けて中位ページのデータを出力させるデータ出力コマンドを発行し、中位ページのデータを出力している際に上位ページのデータが確定していた場合、コントローラ２は続けて上位ページのデータを出力させるデータ出力コマンドを発行する。

以上のように本実施形態に係るメモリシステム３においてコントローラ２は、半導体記憶装置１に対して、低い読み出し電圧でデータが確定するページから順にデータの出力を指示する。尚、データを出力させるプレーンの順番は、対応する読み出しコマンドを発行した順番に限定されず、任意の順番に設定することが出来る。

尚、第１実施形態で図１７及び図１８を用いて説明したように、例えば下位ページのデータを出力している間に中位ページのデータが確定していない場合がある。この場合、第１実施形態と同様に、下位ページのデータの出力が終わった際に半導体記憶装置１がビジー状態とされる。そしてコントローラ２は、半導体記憶装置１が再びレディ状態に変わったことを検知して、続くページのデータ出力コマンドを発行する。

また、以上の説明では、全てのレベルのページデータを出力させる場合を例に説明したが、これに限定されない。例えば、sequential readingによって読み出されたデータのうち、コントローラ２に出力されないページが含まれていても良く、プレーン毎に異なるレベルのページデータを出力するようにしても良い。

例えば、プレーン＜０＞において下位及び中位ページのデータを出力し、プレーン＜１＞において中位及び上位ページのデータを出力するようにしても良い。この場合コントローラ２は、例えばプレーン＜１＞の下位ページのデータが不要となるため、例えばセンスアンプモジュール１１内ラッチ回路間のデータ転送コマンドを発行する。するとシーケンサ１６は、センスアンプモジュール１１を制御してラッチ回路ＸＤＬに保持された下位ページのデータを中位ページのデータに上書き処理させる。これによりメモリシステム３は、データ出力動作を継続することが出来る。

また、以上の説明では、読み出し動作を指示するコマンドが発行されるプレーンの順番と、各レベルのページ毎にデータを出力するプレーンの順番とが同じである場合を例に説明したが、これに限定されない。コントローラ２は、対応する読み出しコマンドを発行するプレーンの順番と、データを出力させるプレーンの順番については自由に並び替えすることが可能である。

尚、以上で説明したメモリシステム３の読み出し動作において、コントローラ２が半導体記憶装置１に対して共通のワード線に接続されたメモリセルの保持する全てのデータを要求する場合には、コントローラ２が半導体記憶装置１に対してページアドレスＰＡを指定しない方法がある。この方法に対応するコマンドシーケンスは図３４に示され、図３４に示すコマンドシーケンスは、図３３を用いて説明したコマンドシーケンスに対して、各データ出力コマンドに対応するアドレス情報ＡＤＤに含まれたページアドレスＰＡがブランクとされている。

このようにページアドレスＰＡを指定しない場合でもコントローラ２は、半導体記憶装置１がマルチプレーンリードにおいてデータを確定する順番を把握しているため、半導体記憶装置１が何番目に出力したデータなのかを確認することにより、出力されたデータがどのレベルのページに対応するのかを知ることが出来る。

これに対応して半導体記憶装置１は、例えばマルチプレーンリードのデータ出力時にページアドレスＰＡを参照しないような動作モードにしても良い。この場合メモリシステム３は、読み出し動作の前にSet featureと呼ばれるパラメータ設定シーケンスを実行して、半導体記憶装置１を所望の動作モードに切り替える。

ここで、図３５を用いてSet featureのコマンドシーケンスについて説明する。図３５にはSet featureのコマンドシーケンスの一例が示されている。

図３５に示すように、まずコントローラ２は、Set featureコマンド“ＥＦｈ”を発行し、半導体記憶装置１に送信する。コマンド“ＥＦｈ”は、半導体記憶装置１に対してパラメータの変更を命令するコマンドである。

次にコントローラ２は、アドレス情報ＡＤＤを発行し、半導体記憶装置１に送信する。このアドレス情報ＡＤＤは、変更したいパラメータに対応するアドレスを指定するものである。次にコントローラ２は、複数サイクルに渡って設定データＤinを半導体記憶装置１に出力する。ここで出力されたデータＤinは、変更するパラメータに相当するデータである。

以上のコマンド等を受信すると、シーケンサ１６はSet featureを開始する。Set featureが開始すると、半導体記憶装置１の動作モードが変更される。図示するｔSetは、このSet featureが行われている期間を示している。

Set featureが終了すると、半導体記憶装置１は例えば特殊読み出しモードになる。ここで特殊書き込みモードには、上述したような例えば半導体記憶装置１がマルチプレーンリードのデータ出力時にページアドレスを無視し、所定の順番でデータを出力する動作モードが使用される。

尚、以上で説明したコマンドシーケンスにおいて、アドレス情報にプレーン情報を含ませる場合を例に説明したが、これに限定されない。例えばマルチプレーンリードにおいて、各プレーンに対応するコマンドを発行する順番を、所定の順番（例えばプレーン＜０＞、プレーン＜１＞の順）に固定する場合には、特にプレーンの指定をすること無く上記読み出し動作を実行することが出来る。

［５−２］第５実施形態の効果
本実施形態に係るメモリシステム３によれば、動作を高速化することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係るメモリシステム３では、第１実施形態で説明した構成でマルチプレーンリードによるsequential readingを実現する。そして半導体記憶装置１が、マルチプレーンリードにおいて読み出しデータを確定させたページから順に、コントローラ２が読み出しデータの出力を指示する。

具体的には、例えばＴＬＣ方式のsequential readingにおいて低い方の電圧から順に読み出し電圧を印加して閾値を判定する場合、読み出しデータは例えば図３０に示すように下位ページ、中位ページ、及び上位ページの順で確定する。この場合、半導体記憶装置１は下位ページのデータが確定したタイミングでレディ状態となる。そしてコントローラ２は、半導体記憶装置１がレディ状態になったことを検知すると、始めに読み出しデータが確定した下位レベルに対するデータ出力コマンドを発行する。すると、このコマンドを受信した半導体記憶装置１は、各プレーンの中位ページ読み出しを継続する一方で、各プレーンから読み出された下位ページデータをコントローラ２に出力する。下位ページのデータ出力が終了した際に中位ページのデータが確定していたら、同様に中位ページのデータ出力と上位ページ読み出しが平行して実行され、最後に確定した上位ページのデータが出力される。

このように本実施形態に係るメモリシステム３では、半導体記憶装置１がマルチプレーンリードを実行している間でも、読み出しデータが確定したレベルのページから順にコントローラ２にデータを出力させることができる。これにより本実施形態に係るメモリシステム３は、半導体記憶装置１が読み出しデータの出力を開始するタイミングを早めることが出来るため、読み出し速度を高速化することが出来る。

尚、各ページのデータが出力されるタイミングと、各ページに対する読み出し動作が実行されているタイミングは、これに限定されない。例えば、下位ページのデータ出力が終わったタイミングで中位及び上位ページの読み出しが終了している場合等が考えられる。このような場合においては、下位ページのデータ出力が終わった後に、他のページの読み出し動作と平行して動作すること無く、中位及び上位ページのデータが出力される。

［６］第６実施形態
次に、第６実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第６実施形態は、上記第５実施形態で説明した複数プレーンに対するsequential readingにおいて、プレーン毎に制御信号ＳＴＢをアサートする長さを変えるものである。以下に、第１〜第５実施形態と異なる点を説明する。

［６−１］動作
［６−１−１］半導体記憶装置１の読み出し動作
まず、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、シーケンサ１６がプレーン毎に制御信号ＳＴＢを制御することにより、プレーン毎に異なるセンス時間を適用する。以降の説明において、このような読み出し動作のことを第５読み出し動作と呼び、以下に説明する。

この第５読み出し動作に対応する波形の一例は、図３６に示すものとなる。図３６には、ＴＬＣ方式においてプレーン＜０＞及び＜１＞に対するsequential readingを実行する場合の一例が示され、各読み出し動作時においてプレーン＜０＞及び＜１＞にそれぞれ対応する選択ワード線ＷＬsel＜０＞及び＜１＞に印加される電圧と、制御信号ＳＴＢ＜０＞及び＜１＞の波形が示されている。また図３６には、ビット線ＢＬ及びＳＥＮノードの電圧がさらに示されている。

図３６に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲを順に印加する。

センスアンプモジュール１１は、選択ワード線ＷＬselに読み出し電圧が印加されている間、各ビット線に電圧Ｖblを印加する。電圧Ｖblは、例えばセンスアンプモジュール１１に供給された電源電圧である。このとき、ＳＥＮノードの電位も例えば電圧Ｖblまで充電される。

ＳＥＮノードの電位は、各読み出し電圧を印加して、その閾値に対応するメモリセルがオンした場合に下降し始める。このときノードＳＥＮの電位が下降する速度はメモリセルのオン状態に基づき、このメモリセルのオン状態はプレーン毎に異なる場合がある。図３６に示す例では、プレーン＜０＞のメモリセルに流れる電流が、プレーン＜１＞のメモリセルに流れる電流よりも多い。つまり、プレーン＜０＞の対応するＳＥＮノードの方が、プレーン＜１＞の対応するＳＥＮノードよりも早く電位が下降している。

尚、各読み出し電圧を印加した際にメモリセルがオンして当該メモリセルの閾値が判定された場合には、当該メモリセルに対応するセンスアンプユニットＳＡＵは、以降の読み出し動作でロックアウトされる。つまり、閾値が判定されたメモリセルに対応するビット線ＢＬは、以降の読み出し動作で充電されなくなり、残るメモリセルの読み出し動作時におけるノイズが低減される（図示せず）。

シーケンサ１６は、選択ワード線ＷＬselに各読み出し電圧が印加されている間に、制御信号ＳＴＢ＜０＞及び＜１＞をアサートする。この制御信号ＳＴＢ＜０＞及びＳＴＢ＜１＞は、アサートされる長さが異なっている。本例においては、制御信号ＳＴＢ＜０＞のアサート時間ｔ０よりも、制御信号＜１＞のアサート時間ｔ１の方が長くなっている。つまり本例では、制御信号ＳＴＢ＜０＞を受けるセンスアンプモジュール１１Ａよりも、制御信号ＳＴＢ＜０＞を受けるセンスアンプモジュール１１Ｂの方がセンスする時間が長くなる。

以上のように本実施形態に係る半導体記憶装置１の読み出し動作では、プレーン毎に制御信号ＳＴＢをアサートする時間を変更することが可能であり、この制御信号ＳＴＢをアサートする時間は、例えば入力されたページアドレスＰＡに基づいて設定される。

［６−１−２］メモリシステム３の読み出し動作
次に、メモリシステム３の読み出し動作について説明する。本実施形態に係るメモリシステム３の読み出し動作においてコントローラ２は、第５実施形態で説明した動作に対して、入力されるページアドレスに基づいて第５読み出し動作を実行する点が異なる。以下に第５実施形態と異なる点を説明する。

以下に、図３７を用いてメモリシステム３の読み出し動作の一例について説明する。図３７には、メモリシステム３の読み出し動作の一例がフローチャートで示されている。

図３７に示すようにまずコントローラ２は、読み出しコマンド（コマンドＣＭＤ及びアドレス情報ＡＤＤ）を発行して半導体記憶装置１に送信する（ステップＳ５０）。この読み出しコマンドは、プレーン＜０、１＞に対するsequential readingを指示するものである。そして、コントローラ２から読み出しコマンドを受信した半導体記憶装置１は、レディ／ビジー信号を“Ｈ”レベルから“Ｌ”レベルにして、プレーン＜０、１＞で指定されたページアドレスＰＡに基づいた読み出し動作を開始する（ステップＳ５１）。このステップＳ５１における読み出し動作は、［６−１−１］で説明した半導体記憶装置１の読み出し動作に対応している。以降の動作は、第５実施形態で説明した図３２と同様である。

［６−２］第６実施形態の効果
本実施形態に係るメモリシステム３によれば、第５実施形態と同様の効果を得ることが出来、さらに読み出したデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。

半導体記憶装置は、メモリセルが形成された位置によって読み出し動作の精度にばらつきが生じる場合がある。例えば、メモリセルアレイの端部に位置するワード線と中央部に位置するワード線との間の線幅に違いによって、メモリセルの特性が異なることがある。このような半導体記憶装置では、マルチプレーンリードでプレーン毎に異なるページを指定した際に、異なる特性のメモリセルに対して同じ読み出し電圧を用いた読み出し動作を実行する場合があり、指定するページアドレスによっては読み出し動作の精度にばらつきが生じることになる。

そこで本実施形態に係るメモリシステム３では、半導体記憶装置１のシーケンサ１６がプレーン毎に制御信号ＳＴＢを制御する。そしてシーケンサ１６は、マルチプレーンリードにおいて入力されたページアドレスに基づいて、制御信号ＳＴＢをプレーン毎に異なる時間でアサートする。つまり本実施形態に係る半導体記憶装置１は、マルチプレーンリードにおいてプレーン毎に異なるセンス時間を適用する。

例えば、ある閾値の判定において、図３６に示すようにプレーン＜０＞でオンしたメモリセルに流れる電流がプレーン＜１＞でオンしたメモリセルに流れる電流よりも多い場合、センスアンプユニットＳＡＵ内のＳＥＮノードにおける電位の下降速度が、プレーン＜１＞よりもプレーン＜０＞の方が早くなる。この場合、プレーン＜０＞に合わせたセンス時間でプレーン＜１＞をセンスすると、正しくデータが読み出せないことがある。

これに対して本実施形態に係る半導体記憶装置１は、図３６に示すようにプレーン＜１＞に対するセンス時間（アサート時間ｔ１）をプレーン＜１＞のセンス時間（アサート時間ｔ０）よりも長くしている。するとセンスアンプユニットＳＡＵは、ＳＥＮノードの電位の下降が遅いプレーン＜１＞においても正しくデータが読み出せるようになる。

つまり、半導体記憶装置１はマルチプレーンリードにおいて、入力されたページアドレス（対応する選択ワード線ＷＬ）毎に異なるメモリセルの特性の違いに対して、それぞれ適切なセンス時間を適用することによってデータ判定精度を高めている。

これにより本実施形態に係るメモリシステム３は、第５実施形態と同様に複数のプレーンに対して異なるレベルのページを読み出すマルチプレーンリードを実行することが出来、さらに第５実施形態よりも読み出したデータの信頼性を向上することが出来る。

尚、以上の説明では、プレーン毎に制御信号ＳＴＢをアサートする時間を変更する場合を例に説明したが、これに限定されない。例えば、プレーン毎に制御信号ＳＴＢをアサートするタイミングを変更しても良い。この場合、ＳＥＮノードの下降速度が遅くなると見込まれる方のプレーンに対応する制御信号ＳＴＢがアサートされるタイミングの方が遅く設定される。

［７］第７実施形態
次に、第７実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第７実施形態は、上記第３実施形態で説明した半導体記憶装置１の構成により複数プレーンに対するsequential readingを実行し、各プレーンに対してそれぞれ異なるソース線電圧を印加するものである。以下に、第１〜第６実施形態と異なる点を説明する。

［７−１］半導体記憶装置１の読み出し動作
まず、半導体記憶装置１の読み出し動作について説明する。本実施形態に係る半導体記憶装置１の読み出し動作では、プレーン毎に設けられたＳＬドライバ５１を使用して、プレーン毎にソース線ＳＬ電圧のオフセットを加える。具体的には、読み出し動作時においてプレーン毎にソース線ＳＬに異なる電圧を印加することにより、プレーン毎にメモリセルのゲート−チャネル間に加わる電位差を調整する。このような読み出し動作のことを第６読み出し動作と呼び、以下に説明する。

この第５読み出し動作に対応する波形の一例は、図３８に示すものとなる。図３８には、ＴＬＣ方式においてプレーン＜０＞及び＜１＞に対するsequential readingを実行する場合の一例が示され、各読み出し動作時においてプレーン＜０＞及び＜１＞にそれぞれ対応する選択ワード線ＷＬsel＜０＞及び＜１＞と、ソース線ＳＬ＜０＞及び＜１＞とに印加される電圧と、制御信号ＳＴＢ＜０＞及び＜１＞の波形が示されている。

図３８に示すようにロウデコーダ１２Ａ及び１２Ｂはそれぞれ、選択ワード線ＷＬsel＜０、１＞に対して読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲを順に印加する。

ＳＬドライバ５１Ａは、ソース線＜０＞に対して選択ワード線ＷＬselに各読み出し電圧が印加されている間に電圧Ｖsl０を印加し、ＳＬドライバ５１Ｂは、ソース線＜１＞に対して選択ワード線ＷＬselに各読み出し電圧が印加されている間に電圧Ｖsl１を印加する。この電圧Ｖsl０及びＶsl１の電圧値は異なる。その他の動作は第５実施形態で説明した図３０と同様である。

以上のように本実施形態に係る半導体記憶装置１の読み出し動作では、プレーン毎のソース線ＳＬに印加する電圧を変更している。このプレーン毎のソース線ＳＬに印加する電圧は、例えば入力されたページアドレスに基づいて設定される。

［７−２］第７実施形態の効果
本実施形態に係るメモリシステム３によれば、第６実施形態と同様の効果を得ることが出来る。以下に、本効果の詳細について説明する。

本実施形態に係るメモリシステム３において半導体記憶装置１は、プレーン毎にソース線ＳＬに印加する電圧を制御可能であり、マルチプレーンリードにおいて入力されたページアドレスに基づいてプレーン毎に異なるソース線ＳＬ電圧を印加する。

例えば、プレーン＜０＞で選択されたメモリセルの実効的なゲート−チャネル間の電位差よりも、プレーン＜１＞で選択されたメモリセルの実効的なゲート−チャネル間の電位差の方が大きい場合、例えばプレーン＜０＞に対応するソース線ＳＬ＜０＞に印加する電圧よりもプレーン＜１＞に対応するソース線＜１＞に印加する電圧を大きくする。すると読み出し動作時において半導体記憶装置１では、異なるプレーン間で選択されたメモリセルにおける実効的なゲート−チャネル間の電位差が揃えられ、プレーン毎にメモリセルに流れる電流量のばらつきが抑制される。

これにより本実施形態に係るメモリシステム３は、入力されたページアドレス（対応する選択ワード線ＷＬ）毎に異なるメモリセルの特性の違いから生じる実行的なゲート−チャネル間の電位差を一定にすることが出来る。つまり本実施形態に係るメモリシステム３は、複数のプレーンに対して異なるレベルのページを読み出すマルチプレーンリードを実行することが出来、また第６実施形態と同様に読み出したデータの信頼性を向上することが出来る。

［８］第８実施形態
次に、第８実施形態に係る半導体記憶装置１及びメモリシステム３について説明する。第８実施形態は、メモリセルを積層した構造の半導体記憶装置に対して上記第１〜第７実施形態を適用するものである。以下に、第１〜第７実施形態と異なる点を説明する。

［８−１］半導体記憶装置１の構成
［８−１−１］メモリセルアレイ１０の回路構成
次に、図３９を用いてメモリセルアレイ１０の回路構成について説明する。図３９には、メモリセルを積層した構造の半導体記憶装置１におけるメモリセルアレイ１０の回路図が示されている。図３９に示す回路構成は、第１実施形態で説明した図３に対してブロックＢＬＫ内の構成が異なる。以下に、本回路構成について図３と異なる点を説明する。

ブロックＢＬＫは、例えば４個のストリングユニットＳＵを備えている。ストリングユニットＳＵの各々は、ｍ個のＮＡＮＤストリングＮＳを備えている。このＮＡＮＤストリングＮＳの個数は、ビット線ＢＬの本数に対応している。またＮＡＮＤストリングＮＳの構成は、第１実施形態で説明した図３と同様である。

ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同様に、同一ブロック内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。

また、メモリセルアレイ１０内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

［８−１−２］メモリセルアレイ１０の断面構造
次に、図４０を用いてメモリセルアレイ１０の断面構造について説明する。図４０にはメモリセルアレイ１０の断面と、それぞれが互いに直行するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図４０では層間絶縁膜の図示が省略されている。

図４０に示すように半導体記憶装置１は、Ｐ型ウェル領域７０、配線層７１〜７６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。

Ｐ型ウェル領域７０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域７０の上方には、配線層７１〜７３が順に積層されている。この配線層７１〜７３はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する。つまり配線層７１〜７３の層数はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤの本数に対応している。

尚、セレクトゲート線ＳＧＳ及びＳＧＤにそれぞれ対応する配線層７１及び７３は、図４０に示すように複数設けられても良い。また、配線層７１〜７３は、Ｘ方向とＹ方向に広がった板状に設けられている。

複数の半導体ピラーＭＨは、配線層７３の上面からＰ型ウェル領域７０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層７１〜７３を通過するように設けられている。また半導体ピラーＭＨは、例えば図４０に示すように上方から下方にかけて次第に細くなる形状となり、半導体ピラーＭＨ上面の幅Ｌ１よりも半導体ピラーＭＨ下面の幅Ｌ２の方が細くなる。

また半導体ピラーＭＨの側面には、ブロック絶縁膜７７、絶縁膜（電荷蓄積層）７８、及びトンネル酸化膜７９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜７９より内側には、導電性の材料を含む半導体材料８０が埋め込まれている。

配線層７３及び半導体ピラーＭＨの上方には、ビット線ＢＬに対応する配線層７４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。

配線層７３及び７４の間には、ソース線ＳＬ及びウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層７５及び７６が形成されている。ソース線ＳＬは、コンタクトプラグＬＩを介して、ウェル領域７０の表面内に形成されたｎ^＋不純物拡散領域６１に接続されている。ウェル線ＣＰＷＥＬＬは、コンタクトプラグＬＩを介して、ウェル領域７０の表面内に形成されたｐ^＋不純物拡散領域８２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。

以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。

また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層８３は、ストリングユニットＳＵ間で分離される。

尚、最下層の配線層７１及びトンネル酸化膜７９は、ｎ^＋型不純物拡散領域８１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ^＋型不純物拡散領域８１間に電流経路が形成される。

［８−２］第８実施形態の効果
本実施形態に係る半導体記憶装置１のように、メモリセルが三次元に積層された半導体記憶装置に対しても第１〜第７実施形態は適用することが可能であり、同様の効果を得ることが出来る。また、メモリセルを積層した半導体記憶装置１においては、特に第６及び第７実施形態を適用することで大きな効果を得ることが出来る。

例えば半導体記憶装置１は、メモリセルが三次元に積層された構造である場合、図４０に示すように積層位置によってメモリセルの形状が変化することがある。この場合、メモリセルの積層位置に依存して、選択ワード線ＷＬselに印加された電圧によりメモリセルのゲート−チャネル間に生じる実効的な電位差にばらつきが生じることがある。

これに対して第６及び第７実施形態は、メモリセルの特性ばらつきを抑制することが可能である。つまり本実施形態で説明した構造の半導体記憶装置１に対して第６及び第７実施形態を適用することにより、メモリセルが積層された構造により生じるメモリセルの特性ばらつきも抑制することが出来、読み出したデータの信頼性を向上することが出来る。

尚、メモリセルが半導体基板の上方に三次元に積層された構成は、以上で説明した構成に限定されない。このような構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７,４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６,５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９,９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２,０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

また、以上の説明において、半導体ピラーＭＨが図４０に示すような先細る形状である場合を例に説明したが、これに限定されない。例えば半導体ピラーＭＨは、メモリセルの積層方向に対して中央部が太くなる場合がある。またＮＡＮＤストリングＮＳは、複数本の半導体ピラーＭＨを繋げた構成にしても良い。

［９］変形例等
上記実施形態に係る半導体記憶装置＜１、図１＞は、各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイと、を備える。第１ビット＜Lower page、図４＞は、少なくとも第１電圧を用いて確定される。第２ビット＜Middle page、図４＞は、第１電圧と異なる少なくとも第２及び第３電圧を用いて確定される。データの読み出し動作時において、第１及び第２ワード線に第１乃至第３電圧が印加されることにより、第１ビットに関連付けられた第１ページが第１メモリセルアレイからページ単位で読み出され、第１ページの読み出しに平行して、第２ビットに関連付けられた第２ページが第２メモリセルアレイからページ単位で読み出される。

また、上記実施形態に係るメモリシステム＜３、図１＞は、上記実施形態に係る半導体記憶装置＜１、図１＞と、半導体記憶装置に対して読み出し動作を実行させるコマンドを発行することが可能なコントローラ＜２、図１＞と、を備える。

これにより、動作を高速化することが可能な半導体記憶装置１及びメモリシステム３を提供することが出来る。

尚、実施形態は上記第１〜第８実施形態に限定されず、種々の変形が可能である。例えば上記実施形態について、メモリセルに３ビットのデータを保持させるＴＬＣ方式を適用した場合を例に説明したが、これに限定されない。例えば、メモリセルに２ビットのデータを保持するＭＬＣ方式、４ビットのデータを保持するＱＬＣ（Quadruple-Level cell）方式を適用しても良い。上記実施形態で説明した読み出し動作は、各方式に合わせて様々なバリエーションを考えることが出来る。

また、上記実施形態では、ＴＬＣ方式で図４に示すようなデータの割り付けをした場合を例に説明したが、これに限定されない。上記実施形態を適用する場合にデータの割り付けの制限は無く、所望のデータの割り付けを設定して各実施形態に係る読み出し動作を実行しても良い。この場合においても、各レベルのページに対応する読み出し電圧を変更すれば、上記実施形態で説明した効果を得ることが出来る。また、第３及び第４実施形態のように、プレーン毎にソース線ＳＬに印加する電圧を変化させる場合も同様に、選択したメモリセルのゲート−チャネル間の電位差が所望の値になるようにソース線ＳＬの電圧を設定すれば、第３及び第４実施形態と同様の効果を得ることが出来る。

また、上記実施形態は、複数のプレーンに対するマルチプレーンリードにおいて、各プレーンから読み出す対象のメモリセルが共にＴＬＣ方式でデータを保持している場合を例に説明したが、これに限定されない。例えば、２つのプレーンに対するマルチプレーンリードにおいて、一方のプレーンがＳＬＣ方式、他方のプレーンがＴＬＣ方式で記憶されている場合にも、上記実施形態を適用することが出来る。

また、上記実施形態において、メモリシステム３の動作について記載されていない実施形態が存在するが、これらの実施形態に対応するコマンドシーケンスは、他の実施形態に記載されたメモリシステム３におけるコマンドシーケンスと同様である。例えば、第１実施形態で説明したコマンドシーケンスは、第２〜第４実施形態で説明した半導体記憶装置１を動作させる場合にも使用することが出来る。同様に、第５実施形態で説明したコマンドシーケンスは、第６及び第７実施形態で説明した半導体記憶装置１を動作させる場合にも使用することが出来る。

また、第１〜第４実施形態では、コントローラ２が各データレベルの読み出しに対応するコマンドを発行し、半導体記憶装置１がこのコマンドを参照することにより第１〜第３読み出し動作のいずれかを実行する場合を例に説明したが、これに限定されない。例えば、コマンド“０１ｈ”、“０２ｈ”、及び“０３ｈ”のような読み出すページのレベルを指定するコマンドを使用せずに、アドレス情報ＡＤＤ内のページアドレスを参照することによって第１〜第３読み出し動作を実行するようにしても良い。

具体的には、例えば図４１に示すコマンドシーケンスのように、図１５に示すコマンドシーケンスに対して、下位ページ読み出しに対応するコマンド“０１ｈ”と、中位ページ読み出しに対応する“０２ｈ”とを除いたコマンドシーケンスにしても良い。このような場合にもシーケンサ１６は、例えば図４１に示すように、受信したプレーン＜０＞に対応し、且つ下位ページを指定するアドレス情報ＡＤＤ１と、プレーン＜１＞に対応し、且つ中位ページを指定するアドレス情報ＡＤＤ２とに基づいて、第１読み出し動作を実行することが出来る。つまりシーケンサ１６は、アドレス情報ＡＤＤ１に含まれたページアドレスＰＡ＜０＞と、アドレス情報ＡＤＤ２に含まれたページアドレスＰＡ＜１＞とを参照して、それぞれがどのデータレベルの読み出しに対応するのかを知ることにより、第１〜第３読み出し動作を選択的に実行することが出来る。

また、第３及び第４実施形態では、プレーン毎に異なるレベルのデータが同時に確定する場合がある。この場合コントローラ２は、確定したデータのレベルと関係なく、所望のプレーンから順に半導体記憶装置１に対してデータの出力を指示することが出来る。

また、第５〜第７実施形態は、それぞれを組み合わせて実施することが可能である。また第６実施形態は、第１〜第４実施形態に対して適用することが可能である。この場合においても、半導体記憶装置１が受信したページアドレスＰＡに基づいて、プレーン毎に異なる制御信号ＳＴＢをアサートする長さ又はタイミングを適用すれば良く、第６実施形態と同様の効果を得ることが出来る。また第７実施形態も同様に、第１〜第４実施形態に対して適用することが可能である。つまり、第６及び第７実施形態は、マルチプレーンリードがpage-by-pageであるかsequentialであるかによらずに、いずれの場合にも適用することが可能である。

尚、上記説明において「読み出し電圧」とは、データを読み出す際に印加されている電圧に対応している。つまり、例えば図１０に示す波形図では選択ワード線に対して印加される電圧が階段状に表現されているが、この電圧を連続的に増加させても良い。この場合、信号ＳＴＢをアサートするタイミングを当該読み出し電圧が印加されているタイミングに合わせることにより、データが読み出される。

また、上記説明においてシーケンサ１６がセンスアンプモジュール１１に対してビット線ＢＬに読み出された電圧をセンスするタイミングを指示する制御信号ＳＴＢについて、アサートをする場合の電圧が“Ｈ”レベルである場合を例に説明したが、これに限定されない。例えば、センスアンプモジュール１１の構成によっては、アサートに対応する電圧を“Ｌ”レベルにする場合も考えられる。

また、上記説明のコマンドシーケンスにおいて、アドレス情報を１サイクルの情報で説明したが、これに限定されない。例えば、アドレス情報を５サイクルに渡って送信し、それぞれに異なるアドレス情報（例えば、プレーン情報、ブロックアドレスＢＡ、ページアドレスＰＡ等）を含ませるようにしても良い。

また、上述した変形例のように、マルチプレーンリードにおいてＳＬＣ方式で書き込まれたデータを読み出すプレーンが含まれる場合には、各コマンドシーケンスにＳＬＣコマンドが付加されることがある。

また、上記説明において「sequential reading」とは、メモリセルアレイからワード線単位でデータを読み出す動作と同じことを示している。

また、上記説明において「接続」とは電気的に接続していることを示し、直接接続される場合だけでなく、任意の素子を介して接続される場合も含んでいる。

また、上記実施形態において、ブロックＢＬＫがデータの消去単位にならなくても良い。例えば他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５,３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４,６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。

“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。

“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲｅａｄ）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。

消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。

また、メモリセル間にはエアギャップを形成することができる。
尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、２…コントローラ、３…メモリシステム、１０…メモリセルアレイ、１１…センスアンプモジュール、１２…ロウデコーダ、１３…入出力回路、１４…レジスタ、１５…ロジック制御回路、１６…シーケンサ、１７…電圧生成回路、１７…プレーンスイッチ、１９…レディ／ビジー制御回路、２０…プロセッサ、２１…内蔵メモリ、２２…ＥＣＣ回路、２３…ＮＡＮＤインターフェイス回路、２４…バッファメモリ、２５…ホストインターフェイス回路、５０…ＣＧドライバ、５１…ＳＬドライバ、６０…ＣＧスイッチ。

Claims (12)

1. 各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、
   前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、
   前記第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイと、
   を備え、
   前記第１ビットは、少なくとも第１電圧を用いて確定され、
   前記第２ビットは、前記第１電圧と異なる少なくとも第２及び第３電圧を用いて確定され、
   データの読み出し動作時において、前記第１及び第２ワード線に前記第１乃至第３電圧が印加されることにより、前記第１ビットに関連付けられた第１ページが前記第１メモリセルアレイからページ単位で読み出され、前記第１ページの読み出しに平行して、前記第２ビットに関連付けられた第２ページが前記第２メモリセルアレイからページ単位で読み出される
   ことを特徴とする半導体記憶装置。
2. 前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、
   前記第１及び第２ビット線にそれぞれ接続され、第１信号に応答して前記第１及び第２ビット線にそれぞれ読み出されたデータをセンスする第１及び第２センスアンプと、
   をさらに備え、
   前記読み出し動作において前記第１及び第２センスアンプは、前記第１及び第２ワード線に前記第１乃至第３電圧が印加されている間に、それぞれ前記第１信号を受信する
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、
   前記第１ビット線に接続され、第１信号に応答して前記第１ビット線に読み出されたデータをセンスする第１センスアンプと、
   前記第２ビット線に接続され、前記第１信号と異なる第２信号に応答して前記第２ビット線に読み出されたデータをセンスする第２センスアンプと、
   をさらに備え、
   前記読み出し動作において、前記第１センスアンプは前記第１及び第２ワード線に前記第１電圧が印加されている間に前記第１信号を受信し、前記第２センスアンプは前記第１及び第２ワード線に前記第２及び第３電圧が印加されている間にそれぞれ前記第２信号を受信する
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、
   前記第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイと、
   前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、
   前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ソース線と、
   を備え、
   前記第１ビットは、少なくとも第１電圧を用いて確定され、
   前記第２ビットは、前記第１電圧と異なる少なくとも第２及び第３電圧を用いて確定され、
   データの読み出し動作時において、前記第１及び第２ワード線に前記第２及び第３電圧が印加され、且つ前記選択された第１及び第２ワード線に前記第２電圧が印加されている間に、前記第１及び第２ソース線にそれぞれ第４電圧及び前記第４電圧と異なる第５電圧が印加され、且つ前記選択された第１及び第２ワード線に前記第３電圧が印加されている間に、前記第１及び第２ソース線にそれぞれ第６電圧及び前記第６電圧と異なる第７電圧が印加されることにより、
   前記第１ビットに関連付けられた第１ページが前記第１メモリセルアレイからページ単位で読み出され、前記第１ページの読み出しに平行して、前記第２ビットに関連付けられた第２ページが前記第２メモリセルアレイからページ単位で読み出される
   ことを特徴とする半導体記憶装置。
5. 前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、
   前記第１及び第２ビット線にそれぞれ接続され、第１信号に応答して前記第１及び第２ビット線にそれぞれ読み出されたデータをセンスする第１及び第２センスアンプと、
   をさらに備え、
   前記読み出し動作において前記第１及び第２センスアンプは、前記第１及び第２ワード線に前記第２及び第３電圧が印加されている間に、それぞれ前記第１信号を受信する
   ことを特徴とする請求項４に記載の半導体記憶装置。
6. 請求項１又は請求項４に記載の半導体記憶装置と、前記半導体記憶装置に対して前記読み出し動作を実行させるコマンドを発行することが可能なコントローラと、
   を備えることを特徴とするメモリシステム。
7. 前記コントローラが前記半導体記憶装置に前記読み出し動作を指示するコマンドシーケンスにおいて、
   前記読み出し動作における読み出し動作の実行を指示するコマンドシーケンスでは、前記第１及び第２メモリセルアレイをそれぞれ指定する第１及び第２アドレス情報が、前記第１及び第２アドレス情報の順に含まれ、
   前記読み出し動作における読み出しデータの出力を指示するコマンドシーケンスでは、前記第１及び第２アドレス情報が、前記第２及び第１アドレス情報の順に含まれる
   ことを特徴とする請求項６に記載のメモリシステム。
8. 各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、
   前記第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイと、
   前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、
   前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、
   前記第１及び第２ビット線にそれぞれ接続され、第１信号に応答して前記第１及び第２ビット線にそれぞれ読み出されたデータをセンスする第１及び第２センスアンプと、
   を備え、
   前記第１ビットは、少なくとも第１電圧を用いて確定され、
   前記第２ビットは、前記第１電圧と異なる少なくとも第２及び第３電圧を用いて確定され、
   データの読み出し動作時において、前記第１及び第２ワード線に前記第１乃至第３電圧が印加されることにより、
   前記第１及び第２ビットにそれぞれ関連付けられた第１及び第２ページが前記第１メモリセルアレイからワード線単位で読み出され、前記第１及び第２ページの読み出しに平行して、前記第１及び第２ビットに関連付けられた第３及び第４ページが前記第２メモリセルアレイからワード線単位で読み出され、
   前記第１及び第２センスアンプは、前記第１及び乃至第３電圧が印加されている間にそれぞれ前記第１信号を受信し、前記第１センスアンプが前記第１信号を受信する長さと、前記第２センスアンプが前記第１信号を受信する長さとは異なっている
   ことを特徴とする半導体記憶装置。
9. 各々が第１及び第２ビットを含む２ビット以上のデータを保持可能な第１及び第２メモリセルと、
   前記第１及び第２メモリセルをそれぞれ含む第１及び第２メモリセルアレイと、
   前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、
   を備え、
   前記第１ビットは、少なくとも第１電圧を用いて確定され、
   前記第２ビットは、前記第１電圧と異なる少なくとも第２及び第３電圧を用いて確定され、
   データの読み出し動作時において、前記第１及び第２ワード線に前記第１乃至第３電圧が印加され、且つ前記選択された第１及び第２ワード線に前記第１乃至第３電圧が印加されている間に、前記第１及び第２ソース線にそれぞれ第４電圧及び第４電圧と異なる第５電圧が印加されることにより、
   前記第１及び第２ビットにそれぞれ関連付けられた第１及び第２ページが前記第１メモリセルアレイからワード線単位で読み出され、前記第１及び第２ページの読み出しに平行して、前記第１及び第２ビットに関連付けられた第３及び第４ページが前記第２メモリセルアレイからワード線単位で読み出される
   ことを特徴とする半導体記憶装置。
10. 前記読み出し動作は、受信した前記第１メモリセルアレイに対応する第１アドレスと、前記第２メモリセルアレイに対応する第２アドレスとに基づいて実行され、
    前記第１アドレスが指定するページと、前記第２アドレスが指定するページとは異なる
    ことを特徴とする請求項１、請求項４、請求項８、及び請求項９のいずれかに記載の半導体記憶装置。
11. 前記読み出し動作において前記第１及び第２ワード線には、略同じ電圧が印加される
    ことを特徴とする請求項１、請求項４、請求項８、及び請求項９のいずれかに記載の半導体記憶装置。
12. 前記第１及び第２ワード線に印加する電圧を生成する第１回路をさらに備え、
    前記読み出し動作において前記第１及び第２ワード線には、前記第１回路に含まれた共通のドライバから電圧が供給される
    ことを特徴とする請求項１１に記載の半導体記憶装置。