JP2020091930A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、コマンドセットの入力及びユーザデータの出力に使用可能な第１パッド電極と、周辺回路に電力を供給可能な第２パッド電極と、を備える。また、この半導体記憶装置においては、コマンドセットの入力が開始された後、コマンドセットの入力が終了する前に、第２パッド電極に流れる電流が増大する。【選択図】図８

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、コマンドセットの入力及びユーザデータの出力に使用可能な第１パッド電極と、周辺回路に電力を供給可能な第２パッド電極と、を備える半導体記憶装置が知られている。
特開２０１５−１７６３０９号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、コマンドセットの入力及びユーザデータの出力に使用可能な第１パッド電極と、周辺回路に電力を供給可能な第２パッド電極と、を備える。また、この半導体記憶装置においては、コマンドセットの入力が開始された後、コマンドセットの入力が終了する前に、第２パッド電極に流れる電流が増大する。
一の実施形態に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ、アドレスデータ及びフラグビットを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、を備える。この周辺回路は、フラグビットが第１の値である場合、第１のビット数のアドレスデータによって、出力するユーザデータを特定し、フラグビットが第２の値である場合、第１のビット数よりも少ない第２のビット数のアドレスデータによって、出力するユーザデータを特定する。
第１実施形態に係るメモリシステム１００の構成を示す模式的なブロック図である。 同メモリシステム１００の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的なブロック図である。 第１実施形態に係る第１読出動作について説明するためのタイミングチャートである。 第１実施形態に係る第２読出動作について説明するためのタイミングチャートである。 比較例に係る第２読出動作について説明するためのタイミングチャートである。 第２実施形態に係る第２読出動作について説明するためのタイミングチャートである。 第３実施形態に係る第２読出動作について説明するためのタイミングチャートである。 第４実施形態に係る第２読出動作について説明するためのタイミングチャートである。 第５実施形態に係る第２読出動作について説明するためのタイミングチャートである。 同実施形態に係るデータＡ５０１，Ａ５０２について説明するための図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［メモリシステム１００］
図１は、第１実施形態に係るメモリシステム１００の構成を示す模式的なブロック図である。
メモリシステム１００は、ホストコンピュータ２００から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１００は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１００は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２００に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１００の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す通り、本実施形態に係るメモリシステム１００は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントロールダイＣＤと、を備える。これらの構成は、上面に形成されたパッド電極Ｐが露出する様にＹ方向にずらして積層され、接着剤等を介してお互いに接続されている。
図３に示す通り、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤは、それぞれ、複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
［メモリダイＭＤ］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。
図４に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリユニットＭＵに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのメモリユニットＭＵに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＢＬＫ中の全てのメモリユニットＭＵに共通に接続される。
［周辺回路ＰＣ］
周辺回路ＰＣは、図４に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
センスアンプモジュールＳＡＭは、図６に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、ビット線ＢＬに接続されたセンスアンプＳＡと、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ，ＸＤＬと、論理回路ＯＰと、これらの構成に接続された配線ＳＡＢと、を備える。
センスアンプＳＡは、ビット線ＢＬに接続されたクランプトランジスタと、クランプトランジスタに接続されたセンスノードと、センスノードに接続されたセンス回路と、センス回路に接続されたデータラッチと、データラッチに接続された電圧調整回路と、を備える。センスノードの電圧は、ビット線ＢＬの電流又は電圧に応じて変動する。センス回路は、センスノードの電圧に応じて、メモリセルＭＣのＯＮ／ＯＦＦを示す“Ｈ”又は“Ｌ”のデータをデータラッチに保持させる。データラッチは、メモリセルＭＣのＯＮ／ＯＦＦを示すデータ、ビット線ＢＬへの電圧の印加の要否を示すデータ、又はその他のデータを保持する。電圧調整回路は、データラッチに保持されたデータに応じて、ビット線ＢＬを対応する電圧供給線と導通させる。
データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬには、例えば、センスアンプＳＡ中のデータラッチに含まれるデータが適宜転送される。論理回路ＯＰは、例えば、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ中のデータに対してＡＮＤ，ＯＲ等の論理演算を行い、メモリセルＭＣに割り当てられていたユーザデータを算出する。
データラッチＸＤＬは、配線ＳＡＢ及びバスＤＢを構成する配線ｄｂに接続されている。データラッチＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータデータが格納される。
また、センスアンプモジュールＳＡＭ（図４）は、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するデータラッチＸＤＬをバスＤＢと導通させる。
電圧生成回路ＶＧは、例えば、電源端子ＶＣＣ及び接地端子ＶＳＳに接続されたチャージポンプ回路等の昇圧回路、降圧回路、及び、図示しない複数の電圧供給線を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。尚、電源端子ＶＣＣ及び接地端子ＶＳＳは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＲは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたバッファメモリと、を備える。データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。バッファメモリは、論理回路ＣＴＲからの内部制御信号に応じて、センスアンプモジュールＳＡＭ内のデータラッチＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲにデータを出力する。また、論理回路ＣＴＲからの内部制御信号に応じて、データラッチＸＤＬ又はステータスレジスタＳＴＲからデータを入力する。尚、バッファメモリは、上記シフトレジスタの一部によって実現されても良いし、ＳＲＡＭ等の構成によって実現されても良い。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
外部制御端子／ＣＥｎは、メモリダイＭＤの選択に際して用いられる。外部制御端子／ＣＥｎに“Ｌ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介したデータの入出力を行う。外部制御端子／ＣＥｎに“Ｈ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介したデータの入出力を行わない。
また、外部制御端子ＣＬＥは、コマンドレジスタＣＭＲの使用に際して用いられる。外部制御端子ＣＬＥに“Ｈ”が入力された場合、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたデータはコマンドデータＣＭＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲに転送される。
また、外部制御端子ＡＬＥは、アドレスレジスタＡＤＲの使用に際して用いられる。外部制御端子ＡＬＥに“Ｈ”が入力された場合、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたデータはアドレスデータＡＤＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲに転送される。
尚、外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力された場合、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたデータはユーザデータＤＡＴとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、バスＤＢを介してデータラッチＸＤＬに転送される。
また、外部制御端子／ＷＥは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介したデータの入力に際して用いられる。データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたデータは、外部制御端子／ＷＥの電圧の立ち上がり（入力信号の切り換え）のタイミングで入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
また、外部制御端子／ＲＥは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介したデータの出力に際して用いられる。データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち上がり（入力信号の切り換え）のタイミングで切り替わる。
［読出動作］
次に、本実施形態に係る半導体記憶装置の第１読出動作及び第２読出動作について説明する。第１読出動作は、メモリセルアレイＭＣＡに記憶されたユーザデータを、データラッチＸＤＬに転送する動作である。第２読出動作は、データラッチＸＤＬに保持されたユーザデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介してコントロールダイＣＤに出力する動作である。
［第１読出動作］
図７は、第１読出動作について説明するためのタイミングチャートである。
図７には、第１読出動作に際して入力されるコマンドセットを例示している。このコマンドセットは、データＣ００１，Ａ００１，Ａ００２，Ａ００３，Ａ００４，Ａ００５及びデータＣ００２を含む。また、図７においては、外部制御端子／ＷＥに信号“Ｌ”及び“Ｈ”が複数回交互に入力されている。
タイミングｔ００１において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ００１を入力する。即ち、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７の電圧をデータＣ００１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＣ００１は、第１読出動作の開始時に入力されるコマンドである。
タイミングｔ００２において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００１を入力する。即ち、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７の電圧をデータＡ００１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＡ００１は、カラムアドレスＣＡの一部である。
タイミングｔ００３において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００２を入力する。データＡ００２は、カラムアドレスＣＡの一部である。
タイミングｔ００４において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００３を入力する。データＡ００３は、ロウアドレスＲＡの一部である。データＡ００３は、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、サブブロックＳＢ及びワード線ＷＬを特定するページアドレスと、を含む。
タイミングｔ００５において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００４を入力する。データＡ００４は、ロウアドレスＲＡの一部である。データＡ００４は、例えば、ブロックアドレス及びページアドレスを含む。
タイミングｔ００６において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００５を入力する。データＡ００５は、コントロールダイＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するチップアドレスを含む。
タイミングｔ００７において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ００２を入力する。データＣ００２は、第１読出動作に関するコマンドセットの入力が終了したことを示すコマンドである。
次に、シーケンサＳＱＣ（図４）は、電圧生成回路ＶＧに内部制御信号を入力する。これに応じて電圧生成回路ＶＧは、読出動作に必要な電圧を生成する。
次に、シーケンサＳＱＣ（図４）は、入出力制御回路Ｉ／Ｏ内のバッファメモリに保持されているアドレスデータＡＤＤ、即ち、データＡ００１〜Ａ００５をアドレスレジスタＡＤＲに転送する。
次に、シーケンサＳＱＣ（図４）は、データＡ００１〜Ａ００５によって特定されたサブブロックＳＢ（図５）に対応する選択ゲート線（ＳＧＤ、ＳＧＳ）にＯＮ電圧を印加する。即ち、選択ゲート線（ＳＧＤ、ＳＧＳ）と、電圧生成回路ＶＧの、ＯＮ電圧を供給する電圧供給線と、を導通させる。また、特定されたワード線ＷＬに読出電圧を印加し、その他のワード線ＷＬには読出パス電圧を印加する。読出電圧は、メモリセルＭＣに記憶されているデータに応じてメモリセルＭＣがＯＮ状態又はＯＦＦ状態となる電圧である。読出パス電圧は、メモリセルＭＣに記憶されているデータに拘わらずメモリセルＭＣがＯＮ状態となる電圧であり、読出電圧よりも大きい。また、ビット線ＢＬに読出ビット線電圧を印加する。
次に、シーケンサＳＱＣ（図４）は、センスアンプＳＡ（図６）に内部制御信号を入力し、ビット線ＢＬの電圧又は電流に応じて、メモリセルＭＣのＯＮ／ＯＦＦを示す“Ｈ”又は“Ｌ”のデータを取得する。即ち、ビット線ＢＬをセンスアンプＳＡ（図６）のセンスノードと導通させ、センス回路によって上記データをデータラッチに保持させる。
尚、メモリセルＭＣが１ビットのデータを記憶する場合等には、このメモリセルＭＣのＯＮ／ＯＦＦを示すデータと、メモリセルＭＣに割り当てられたユーザデータと、が一致していても良い。
一方、メモリセルＭＣが複数ビットのデータを記憶する場合等には、メモリセルＭＣのＯＮ／ＯＦＦを示すデータとユーザデータとが一致していなくても良い。この様な場合には、例えば、読出電圧の印加及びデータの取得を複数回行っても良い。この様な場合、上記読出電圧は、例えば、回数を追うごとに大きくなる。また、この様な場合、センスアンプＳＡによって取得されたデータは、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬに適宜転送される。また、論理回路ＯＰは、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ内のデータに演算処理を行い、メモリセルＭＣのＯＮ／ＯＦＦを示すデータを、ユーザデータに変換する。
次に、シーケンサＳＱＣ（図４）は、センスアンプモジュールＳＡＭに内部制御信号を入力し、ユーザデータをデータラッチＸＤＬに転送する。
［第２読出動作］
図８は、第２読出動作について説明するためのタイミングチャートである。
図８には、第２読出動作に際して入力されるコマンドセットを例示している。このコマンドセットは、データＣ００３，Ａ００１，Ａ００２，Ａ００３，Ａ００４，Ａ００５及びデータＣ００４を含む。また、図８においては、外部制御端子／ＷＥに信号“Ｌ”及び“Ｈ”が複数回交互に入力されている。
タイミングｔ１０１において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ００３を入力する。データＣ００３は、第２読出動作の開始時に入力されるコマンドである。
タイミングｔ１０２において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００１を入力する。
タイミングｔ１０３において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００２を入力する。
タイミングｔ１０４において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００３を入力する。
タイミングｔ１０５において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００４を入力する。
タイミングｔ１０６において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ００５を入力する。
タイミングｔ１０７において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ００４を入力する。データＣ００４は、第２読出動作に関するコマンドセットの入力が終了したことを示すコマンドである。
タイミングｔ１０６とタイミングｔ１０７との間のタイミングｔ１１１において、シーケンサＳＱＣ（図４）は、カラムアドレスＣＡの転送を行う。即ち、入出力制御回路Ｉ／Ｏ内のバッファメモリに保持されているアドレスデータＡＤＤのうちのカラムアドレスＣＡに対応する部分、即ち、データＡ００１，Ａ００２をアドレスレジスタＡＤＲに転送する。
タイミングｔ１０７において、シーケンサＳＱＣ（図４）は、データＣ００４の入力の有無を判定する。データＣ００４が入力されていた場合には第２読出動作を続行し、データＣ００４が入力されていなかった場合には、第２読出動作を中断する。
タイミングｔ１１２において、シーケンサＳＱＣ（図４）は、バスＤＢのセットアップを行う。例えば、バスＤＢを構成する複数の配線ｄｂに対してプリチャージ等を行う。
タイミングｔ１１３において、シーケンサＳＱＣ（図４）は、プリフェッチ動作を行う。即ち、データＡ００１，Ａ００２によって特定されたユーザデータを、バスＤＢを介して、入出力制御回路Ｉ／Ｏ内のバッファ回路に転送する。
タイミングｔ１１４以降において、コントロールダイＣＤはメモリダイＭＤから、ユーザデータを取得する。即ち、外部制御端子／ＲＥを適宜“Ｌ”から“Ｈ”に立ち上げ、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７の各端子の電圧をユーザデータとして読み取る。
尚、図８の例においては、電源端子ＶＣＣに対応するパッド電極Ｐに流れる電流ＩＰが、タイミングｔ１１１を境に増大し、タイミングｔ１１３とタイミングｔ１１４との間のタイミングで減少している。これは、タイミングｔ１１１から上記タイミングにかけて行われるカラムアドレスＣＡの転送、バスＤＢのセットアップ及びプリフェッチ動作に際しメモリダイＭＤにおいて消費される電力が、タイミングｔ１１１以前に消費される電力、及び、上記タイミング以降に消費される電力よりも大きいためである。従って、タイミングｔ１０７においてデータＣ００４が入力されず、第２読出動作が中断された場合には、図８に点線で示す様に、タイミングｔ１０７以降で電流ＩＰが減少する場合もある。
［比較例］
図９は、比較例に係る第２読出動作について説明するためのタイミングチャートである。
比較例に係る第２読出動作は、基本的には第１実施形態と同様に行われる。しかしながら、比較例においては、タイミングｔ１０７の後のタイミングｔ１２１においてカラムアドレスＣＡの転送が行われている。また、その後のタイミングｔ１２２においてバスＤＢのセットアップが、その後のタイミングｔ１２３においてプリフェッチ動作が、その後のタイミングｔ１２４以降においてユーザデータの出力が行われる。タイミングｔ１２１，ｔ１２２，ｔ１２３，ｔ１２４における動作は、全て第１実施形態と比較して遅いタイミングで行われる。
［効果］
第１実施形態に係る半導体記憶装置においては、図８を参照して説明した様に、タイミングｔ１１１〜ｔ１１４における動作を、比較例よりも早いタイミングで行うことが可能であり、データＣ００４が入力されるタイミングｔ１０７からユーザデータの出力が開始されるタイミングｔ１１４までの時間Ｔ１を短縮可能である。即ち、第２読出動作に要する時間を短縮して、高速に動作する半導体記憶装置を提供可能である。
［第２実施形態］
次に、図１０を参照して、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されているが、第２読出動作の一部において第１実施形態と異なっている。
図１０は、第２実施形態に係る第２読出動作について説明するためのタイミングチャートである。図１０において、図８と同様の部分には図８と同一の符号を付し、説明を省略する。
図１０には、第２読出動作に際して入力されるコマンドセットを例示している。このコマンドセットは、図８に例示したコマンドセットに加え、データＣ２０１を含む。データＣ２０１は、コマンドデータＣＭＤであるものの、第２読出動作に使用されるメモリダイＭＤを指定する情報を含んでいる。
タイミングｔ１０１よりも前のタイミングｔ２０１において、コントロールダイＣＤは、メモリダイＭＤにコマンドデータＣＭＤとしてデータＣ２０１を入力する。
タイミングｔ１０１〜ｔ１０７において、コントロールダイＣＤは、第１実施形態と同様の動作を行う。
タイミングｔ１０５とタイミングｔ１０６の間のタイミングｔ２１１において、シーケンサＳＱＣ（図４）は、カラムアドレスＣＡの転送を行う。また、その後のタイミングｔ２１２においてバスＤＢのセットアップが、その後のタイミングｔ２１３においてプリフェッチ動作が、その後のタイミングｔ２１４以降においてユーザデータの出力が行われる。タイミングｔ２１１，ｔ２１２，ｔ２１３，ｔ２１４における動作は、全て比較例と比較して早いタイミングで行われる。
この様な方法によっても、第２読出動作に要する時間を短縮して、高速に動作する半導体記憶装置を提供可能である。
尚、図１０の例において、電源端子ＶＣＣに対応するパッド電極Ｐに流れる電流ＩＰは、タイミングｔ２１１を境に増大し、タイミングｔ２１３とタイミングｔ２１４との間のタイミングで減少している。
ここで、本実施形態においては、チップアドレスを含むデータＡ００５が入力されるよりも前にメモリダイＭＤによる各動作が行われる。この様な場合、図１０に点線で示す様に、指定されていないメモリダイＭＤにおいても同様の動作が行われてしまい、指定されていないメモリダイＭＤの電源端子ＶＣＣに対応するパッド電極Ｐに流れる電流ＩＰ´が増大してしまい、消費電力の増大を招いてしまう恐れがある。
そこで、本実施形態においては、データＣ２０１の入力によってメモリダイＭＤを指定して、他のメモリダイＭＤにおける消費電力の増大を抑制している。
［第３実施形態］
次に、図１１を参照して、第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されているが、第２読出動作の一部において第２実施形態と異なっている。
図１１は、第３実施形態に係る第２読出動作について説明するためのタイミングチャートである。図１１において、図１０と同様の部分には図１０と同一の符号を付し、説明を省略する。
第３実施形態に係る第２読出動作では、タイミングｔ１０３とタイミングｔ１０４の間のタイミングｔ３１１において、シーケンサＳＱＣ（図４）がカラムアドレスＣＡの転送を行う。また、その後のタイミングｔ３１２においてバスＤＢのセットアップが、その後のタイミングｔ３１３においてプリフェッチ動作が、その後のタイミングｔ３１４以降においてユーザデータの出力が行われる。タイミングｔ３１１，ｔ３１２，ｔ３１３，ｔ３１４における動作は、全て第２実施形態と比較して早いタイミングで行われる。
この様な方法によっても、第２読出動作に要する時間を短縮して、高速に動作する半導体記憶装置を提供可能である。また、第２実施形態と同様に、他のメモリダイＭＤにおける消費電力の増大を抑制可能である。
尚、図１１の例において、電源端子ＶＣＣに対応するパッド電極Ｐに流れる電流ＩＰは、タイミングｔ３１１を境に増大し、タイミングｔ３１３とタイミングｔ３１４との間のタイミングで減少している。
［第４実施形態］
次に、図１２を参照して、第４実施形態に係る半導体記憶装置について説明する。第４実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されているが、第２読出動作の一部において第２実施形態と異なっている。
図１２は、第４実施形態に係る第２読出動作について説明するためのタイミングチャートである。図１２において、図１０と同様の部分には図１０と同一の符号を付し、説明を省略する。
第４実施形態に係る第２読出動作では、タイミングｔ１０１とタイミングｔ１０２の間のタイミングｔ４１１において、シーケンサＳＱＣ（図４）がカラムアドレスＣＡの転送を行う。尚、タイミングｔ４１１においては、まだカラムアドレスＣＡに対応するデータＡ００１，Ａ００２が入力されていない。従って、シーケンサＳＱＣ（図４）は、予め定められたカラムアドレスＣＡを転送する。
また、その後のタイミングｔ４１２においてバスＤＢのセットアップが、その後のタイミングｔ４１３においてプリフェッチ動作が、その後のタイミングｔ４１４以降においてユーザデータの出力が行われる。タイミングｔ４１１，ｔ４１２，ｔ４１３，ｔ４１４における動作は、全て第２実施形態と比較して早いタイミングで行われる。
この様な方法によっても、第２読出動作に要する時間を短縮して、高速に動作する半導体記憶装置を提供可能である。また、第２実施形態と同様に、他のメモリダイＭＤにおける消費電力の増大を抑制可能である。
尚、図１２の例において、電源端子ＶＣＣに対応するパッド電極Ｐに流れる電流ＩＰは、タイミングｔ４１１を境に増大し、タイミングｔ４１３とタイミングｔ４１４との間のタイミングで減少している。
［第５実施形態］
次に、図１３を参照して、第５実施形態に係る半導体記憶装置について説明する。第５実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されているが、第２読出動作の一部において第１実施形態と異なっている。
図１３は、第５実施形態に係る第２読出動作について説明するためのタイミングチャートである。図１３において、図８と同様の部分には図８と同一の符号を付し、説明を省略する。
図１３には、第２読出動作に際して入力されるコマンドセットを例示している。このコマンドセットは、図８に例示したコマンドセットと基本的には同様であるが、データＡ００１のかわりに、データＡ５０１又はデータＡ５０２を含む。データＡ５０１は、カラムアドレスＣＡに関するデータ、チップアドレス及びフラグビットを含んでいる。データＡ５０２は、データＡ００１とほぼ同様であるが、フラグビットを含んでいる。
タイミングｔ１０２において、コントロールダイＣＤは、メモリダイＭＤにアドレスデータＡＤＤとしてデータＡ５０１又はデータＡ５０２を入力する。
タイミングｔ１０２においてデータＡ５０１が入力された場合、例えば、タイミングｔ１０２において入力されたデータの最下位ビットが“１”であった場合、シーケンサＳＱＣ（図４）は、図１３に例示する様に第２読出動作を実行する。
即ち、タイミングｔ１０２とタイミングｔ１０３の間のタイミングｔ５１１において、シーケンサＳＱＣ（図４）は、カラムアドレスＣＡの転送を行う。例えば、シーケンサＳＱＣ（図４）は、予め定められた複数通りのカラムアドレスＣＡの中から、データＡ５０１に含まれるカラムアドレスＣＡに関するデータに対応する一のカラムアドレスＣＡを選択して、アドレスレジスタＡＤＲに転送する。
また、その後のタイミングｔ５１２においてバスＤＢのセットアップが、その後のタイミングｔ５１３においてプリフェッチ動作が、その後のタイミングｔ５１４以降においてユーザデータの出力が行われる。
タイミングｔ１０２においてデータＡ５０２が入力された場合、例えば、タイミングｔ１０２において入力されたデータの最下位ビットが“０”であった場合、シーケンサＳＱＣ（図４）は、第１実施形態又は比較例と同様の態様で第２読出動作を実行する。
この様な方法によっても、第２読出動作に要する時間を短縮して、高速に動作する半導体記憶装置を提供可能である。また、データＡ５０１の入力によってメモリダイＭＤを特定することにより、データＣ２０１の入力を省略して、消費電力の増大を抑制しつつ第２読出動作に要する時間を更に削減可能である。
尚、図１３の例において、電源端子ＶＣＣに対応するパッド電極Ｐに流れる電流ＩＰは、タイミングｔ５１１を境に増大し、タイミングｔ５１３とタイミングｔ５１４との間のタイミングで減少している。
次に、図１４を参照して、上記データＡ５０１及びデータＡ５０２について説明する。図１４は、データＡ５０１及びデータＡ５０２の構成例を示す図である。尚、図１４には、比較のために、データＡ００１，Ａ００２を例示している。
データＡ００１は、例えば、カラムアドレスＣＡの一部として８つのビットＣｏｌ０〜Ｃｏｌ７を含んでいる。データＡ００２は、例えば、カラムアドレスＣＡの一部として５つのビットＣｏｌ８〜Ｃｏｌ１２を含んでいる。従って、データＡ００１，Ａ００２を含むカラムアドレスＣＡは、１３ビットのデータを含んでいる。従って、カラムアドレスＣＡは、２＾１３＝８１９２通りのカラムアドレスＣＡを指定可能である。
データＡ５０１は、例えば、カラムアドレスＣＡの一部として４つのビットＣＯＬ０〜ＣＯＬ３を含んでいる。従って、データＡ５０１によれば、２＾４＝１６通りのカラムアドレスＣＡを指定可能である。また、データＡ５０１は、例えば、チップアドレスとして３つのビットＣＨＰ０〜ＣＨＰ２を含んでいる。従って、データＡ５０１によれば、２＾３＝８つのメモリダイＭＤから１のメモリダイＭＤを指定可能である。また、データＡ５０１は、フラグビットＦＬＧ１を含んでいる。フラグビットＦＬＧ１は、データＡ５０１の最下位ビットである。
データＡ５０２は、基本的にはデータＡ００１と同様に構成されているが、最下位ビットがカラムアドレスＣＡの一部でなく、フラグビットＦＬＧ０となっている。上記タイミングｔ１０２においてデータＡ５０２が入力された場合、データＡ５０２及びデータＡ００２によって２＾１２＝４０９６通りのカラムアドレスＣＡを指定可能である。
ここで、半導体記憶装置の仕様等によっては、アドレスデータ等の一部のビットが使用されない場合がある。例えば、Ｔｏｇｇｌｅ ＤＤＲ２仕様においては、データＡ００１に相当するアドレスデータの最下位ビットが使用されず、奇数ビットの選択が行われない。従って、この様な仕様において本実施形態の技術を使用することにより、使用されていないビットを有効に活用して、使用方法に応じた柔軟な制御を行うことが可能となる。
尚、図１４の例においては、データＡ５０１及びデータＡ５０２の最下位ビットをフラグビットとして使用している。しかしながら、使用方法に応じて、最下位ビット以外のビットをフラグビットとして使用しても良い。
［その他の実施形態］
以上の実施形態は、あくまでも例示であり、具体的な態様等は適宜変更可能である。
例えば、図２，３には、実装基板ＭＳＢに複数のメモリダイＭＤ及びコントロールダイＣＤが積層され、実装基板ＭＳＢ、複数のメモリダイＭＤ及びコントロールダイＣＤのパッド電極ＰがボンディングワイヤＢを介して接続されている例を示した。しかしながら、実装基板ＭＳＢ上の所定の領域にメモリダイＭＤを積層し、実装基板ＭＳＢ上の他の領域にコントロールダイＣＤを配置しても良い。また、メモリダイＭＤの全てを一か所に積層するのでなく、積層された複数のメモリダイＭＤを複数個所に分散して積層しても良い。また、全てのメモリダイＭＤを直接実装基板ＭＳＢ上に設けても良い。また、実装基板ＭＳＢ及び複数のメモリダイＭＤのパッド電極Ｐは、ボンディングワイヤＢでなく、他の電極や配線等によって接続されていても良い。例えば、メモリダイＭＤの基板等を貫通する電極、所謂ＴＳＶ（Through Silicon Via）電極等によって接続されていても良い。
また、例えば、図４には、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを示した。ここで、これら外部制御端子に関する符号の“／”は、入力される信号が反転信号であることを示している。外部制御端子が反転信号を入力するものを、非反転信号を入力するものにしても良いし、非反転信号を入力するものを、反転信号を入力するものにしても良い。この場合、上記外部制御端子のうちの少なくとも一つが、ＣＥｎ，／ＣＬＥ，／ＡＬＥ，ＷＥ，ＲＥに置き換えられても良い。例えば図８〜図１３に点線で例示した通り、外部制御端子／ＲＥに入力される信号は、外部制御端子ＲＥに入力される信号と反転する。
また、図１０〜図１２に示した通り、第２実施形態〜第４実施形態においては、タイミングｔ２０１において、コントロールダイＣＤがメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ２０１を入力していた。しかしながら、これらの実施形態において、データＣ２０１の入力を省略しても良い。この場合、図１０〜図１２に示した様に、第２読出動作の対象であるメモリダイＭＤだけでなく、他のメモリダイＭＤにおいても、パッド電極Ｐに流れる電流ＩＰ´が、タイミングｔ２１１，ｔ３１１，ｔ４１１を境に増大する。この電流ＩＰ´は、チップアドレスを含むデータＡ００５が入力されるタイミングｔ１０６以降に減少させることが可能である。この様な方法によれば、データＣ２０１の入力を省略して、第２読出動作に要する時間を更に短縮可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＡＤＤ…アドレスデータ、ＣＭＤ…コマンドデータ、ＰＣ…周辺回路、Ｐ…パッド電極。

Claims (5)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、
    前記コマンドセットの入力及び前記ユーザデータの出力に使用可能な第１パッド電極と、
    前記周辺回路に電力を供給可能な第２パッド電極と
    を備え、
    前記コマンドセットの入力が開始された後、前記コマンドセットの入力が終了する前に、前記第２パッド電極に流れる電流が増大する
    半導体記憶装置。
  2. 前記コマンドセットは、第１コマンドデータと、この第１コマンドデータの後に入力される前記アドレスデータと、前記アドレスデータの後に入力される第２コマンドデータと、を含み、
    前記アドレスデータの入力が開始された後、前記第２コマンドデータの入力が開始される前に、前記第２パッド電極に流れる電流が増大する
    請求項１記載の半導体記憶装置。
  3. 前記アドレスデータの入力が開始された後、前記アドレスデータの入力が終了する前に、前記第２パッド電極に流れる電流が増大する
    請求項１又は２記載の半導体記憶装置。
  4. 複数のメモリセルを含むメモリセルアレイと、
    このメモリセルアレイに接続され、コマンドデータ、アドレスデータ及びフラグビットを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と
    を備え、
    前記周辺回路は、
    前記フラグビットが第１の値である場合、第１のビット数のアドレスデータによって、出力する前記ユーザデータを特定し、
    前記フラグビットが第２の値である場合、前記第１のビット数よりも少ない第２のビット数のアドレスデータによって、出力する前記ユーザデータを特定する
    半導体記憶装置。
  5. 前記周辺回路に接続された複数の第１パッド電極と、
    前記周辺回路に接続された第２パッド電極と
    を備え、
    前記周辺回路は、
    前記第２パッド電極への入力信号の切り換えのタイミングで、前記複数の第１パッド電極への入力信号を、前記コマンドセットを構成する複数の第１データのうちの一つとして受信し、
    前記フラグビットが第１の値である場合、第１の数の前記第１データによって、出力する前記ユーザデータを特定し、
    前記フラグビットが第２の値である場合、前記第１の数よりも少ない第２の数の前記第１データによって、出力する前記ユーザデータを特定する
    請求項４記載の半導体記憶装置。
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