TW202309888A - 記憶體陣列 - Google Patents

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黃家恩
劉逸青
奕 王
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Abstract

本文中所揭示的內容係關於一種記憶體陣列。在一個態樣中，記憶體陣列包含記憶體單元的第一集合，第一集合包含記憶體單元的第一子集及記憶體單元的第二子集。在一個態樣中，記憶體陣列包含第一開關，第一開關包含連接至記憶體單元的第一子集的第一電極的第一電極及連接至第一全域線的第二電極。在一個態樣中，記憶體陣列包含第二開關，第二開關包含連接至記憶體單元的第二子集的第一電極的第一電極及連接至第一全域線的第二電極。

Description

基於開關來降低記憶體系統的電容性負載
無
諸如電腦、可攜式裝置、智慧型手機、物聯網(internet of thing，IoT)裝置等電子裝置的發展已引起對記憶體裝置的需求增加。一般而言，記憶體裝置可為揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置可在提供電力時儲存資料，但一旦斷電便可丟失所儲存資料。不同於揮發性記憶體裝置，非揮發性記憶體裝置即使在斷電之後亦可保留資料，但可能比揮發性記憶體裝置更慢。
無
以下揭示內容提供了用於實施所提供主題的不同特徵的許多不同實施例或實例。下面描述元件及配置的具體實例係為了簡化本揭露的一實施例。當然，這些僅僅為實例且不意欲作為限制。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成有附加特徵以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露的一實施例可在各種實例中重複附圖標記及/或字母。此重複係出於簡化及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對術語來描述如圖中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，一種記憶體系統包含用於將區域線(local line)耦接至全域線(global line)或將區域線與全域線去耦的一或多個開關。區域線可為金屬導軌，兩個或更多個記憶體單元連接至該金屬導軌。舉例而言，區域線可為區域選擇線，記憶體單元的第一電極(例如汲極(或源極)電極)連接至該區域選擇線。舉例而言，區域線可為區域位元線，記憶體單元的第二電極(例如源極(或汲極)電極)連接至該區域位元線。全域線可為金屬導軌，所選擇區域線中的一或多者可經由開關電耦接至該金屬導軌。舉例而言，全域線可為全域選擇線，兩條或更多條區域選擇線可經由開關電耦接至該全域選擇線。舉例而言，全域線可為全域位元線，兩條或更多條區域位元線可經由開關電耦接至該全域位元線。
有利地，採用所揭示開關的記憶體系統可實現若干益處。在一個態樣中，全域線與區域線之間的開關可單獨用以或操作以將各別區域線電耦接至全域線或將各別區域線與全域線電去耦。藉由將所選擇區域線耦接至全域線，連接至所選擇區域線的記憶體單元集合的子集可電耦接至全域線，而連接至未經選擇的區域線的記憶體單元集合的另一子集可與全域線電去耦。因此，全域線可具有對應於記憶體單元集合的所選擇子集的電容性負載，而非對應於記憶體單元的整個集合的電容性負載。因此，具有大量記憶體單元的記憶體單元集合可經由具有對應於記憶體單元集合的子集的低電容性負載的全域線組態或操作。藉由降低電容性負載，可提高記憶體系統的操作速度。而且，藉由降低電容性負載，可降低記憶體系統的功耗。
第1圖為根據一個實施例的記憶體系統100的圖。在一些實施例中，記憶體系統100實施為積體電路。在一些實施例中，記憶體系統100包含記憶體控制器105及記憶體陣列120。記憶體陣列120可包含配置成二維或三維陣列的複數個存儲電路或記憶體單元125。每一記憶體單元125可連接至對應閘極線GL及對應位元線BL。每一閘極線GL可包含任何導電材料。記憶體控制器105可根據通過閘極線GL及位元線BL的電訊號將資料寫入記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，記憶體系統100包含比第1圖中所示出的更多的、更少的或與第1圖中所示出的不同的元件。
記憶體陣列120為儲存資料的硬體元件。在一個態樣中，記憶體陣列120被體現為半導體記憶體裝置。記憶體陣列120包含複數個存儲電路或記憶體單元125。在一些實施例中，記憶體陣列120包含各自在第一方向上延伸的閘極線GL0、GL1、…、GLJ及各自在第二方向上延伸的位元線BL0、BL1、...、BLK。閘極線GL及位元線BL可為導電金屬或導電導軌。每一閘極線GL可包含字元線及控制線。在一個態樣中，每一記憶體單元125連接至對應閘極線GL及對應位元線BL，且可以根據通過對應閘極線GL及對應位元線BL的電壓或電流來操作。在一個態樣中，每一記憶體單元125可為非揮發性記憶體單元。在一些實施例中，記憶體陣列120包含附加線(例如讀出線、參考線、參考控制線、電力導軌等)。
記憶體控制器105為控制記憶體陣列120的操作的硬體元件。在一些實施例中，記憶體控制器105包含位元線控制器112、閘極線控制器114及時序控制器110。在一種組態中，閘極線控制器114為提供通過記憶體陣列120的一或多條閘極線GL的電壓或電流的電路。在一個態樣中，位元線控制器112為提供通過記憶體陣列120的一或多條位元線BL的電壓或電流且經由一或多條讀出線讀出來自記憶體陣列120的電壓或電流的電路。在一種組態中，時序控制器110為向閘極線控制器114及位元線控制器112提供控制訊號或時脈訊號以同步位元線控制器112及閘極線控制器114的操作的電路。位元線控制器112可連接至記憶體陣列120的位元線BL及讀出線，且閘極線控制器114可連接至記憶體陣列120的閘極線GL。在一個實例中，為了將資料寫入記憶體單元125，閘極線控制器114經由連接至記憶體單元125的閘極線GL將電壓或電流施加至記憶體單元125，且位元線控制器112經由連接至記憶體單元125的位元線BL將對應於待儲存的資料的電壓或電流施加至記憶體單元125。在一個實例中，為了自記憶體單元125讀取資料，閘極線控制器114經由連接至記憶體單元125的閘極線GL將電壓或電流施加至記憶體單元125，且位元線控制器112經由連接至記憶體單元125的讀出線或位元線讀出對應於由記憶體單元125儲存的資料的電壓或電流。在一些實施例中，記憶體控制器105包含比第1圖中所示出的更多的、更少的或與第1圖中所示出的不同的元件。
第2圖為示出根據一個實施例的三維記憶體陣列210A、…、210N的圖。在一些實施例中，記憶體陣列120包含記憶體陣列210A、…、210N。每一記憶體陣列210包含配置成三維陣列的複數個記憶體單元125。在一些實施例中，每一記憶體陣列210可包含相同數目的記憶體單元125。在一些實施例中，兩個或更多個記憶體陣列210可包含不同數目的記憶體單元125。在一種組態中，記憶體陣列210A、...、210N沿著Z方向堆疊。每一記憶體陣列210可在記憶體陣列210的一側具有位元線BL且在記憶體陣列210的相對側具有選擇線SL。在一些實施例中，兩個相鄰記憶體陣列210可共享選擇線SL。在一些實施例中，兩個相鄰記憶體陣列210可共享位元線BL。舉例而言，記憶體陣列210N-1、210N共享或電耦接至選擇線SL的集合。舉例而言，記憶體陣列210N-2、210N-1共享或電耦接至位元線BL的集合。藉由共享選擇線SL及/或位元線BL，可減少記憶體控制器105的經由選擇線SL及/或位元線BL施加訊號的驅動器的數目以實現面積效率。在一些實施例中，記憶體陣列120包含附加記憶體陣列，附加記憶體陣列可具有與第2圖中所示出的分離的選擇線SL及/或位元線BL。
第3圖為示出根據一個實施例的包含開關SS、SB以降低電容性負載的三維記憶體陣列210的一部分的圖。在第3圖中，記憶體陣列210包含記憶體單元的第一集合及記憶體單元的第二集合。在一種組態中，記憶體單元的第一集合包含可電耦接至沿著Y方向延伸的全域位元線BL[0]及全域選擇線SL[0]的記憶體單元的子集310[00]、…、310[03]。在一種組態中，記憶體單元的第二集合包含可電耦接至沿著Y方向延伸的全域位元線BL[1]及全域選擇線SL[1]的記憶體單元的子集310[10]、…、310[13]。記憶體單元的每一子集310可包含沿著Z方向安置的F個記憶體單元M (記憶體單元125)。記憶體單元的每一集合可包含比第3圖中所示出的更多數目的沿著Y方向的記憶體單元的子集310。記憶體陣列210可包含比第3圖中所示出的更多數目的記憶體單元的集合，這些記憶體單元沿著X方向堆疊。藉由配置如第3圖中所示出的記憶體單元，可增加記憶體陣列210的存儲密度。
在一種組態中，記憶體單元的每一子集310包含沿著Z方向安置的F個記憶體單元M。每一記憶體單元M可為可儲存資料的揮發性記憶體單元、非揮發性記憶體單元或任何記憶體單元。每一記憶體單元M可體現為電晶體(例如MOSFET、GAAFET、FinFET等)。每一記憶體單元M可包含耦接至區域選擇線LSL的第一電極(例如汲極電極)、耦接至區域位元線LBL的第二電極(例如源極電極)及耦接至對應字元線WL[X][Z]的第三電極(例如閘極電極)。每一記憶體單元M可根據施加至記憶體單元M的閘極電極的電壓來儲存資料或傳導電流。字元線WL[X][Y]可沿著X方向延伸以將不同集合中的對應記憶體單元M的閘極電極連接至記憶體控制器(例如閘極線控制器114)。在一種組態中，記憶體單元M的子集310並聯耦接於區域選擇線LSL與區域位元線LBL之間。區域選擇線LSL可為金屬導軌，記憶體單元的子集310的第一電極(例如汲極電極)連接於該金屬導軌處。區域位元線LBL可為金屬導軌，記憶體單元的子集310的第二電極(例如源極電極)連接於該金屬導軌處。區域選擇線LSL可沿著Z方向延伸且連接至對應開關SS。類似地，區域位元線LBL可沿著Z方向延伸且連接至對應開關SB。
每一開關SB可體現為電晶體(例如MOSFET、GAAFET、FinFET等)。每一開關SB可包含連接至區域位元線LBL的第一電極(例如汲極電極)、連接至對應全域位元線BL的第二電極(例如源極電極)及連接至對應開關控制線SBL的第三電極(例如閘極電極)。開關控制線SBL可為沿著X方向延伸的金屬導軌以將記憶體控制器105 (例如閘極線控制器114)連接至開關SB的閘極電極。根據經由開關控制線SBL施加的電壓或訊號，可啟用或禁用連接至開關控制線SBL的一或多個開關SB。舉例而言，回應於經由開關控制線SBL提供的對應於邏輯狀態『1』的電壓，可啟用開關SB以將記憶體單元的子集310的第二電極(例如源極電極)電耦接至全域位元線BL。舉例而言，回應於經由開關控制線SBL提供的對應於邏輯狀態『0』的電壓，可禁用開關SB以將記憶體單元的子集310的第二電極(例如源極電極)與全域位元線BL電去耦。
每一開關SS可體現為電晶體(例如MOSFET、GAAFET、FinFET等)。開關SS可包含連接至區域選擇線LSL的第一電極(例如源極電極)、連接至對應全域選擇線SL的第二電極(例如汲極電極)及連接至對應開關控制線SSL的第三電極(例如閘極電極)。開關控制線SSL可為沿著X方向延伸的金屬導軌以將記憶體控制器105 (例如閘極線控制器114)連接至開關SS的閘極電極。根據經由開關控制線SSL施加的電壓或訊號，可啟用或禁用連接至開關控制線SSL的一或多個開關SS。舉例而言，回應於經由開關控制線SSL提供的對應於邏輯狀態『1』的電壓，可啟用開關SS以將記憶體單元的子集310的第一電極(例如汲極電極)電耦接至全域選擇線SL。舉例而言，回應於經由開關控制線SSL提供的對應於邏輯狀態『0』的電壓，可禁用開關SS以將記憶體單元的子集310的第一電極(例如汲極電極)與全域選擇線SL電去耦。
在一種組態中，全域選擇線SL為金屬導軌，對應開關SS連接於該金屬導軌處。金屬選擇線SL可沿著Y方向延伸。在一種實施方式中，全域選擇線SL可連接至記憶體控制器105 (例如位元線控制器112)。全域位元線BL可為金屬導軌，對應開關SB連接於該金屬導軌處。全域位元線BL可與全域選擇線SL平行地沿著Y方向延伸。在一種實施方式中，全域位元線BL可連接至記憶體控制器105 (例如位元線控制器112)。
在一種組態中，開關SB、SS可根據來自記憶體控制器105 (例如閘極線控制器114)的電壓或訊號來操作或組態，以將記憶體單元的子集310選擇性地電耦接至對應全域線BL、SL。舉例而言，根據連接至區域選擇線LSL[X0]、…、LSL[X3]及區域位元線LBL[X0]、…、LBL[X3]的記憶體單元的集合310[X0]、…、310[X3]，連接至區域選擇線LSL[XY]及區域位元線LBL[XY]的記憶體單元的子集310[XY]可經由所選擇開關SB、SS電耦接至全域位元線BL[X]及全域選擇線SL[X]。同時，連接至其他區域選擇線LSL及區域位元線LBL的記憶體單元的其他子集310可與全域位元線BL[X]及全域選擇線SL[X]電去耦。藉由經由開關SB、SS將記憶體單元的所選擇子集310[XY]電耦接至全域位元線BL[X]及全域選擇線SL[X]，全域位元線BL[X]及全域選擇線SL[X]可具有對應於記憶體單元的所選擇子集310[XY]，而非記憶體單元的集合310[X0]、…、310[X3]的電容性負載。因此，可實施全域位元線BL[X]及全域選擇線SL[X]以提供具有降低的電容性負載的電壓或電流。藉由降低電容性負載，可以提高的速度及/或較低的功耗操作或組態記憶體單元M。
在一種組態中，開關控制線SSL[Y]、SBL[Y]連接至相同驅動器。在此組態中，可根據來自驅動器的電壓、電流或脈衝同時啟用或禁用連接至開關控制線SSL[Y]、SBL[Y]的開關SB、SS。藉由實施相同驅動器來組態或操作開關SB、SS，可減少驅動器的數目以實現面積效率。
在一些實施例中，記憶體陣列210包含開關SB、SS中的任一者，但可缺少開關SB、SS中的另一者。舉例而言，記憶體陣列210包含如第3圖中所示出的開關SB，其中開關SS被省略且區域選擇線LSL[X0]、LSL[X1]、LSL[X2]、LSL[X3]連接至對應全域選擇線SL[X]。舉例而言，記憶體陣列210包含如第3圖中所示出的開關SS，其中開關SB被省略且區域位元線LBL[X0]、LBL[X1]、LBL[X2]、LBL[X3]連接至對應全域位元線BL[X]。開關SS或SB可分別用以或操作以將記憶體單元的子集310電耦接至對應全域線或將記憶體單元的子集310與對應全域線電去耦。
第4A圖為示出根據一個實施例的兩個三維記憶體陣列210A、210B的圖。在一些實施例中，記憶體陣列210A、210B具有相同數目的記憶體單元。舉例而言，記憶體陣列210A具有沿著Z方向的記憶體單元的F個堆疊，其中記憶體陣列210B具有沿著Z方向的記憶體單元的F個堆疊。在一個態樣中，記憶體陣列210A、210B可沿著Z方向安置，其中記憶體陣列210A、210B可共享全域位元線BL。全域位元線BL可連接或路由至位元線控制器112。藉由共享兩個記憶體陣列210A、210B的全域位元線BL，可實現面積效率。
第4B圖為示出根據一個實施例的兩個三維記憶體陣列210A、210B的圖。在一些實施例中，記憶體陣列210A、210B具有不同數目的記憶體單元。舉例而言，記憶體陣列210A具有沿著Z方向的記憶體單元的F個堆疊，其中記憶體陣列210B具有沿著Z方向的記憶體單元的E個堆疊。如第4B圖中所示出，具有不同大小或不同數目的記憶體單元的不同記憶體陣列210A、210B可配置為共享全域位元線BL或全域選擇線SL以實現面積效率。
第5圖為示出根據一個實施例的驅動器DS[0]、DS[1]、D[0]、…、D[F-1]的圖。驅動器DS[0]、DS[1]、D[0]、…、D[F-1]可為閘極線控制器114的一部分。在一個態樣中，驅動器DS[0]、DS[1]、D[0]、…、D[F-1]連接至兩個或更多個開關或兩個或更多個記憶體單元以實現面積效率。
在一種組態中，連接至記憶體單元的子集310[01]的開關SS、SB的閘極電極經由開關控制線SSL[1]、SBL[1]連接至驅動器DS[1]的輸出端。在一種組態中，連接至記憶體單元的子集310[00]的開關SS、SB的閘極電極經由開關控制線SSL[0]、SBL[0]連接至驅動器DS[0]的輸出端。藉由共享驅動器DS來針對記憶體單元的相同子集310驅動開關SS、SB，而非實施分離的驅動器來驅動開關SS、SB，可減少驅動器的數目以實現面積效率。
在一種組態中，記憶體單元的子集310[00]中的每一記憶體單元的閘極電極及記憶體單元的子集310[01]中的對應記憶體單元的閘極電極經由字元線WL連接至驅動器D[X]的輸出端。舉例而言，記憶體單元的子集310[00]中的第一記憶體單元的閘極電極及記憶體單元的子集310[01]中的第一記憶體單元的閘極電極經由字元線WL[0][0]、WL[1][0]連接至驅動器D[0]的輸出端。舉例而言，記憶體單元的子集310[00]中的第F記憶體單元的閘極電極及記憶體單元的子集310[01]中的第F記憶體單元的閘極電極經由字元線WL[0][F-1]、WL[1][F-1]連接至驅動器D[F-1]的輸出端。儘管在第5圖中示出了記憶體單元的兩個子集310[01]、310[00]，但每一驅動器D的輸出端可經由字元線連接至其他子集(例如310[02]、310[03])中的附加記憶體單元。藉由共享驅動器D來驅動記憶體單元的不同子集310中的多個記憶體單元，可減少驅動器的數目以實現面積效率。
第6圖為示出根據一個實施例的用於操作記憶體陣列120的脈衝P1、P2、P3、P4的時序圖600。在一些實施例中，脈衝P1、P2、P3、P4由記憶體控制器105 (例如閘極線控制器114)產生。
在一種方法中，將脈衝P1施加至連接至記憶體單元的所選擇子集310的開關SS、SB的閘極電極，且將脈衝P3施加至連接至記憶體單元的未經選擇的子集310的開關SS、SB的閘極電極。藉由施加具有高電壓610的脈衝P1，可啟用連接至記憶體單元的所選擇子集310的開關SS、SB以將記憶體單元的所選擇子集310電耦接至全域選擇線SL及全域位元線BL。同時，藉由施加具有低電壓630的脈衝P3，可禁用連接至記憶體單元的未經選擇的子集310的開關SS、SB以將記憶體單元的未經選擇的子集310與全域選擇線SL及全域位元線BL電去耦。因此，全域選擇線SL及全域位元線BL可具有對應於記憶體單元的所選擇子集，而非記憶體單元的整個集合的電容性負載。
在一種方法中，將脈衝P2施加至所選擇記憶體單元的閘極電極或字元線WL，且將脈衝P4施加至未經選擇的記憶體單元的閘極電極或字元線WL。藉由施加具有高電壓620的脈衝P2，所選擇記憶體單元可經程式化或傳導對應於程式化資料的電流。同時，藉由施加具有低電壓640的脈衝P4，可禁用未經選擇的記憶體單元經程式化或傳導電流。因此，來自記憶體單元的子集310的所選擇記憶體單元可單獨經程式化或操作。
第7圖為示出根據一個實施例的歸因於開關SS、SB的降低的電容性負載的效應的圖表700。F可指示沿著Z方向的記憶體單元的子集中的記憶體單元的數目。S可指示沿著X方向的記憶體單元的集合的數目(或全域選擇線SL的數目)。在一個態樣中，在不實施所揭示開關SS、SB的情況下，全域線處的電容性負載可根據記憶體單元的子集的數目而增加，如情況710所示出。舉例而言，在沒有所揭示開關SS、SB的情況下，若記憶體陣列210包含記憶體單元的64個子集，則全域線可具有高電容性負載715。藉由實施開關SW (例如SS、SB)，即使記憶體單元的子集的數目增加，全域線處的電容性負載亦可不提高，如情況720所示出。舉例而言，全域線可藉由啟用連接至記憶體單元的所選擇子集310的開關SS、SB且禁用連接至記憶體單元的未經選擇的子集310的開關SS、SB而具有對應於記憶體單元的所選擇子集310的電容性負載。因此，記憶體單元的增加數目的子集可不影響全域線處的電容性負載。
第8圖為示出根據一個實施例的藉由採用共用驅動器來減小面積的圖表800。在不實施所揭示開關SS、SB的情況下，驅動器的數目可對應於記憶體單元的集合中的總記憶體單元的數目，如情況810所示出。舉例而言，在不實施所揭示開關SS、SB的情況下，可實施256個驅動器以單獨控制或操作256個記憶體單元。藉由實施開關SW (例如SS、SB)且共享驅動器D、DS (如上面關於第5圖所描述)，可顯著地減少用於驅動記憶體單元的驅動器的數目。舉例而言，藉由共享驅動器D、DS，對於總共有256個記憶體單元的記憶體單元的四個子集，可實施八個驅動器來驅動開關SS、SB，且可實施32個驅動器來驅動記憶體單元，而非256個驅動器。因此，可藉由共享驅動器D、DS來實現84%的面積減小。
第9圖為示出根據一些實施例的組態或操作記憶體單元(例如記憶體單元125)的方法900的流程圖。方法900可由第1圖的記憶體控制器105進行。在一些實施例中，方法900由其他實體進行。在一些實施例中，方法900包含比第9圖中所示出更多的、更少的或與第9圖中所示出的不同的操作。
在操作910中，記憶體控制器105在第一時間段期間啟用連接至記憶體單元的集合(例如310[00]、…、310[03])的第一子集(例如310[00])的第一開關(例如SB、SS)。藉由啟用第一開關，記憶體單元的第一子集可電耦接至全域線。舉例而言，可啟用連接至記憶體單元的子集310[00]的開關SB、SS，使得記憶體單元的子集310[00]可在第一時間段期間電耦接至全域位元線BL[0]及全域選擇線SL[0]。
在操作920中，記憶體控制器105在第一時間段期間禁用連接至記憶體單元的集合(例如310[00]、…、310[03])的第二子集(例如310[01])的第二開關(例如SB、SS)。藉由禁用第二開關，記憶體單元的第二子集可與全域線電去耦。舉例而言，可禁用連接至記憶體單元的子集310[01]的開關SB、SS，使得記憶體單元的子集310[01]可在第一時間段期間與全域位元線BL[0]及全域選擇線SL[0]電去耦。在一種方法中，記憶體控制器105可禁用連接至記憶體單元的集合(例如310[00]、…、310[03])的其他子集(例如310[02]、310[03])的開關(例如SB、SS)，使得全域線(例如BL[0]、SL[0])具有對應於記憶體單元的第一子集(例如310[00])，而非記憶體單元的整個集合(例如310[00]、…、310[03])的電容性負載。
在操作930中，記憶體控制器105在第一時間段期間組態記憶體單元的第一子集(例如310[00])的一或多個記憶體單元。舉例而言，記憶體控制器105可經由字元線將電壓、電流或脈衝施加至一或多個記憶體單元，以根據程式化資料對一或多個記憶體單元進行程式化或使一或多個記憶體單元傳導電流。在一種方法中，記憶體控制器105可將電壓、電流或脈衝施加至記憶體單元的未經選擇的子集(例如310[01]、…、310[03])中的其他記憶體單元。因為連接至記憶體單元的未經選擇的子集的開關SB、SS與全域線BL、SL電去耦，所以即使施加了電壓、電流或脈衝，未經選擇的子集中的記憶體單元亦可不經程式化或可不傳導電流。因此，可組態記憶體單元的所選擇子集(例如310[00])中的記憶體單元。
在一種方法中，記憶體控制器105可在第一時間段期間啟用連接至記憶體單元的集合(例如310[10]、…、310[13])的第三子集(例如310[10])的第三開關(例如SB、SS)。記憶體控制器105可在第一時間段期間禁用連接至記憶體單元的集合(例如310[10]、…、310[13])的第四子集(例如310[11])的第四開關(例如SB、SS)。在第一時間段期間，記憶體控制器105可禁用連接記憶體單元的集合的其他子集(例如310[12]、310[13])的其他開關(例如SB、SS)。藉由啟用連接至記憶體單元的第三子集(例如310[10])的第三開關且禁用連接至記憶體單元(例如310[10]、…、310[13])的集合的其他子集(例如310[11]、…、310[13])的其他開關，全域線(例如BL[1]、SL[1])可具有對應於記憶體單元的第三子集(例如310[10])，而非記憶體單元的整個集合(例如310[10]、…、310[13])的電容性負載。而且，可組態或操作記憶體單元的第三子集(例如310[10])的一或多個記憶體單元，而在第一時間段期間經由共享字元線組態或操作記憶體單元的第一子集(例如310[00])的一或多個記憶體單元。
在操作940中，記憶體控制器105在第二時間段期間啟用連接至記憶體單元的集合(例如310[00]、…、310[03])的第二子集(例如310[01])的第二開關(例如SB、SS)。藉由啟用第二開關，記憶體單元的第二子集(例如310[01])可電耦接至全域線。舉例而言，可啟用連接至記憶體單元的子集310[01]的開關SB、SS，使得記憶體單元的子集310[01]可在第二時間段期間電耦接至全域位元線BL[0]及全域選擇線SL[0]。
在操作950中，記憶體控制器105在第二時間段期間禁用連接至記憶體單元的集合(例如310[00]、…、310[03])的第一子集(例如310[00])的第一開關(例如SB、SS)。藉由禁用第一開關，記憶體單元的第一子集(例如310[00])可與全域線電去耦。舉例而言，可禁用連接至記憶體單元的子集310[00]的開關SB、SS，使得記憶體單元的子集310[00]可與全域位元線BL[0]及全域選擇線SL[0]電去耦。在一種方法中，記憶體控制器105可禁用連接至記憶體單元的集合(例如310[00]、…、310[03])的其他子集(例如310[02]、310[03])的開關(例如SB、SS)，使得全域線(例如BL[0]、SL[0])具有對應於記憶體單元的第二子集(例如310[01])，而非記憶體單元的整個集合(例如310[00]、…、310[03])的電容性負載。
在操作960中，記憶體控制器105在第二時間段期間組態記憶體單元的第二子集(例如310[01])的一或多個記憶體單元。舉例而言，記憶體控制器105可經由字元線將電壓、電流或脈衝施加至一或多個記憶體單元，以根據程式化資料對一或多個記憶體單元進行程式化或使一或多個記憶體單元傳導電流。在一種方法中，記憶體控制器105可將電壓、電流或脈衝施加至記憶體單元的未經選擇的子集(例如310[00]、310[02]…、310[03])中的其他記憶體單元。因為連接至記憶體單元的未經選擇的子集的開關SB、SS與全域線BL、SL電去耦，所以即使經由字元線施加了電壓、電流或脈衝，未經選擇的子集中的記憶體單元亦可不經程式化或可不傳導電流。因此，可組態記憶體單元的所選擇子集(例如310[01])中的記憶體單元。
在一種方法中，記憶體控制器105可在第二時間段期間啟用連接至記憶體單元的集合(例如310[10]、…、310[13])的第四子集(例如310[11])的第四開關(例如SB、SS)。記憶體控制器105可在第二時間段期間禁用連接至記憶體單元的集合(例如310[10]、…、310[13])的第三子集(例如310[10])的第三開關(例如SB、SS)。在第二時間段期間，記憶體控制器105可禁用連接記憶體單元的集合的其他子集(例如310[12]、310[13])的其他開關(例如SB、SS)。藉由啟用連接至記憶體單元的第四子集(例如310[11])的第四開關且禁用連接至記憶體單元(例如310[10]、…、310[13])的集合的其他子集(例如310[10]、310[12]、…、310[13])的其他開關，全域線(例如BL[1]、SL[1])可具有對應於記憶體單元的第四子集(例如310[11])，而非記憶體單元的整個集合(例如310[10]、…、310[13])的電容性負載。而且，可組態或操作記憶體單元的第四子集(例如310[11])的一或多個記憶體單元，而在第二時間段期間經由共享字元線組態或操作記憶體單元的第二子集(例如310[01])的一或多個記憶體單元。
現參考第10圖，示出根據本揭露的一些實施例的計算系統1000的實例方塊圖。計算系統1000可由電路或佈局設計者用於積體電路設計。如本文中所使用的「電路」為用以實施所需功能性的電元件(諸如電阻器、電晶體、開關、電池、電感器或其他類型的半導體裝置)的內連。計算系統1000包含與記憶體裝置1010相關聯的主機裝置1005。主機裝置1005可用以自一或多個輸入裝置1015接收輸入且向一或多個輸出裝置1020提供輸出。主機裝置1005可用以分別經由適當的介面1025A、1025B及1025C與記憶體裝置1010、輸入裝置1015及輸出裝置1020通訊。計算系統1000可在各種計算裝置(諸如電腦(例如桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持或可攜式裝置，或適合於使用主機裝置1005進行示意性設計及/或佈局設計的任何其他計算單元)中實施。
輸入裝置1015可包含各種輸入技術中的任一種，諸如鍵盤、觸控筆、觸控螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音辨識、動作辨識、遙控器、輸入埠、一或多個按鈕、撥號盤、操縱桿及與主機裝置1005相關聯且允許諸如使用者(例如電路或佈局設計者)的外部源將資訊(例如資料)鍵入主機裝置中且向主機裝置發送指令的任何其他輸入周邊設備。類似地，輸出裝置1020可包含各種輸出技術，諸如外部記憶體、打印機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置及用以自主機裝置1005接收資訊(例如資料)的任何其他輸出周邊設備。輸入至主機裝置1005中及/或自主機裝置輸出的「資料」可包含各種正文資料、電路資料、訊號資料、半導體裝置資料、圖形資料、其組合或其他類型的適合於使用計算系統1000處理的類比及/或數位資料中的任一者。
主機裝置1005包含諸如中央處理單元(「Central Processing Unit，CPU」)核心1030A~1030N的一或多個處理單元/處理器或與該一或多個處理單元相關聯。CPU核心1030A~1030N可實施為特殊應用積體電路(「Application Specific Integrated Circuit，ASIC」)、現場可程式化閘極陣列(「Field Programmable Gate Array，FPGA」)或任何其他類型的處理單元。CPU核心1030A~1030N中的每一者可用以執行用於運行主機裝置1005的一或多個應用程式的指令。在一些實施例中，可將運行一或多個應用程式的指令及資料儲存於記憶體裝置1010內。主機裝置1005亦可用以將運行一或多個應用程式的結果儲存於記憶體裝置1010內。因此，主機裝置1005可用以請求記憶體裝置1010進行各種操作。舉例而言，主機裝置1005可請求記憶體裝置1010讀取資料、寫入資料、更新或刪除資料及/或進行管理或其他操作。主機裝置1005可用以運行的一個這種應用程式可為標準單元應用程式1035。標準單元應用程式1035可為電腦輔助設計或電子設計自動化軟體套件的一部分，主機裝置1005的使用者可使用該軟體套件來使用、創建或修改電路的標準單元。在一些實施例中，可將執行或運行標準單元應用程式1035的指令儲存於記憶體裝置1010內。標準單元應用程式1035可由CPU核心1030A~1030N中的一或多者使用與來自記憶體裝置1010的標準單元應用程式相關聯的指令來執行。在一個實例中，標準單元應用程式1035允許使用者利用記憶體系統100的預先產生的示意性及/或佈局設計或記憶體系統100的一部分來輔助積體電路設計。在積體電路的佈局設計完成之後，可由製造設施根據佈局設計來製造多個積體電路，例如包含記憶體系統100或記憶體系統100的一部分。
仍參考第10圖，記憶體裝置1010包含用以自記憶體陣列1045讀取資料或將資料寫入記憶體陣列1045的記憶體控制器1040。記憶體陣列1045可包含各種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶體陣列1045可包含NAND快閃記憶體核心。在其他實施例中，記憶體陣列1045可包含NOR快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory，SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)核心、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)核心、相變記憶體(Phase Change Memory，PCM)核心、電阻式隨機存取記憶體(Resistive Random Access Memory，ReRAM)核心、3D XPoint記憶體核心、鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)核心及適合於在記憶體陣列內使用的其他類型的記憶體核心。記憶體陣列1045內的記憶體可由記憶體控制器1040單獨且獨立地控制。換言之，記憶體控制器1040可用以單獨且獨立地與記憶體陣列1045內的每一記憶體通訊。藉由與記憶體陣列1045通訊，記憶體控制器1040可用以回應於自主機裝置1005接收到的指令而自記憶體陣列讀取資料或將資料寫入記憶體陣列。儘管示出為記憶體裝置1010的一部分，但在一些實施例中，記憶體控制器1040可為主機裝置1005的一部分或計算系統1000的另一元件的一部分且與記憶體裝置相關聯。記憶體控制器1040可以軟體、硬體、韌體或其組合形式實施為邏輯電路以進行本文中所描述的功能。舉例而言，在一些實施例中，記憶體控制器1040可用以在接收到來自主機裝置1005的請求時擷取與儲存於記憶體裝置1010的記憶體陣列1045中的標準單元應用程式1035相關聯的指令。
應當理解，在第10圖中僅示出及描述了計算系統1000的一些元件。然而，計算系統1000可包含其他元件，諸如各種電池及電源、網路介面、路由器、交換機、外部記憶體系統、控制器等。一般而言，計算系統1000可包含在進行本文中所描述的功能時需要或被認為合乎需要的各種硬體、軟體及/或韌體元件中的任一者。類似地，主機裝置1005、輸入裝置1015、輸出裝置1020及包含記憶體控制器1040及記憶體陣列1045的記憶體裝置1010可包含在進行本文中所描述的功能時被認為需要或合乎需要的其他硬體、軟體及/或韌體元件。
本揭露的一個態樣係關於記憶體陣列。在一個態樣中，記憶體陣列包含記憶體單元的第一集合，該第一集合包含記憶體單元的第一子集及記憶體單元的第二子集。在一些實施例中，記憶體陣列包含第一開關，該第一開關包含連接至記憶體單元的第一子集的第一電極的第一電極及連接至第一全域線的第二電極。在一些實施例中，記憶體陣列包含第二開關，該第二開關包含連接至記憶體單元的第二子集的第一電極的第一電極及連接至第一全域線的第二電極。
本揭露的一個態樣係關於記憶體系統。在一些實施例中，記憶體系統包含記憶體陣列及控制器。在一些實施例中，記憶體陣列包含記憶體單元的第一集合、記憶體單元的第二集合、連接至記憶體單元的第一集合的第一開關及連接至記憶體單元的第二集合的第二開關。在一些實施例中，控制器連接至記憶體陣列。在一些實施例中，控制器將在第一時間段期間啟用第一開關，同時禁用第二開關以將記憶體單元的第一集合電耦接至第一全域選擇線且將記憶體單元的第二集合與第一全域選擇線電去耦。在一些實施例中，控制器將在第二時間段期間啟用第二開關，同時禁用第一開關以將記憶體單元的第二集合電耦接至第一全域選擇線且將記憶體單元的第一集合與第一全域選擇線電去耦。
本揭露的一個態樣係關於操作記憶體系統的方法。在一些實施例中，方法包含在第一時間段期間啟用連接至記憶體單元的第一集合的第一電極的第一開關以將記憶體單元的第一集合的第一電極電耦接至第一全域選擇線。在一些實施例中，方法包含在第一時間段期間禁用連接至記憶體單元的第二集合的第一電極的第二開關以將記憶體單元的第二集合的第一電極與第一全域選擇線電去耦。在一些實施例中，方法包含在第一時間段期間啟用連接至記憶體單元的第一集合的第二電極的第三開關以將記憶體單元的第一集合的第二電極電耦接至第一全域位元線。在一些實施例中，方法包含在第一時間段期間禁用連接至記憶體單元的第二集合的第二電極的第四開關以將記憶體單元的第二集合的第二電極與第一全域位元線電去耦。在一些實施例中，方法包含在第一時間段期間組態記憶體單元的第一集合中的一或多個記憶體單元。
前述內容概述了若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的一實施例的各個態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露的一實施例作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露的一實施例的精神及範疇，且在不脫離本揭露的一實施例的精神及範疇的情況下可在本文中進行各種改變、替換及變更。
100:記憶體系統 105,1040:記憶體控制器 110:時序控制器 112:位元線控制器 114:閘極線控制器 120,1045:記憶體陣列 125,M:記憶體單元 210,210A~210N:三維記憶體陣列 310,310[00]~310[03],310[10]~310[13],310[XY]:子集 310[X0]~310[X3]:集合 600:時序圖 610,620:高電壓 630,640:低電壓 700,800:圖表 710,720,810,820:情況 715:高電容性負載 900:方法 910,920,930,940,950,960:操作 1000:計算系統 1005:主機裝置 1010:記憶體裝置 1015:輸入裝置 1020:輸出裝置 1025A,1025B,1025C:介面 1030A~1030N:中央處理單元核心 1035:標準單元應用程式 BL,BL0,BL1,…,BLK:位元線 BL[0],BL[1],BL[X],BL[C-2],BL[C-1]:全域位元線 D,D[0],…,D[F-1],D[X],DS,DS[0],DS[1]:驅動器 GL,GL0,GL1,…,GLJ:閘極線 LBL,LBL[00],LBL[10],LBL[X0]~LBL[X3],LBL[XY]:區域位元線 LSL,LSL[00],LSL[10]~LSL[13],LSL[X0]~LSL[X3],LSL[XY]:區域選擇線 P1,P2,P3,P4:脈衝 SB,SS,SW:開關 SBL,SBL[0],SBL[1],SBL[Y],SSL,SSL[0],SSL[1],SSL[Y],S0_SBL[0],S1_SBL[0],S0_SBL[R-1],S1_SBL[R-1],S0_SSL[0],S1_SSL[0],S0_SSL[R-1],S1_SSL[R-1]:開關控制線 SL:選擇線 SL[0],SL[1],SL[X],GSL[0],SL[C-2],SL[C-1]:全域選擇線 WL,WL[0][0],WL[0][1],WL[0][F-2],WL[0][F-1],WL[1][0],WL[1][F-1],WL[X][Z],S0_WL[0][0],S0_WL[0][1],S0_WL[0][F-2],S0_WL[0][F-1],S1WL[0][0],S1_WL[0][1],S1_WL[0][F-2],S1_WL[0][F-1],S0_WL[M-1][0],S0_WL[M-1][1],S0_WL[M-1][F-2],S0_WL[M-1][F-1],S1WL[M-1][0],S1_WL[M-1][1],S1_WL[M-1][F-2],S1_WL[M-1][F-1]:字元線
在結合隨附圖式閱讀以下詳細描述時可最佳地理解本揭露的各個態樣。應注意，根據業界的標準慣例，各種特徵並未按比例繪製。實際上，各種特徵的尺寸可出於論述的清楚起見而任意地增大或減小。 第1圖為根據一個實施例的記憶體系統的圖。 第2圖為示出根據一個實施例的三維記憶體陣列的圖。 第3圖為示出根據一個實施例的包含開關以降低電容性負載(capacitive loading)的三維記憶體陣列的圖。 第4A圖為示出根據一個實施例的兩個三維記憶體陣列的圖。 第4B圖為示出根據一個實施例的兩個三維記憶體陣列的圖。 第5圖為示出根據一個實施例的用於驅動兩個或更多個開關的驅動器的圖。 第6圖為示出根據一個實施例的施加至記憶體陣列的開關的脈衝的圖。 第7圖為示出根據一個實施例的歸因於開關的降低的電容性負載的效應的圖表。 第8圖為示出根據一個實施例的藉由採用共用驅動器來減小面積的圖表。 第9圖為示出根據一些實施例的操作記憶體單元的方法的流程圖。 第10圖為根據一些實施例的計算系統的實例方塊圖。
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210:三維記憶體陣列
310[00]-310[03]、310[10]-310[13]:子集
BL[0]、BL[1]:全域位元線
LBL[00]、LBL[10]:區域位元線
LSL[00]、LSL[10]-LSL[13]:區域選擇線
M:記憶體單元
SB、SS:開關
SBL[0]、SSL[0]:開關控制線
SL[0]、SL[1]:全域選擇線
WL[0][0]、WL[0][1]、WL[0][F-2]、WL[0][F-1]:字元線

Claims (20)

  1. 一種記憶體陣列，包括：  多個記憶體單元的一第一集合，包含多個記憶體單元的一第一子集及多個記憶體單元的一第二子集； 一第一開關，包含： 一第一電極，連接至多個記憶體單元的該第一子集的多個第一電極，及 一第二電極，連接至一第一全域線；及 一第二開關，包含： 一第一電極，連接至多個記憶體單元的該第二子集的多個第一電極，及 一第二電極，連接至該第一全域線。
  2. 如請求項1所述之記憶體陣列，進一步包括： 一第三開關，包含： 一第一電極，連接至多個記憶體單元的該第一子集的複數個第二電極，及 一第二電極，連接至一第二全域線；及 一第四開關，包含： 一第一電極，連接至多個記憶體單元的該第二子集的複數個第一電極，及 一第二電極，連接至該第二全域線。
  3. 如請求項1所述之記憶體陣列，進一步包括： 多個記憶體單元的一第二集合，包含多個記憶體單元的一第三子集及多個記憶體單元的一第四子集； 一第三開關，包含： 一第一電極，連接至多個記憶體單元的該第三子集的複數個第一電極，及 一第二電極，連接至一第二全域線；及 一第四開關，包含： 一第一電極，連接至多個記憶體單元的該第四子集的複數個第一電極，及 一第二電極，連接至該第二全域線。
  4. 如請求項3所述之記憶體陣列，進一步包括： 一第五開關，包含： 一第一電極，連接至多個記憶體單元的該第一子集的複數個第二電極，及 一第二電極，連接至一第三全域線；及 一第六開關，包含： 一第一電極，連接至多個記憶體單元的該第二子集的複數個第一電極，及 一第二電極，連接至該第三全域線。
  5. 如請求項4所述之記憶體陣列，進一步包括： 一第七開關，包含： 一第一電極，連接至多個記憶體單元的該第三子集的複數個第二電極，及 一第二電極，連接至一第四全域線；及 一第八開關，包含： 一第一電極，連接至多個記憶體單元的該第四子集的複數個第二電極，及 一第二電極，連接至該第四全域線。
  6. 如請求項5所述之記憶體陣列，其中該第一開關的一閘極電極及該第三開關的一閘極電極連接至一第一開關控制線， 其中該第二開關的一閘極電極及該第四開關的一閘極電極連接至一第二開關控制線， 其中該第五開關的一閘極電極及該第七開關的一閘極電極連接至一第三開關控制線，且 其中該第六開關的一閘極電極及該第八開關的一閘極電極連接至一第四開關控制線。
  7. 一種記憶體系統，包括： 一記憶體陣列，包含： 多個記憶體單元的一第一集合， 多個記憶體單元的一第二集合， 一第一開關，連接至多個記憶體單元的該第一集合，及 一第二開關，連接至多個記憶體單元的該第二集合；及 一控制器，連接至該記憶體陣列，該控制器用以： 在一第一時間段期間啟用該第一開關，同時禁用該第二開關以將多個記憶體單元的該第一集合電耦接至一第一全域選擇線且將多個記憶體單元的該第二集合與該第一全域選擇線電去耦，及 在一第二時間段期間啟用該第二開關，同時禁用該第一開關以將多個記憶體單元的該第二集合電耦接至該第一全域選擇線且將多個記憶體單元的該第一集合與該第一全域選擇線電去耦。
  8. 如請求項7所述之記憶體系統，其中該第一開關連接至多個記憶體單元的該第一集合的多個第一電極， 其中該第二開關連接至多個記憶體單元的該第二集合的多個第一電極， 其中該記憶體陣列包含： 一第三開關，連接至多個記憶體單元的該第一集合的多個第二電極，及 一第四開關，連接至多個記憶體單元的該第二集合的多個第二電極。
  9. 如請求項8所述之記憶體系統，其中該控制器將用以： 在該第一時間段期間啟用該第三開關，同時禁用該第四開關以將多個記憶體單元的該第一集合電耦接至一第一全域位元線且將多個記憶體單元的該第二集合與該第一全域位元線電去耦，及 在該第二時間段期間啟用該第四開關，同時禁用該第三開關以將多個記憶體單元的該第二集合電耦接至該第一全域位元線且將多個記憶體單元的該第一集合與該第一全域位元線電去耦。
  10. 如請求項7所述之記憶體系統，其中該記憶體陣列進一步包含： 多個記憶體單元的一第三集合， 多個記憶體單元的一第四集合， 一第三開關，連接至多個記憶體單元的該第三集合，及 一第四開關，連接至多個記憶體單元的該第四集合， 其中該控制器將用以： 在該第一時間段期間啟用該第三開關，同時禁用該第四開關以將多個記憶體單元的該第三集合電耦接至一第二全域選擇線且將多個記憶體單元的該第四集合與該第二全域選擇線電去耦，及 在該第二時間段期間啟用該第四開關，同時禁用該第三開關以將多個記憶體單元的該第四集合電耦接至該第二全域選擇線且將多個記憶體單元的該第三集合與該第二全域選擇線電去耦。
  11. 如請求項10所述之記憶體系統，其中該第一開關連接至多個記憶體單元的該第一集合的多個第一電極， 其中該第二開關連接至多個記憶體單元的該第二集合的多個第一電極， 其中該第三開關連接至多個記憶體單元的該第三集合的多個第一電極，及 其中該第四開關連接至多個記憶體單元的該第四集合的多個第一電極。
  12. 如請求項10所述之記憶體系統，其中該記憶體陣列包含： 一第五開關，連接至多個記憶體單元的該第一集合的多個第二電極， 一第六開關，連接至多個記憶體單元的該第二集合的多個第二電極， 一第七開關，連接至多個記憶體單元的該第三集合的多個第二電極，及 一第八開關，連接至多個記憶體單元的該第四集合的多個第二電極。
  13. 如請求項12所述之記憶體系統，其中該控制器將用以： 在該第一時間段期間啟用該第五開關，同時禁用該第六開關以將多個記憶體單元的該第一集合電耦接至一第一全域位元線且將多個記憶體單元的該第二集合與該第一全域位元線電去耦，及 在該第二時間段期間啟用該第六開關，同時禁用該第五開關以將多個記憶體單元的該第二集合電耦接至該第一全域位元線且將多個記憶體單元的該第一集合與該第一全域位元線電去耦。
  14. 如請求項13所述之記憶體系統，其中該控制器將用以： 在該第一時間段期間啟用該第七開關，同時禁用該第八開關以將多個記憶體單元的該第三集合電耦接至一第二全域位元線且將多個記憶體單元的該第四集合與該第二全域位元線電去耦，及 在該第二時間段期間啟用該第八開關，同時禁用該第七開關以將多個記憶體單元的該第四集合電耦接至該第二全域位元線且將多個記憶體單元的該第三集合與該第二全域位元線電去耦。
  15. 如請求項14所述之記憶體系統，其中該記憶體陣列連接至： 經由一第一開關控制線連接至該第一開關的一閘極電極及該第三開關的一閘極電極， 經由一第二開關控制線連接至該第二開關的一閘極電極及該第四開關的一閘極電極， 經由一第三開關控制線連接至該第五開關的一閘極電極及該第七開關的一閘極電極，及 經由一第四開關控制線連接至該第六開關的一閘極電極及該第八開關的一閘極電極。
  16. 一種方法，包括以下步驟： 在一第一時間段期間啟用連接至多個記憶體單元的一第一集合的多個第一電極的一第一開關以將多個記憶體單元的該第一集合的該些第一電極電耦接至一第一全域選擇線； 在該第一時間段期間禁用連接至多個記憶體單元的一第二集合的多個第一電極的一第二開關以將多個記憶體單元的該第二集合的該些第一電極與該第一全域選擇線電去耦； 在該第一時間段期間啟用連接至多個記憶體單元的該第一集合的多個第二電極的一第三開關以將多個記憶體單元的該第一集合的該些第二電極電耦接至一第一全域位元線； 在該第一時間段期間禁用連接至多個記憶體單元的該第二集合的多個第二電極的一第四開關以將多個記憶體單元的該第二集合的該些第二電極與該第一全域位元線電去耦；及 在該第一時間段期間組態多個記憶體單元的該第一集合中的一或多個記憶體單元。
  17. 如請求項16所述之方法，進一步包括以下步驟： 在一第二時間段期間禁用該第一開關以將多個記憶體單元的該第一集合的該些第一電極與該第一全域選擇線電去耦； 在該第二時間段期間啟用該第二開關以將多個記憶體單元的該第二集合的該些第一電極電耦接至該第一全域選擇線； 在該第二時間段期間禁用該第三開關以將多個記憶體單元的該第一集合的該些第二電極與該第一全域位元線電去耦； 在該第二時間段期間啟用該第四開關以將多個記憶體單元的該第二集合的該些第二電極電耦接至該第一全域位元線；及 在該第二時間段期間組態多個記憶體單元的該第二集合中的一或多個記憶體單元。
  18. 如請求項16所述之方法，進一步包括以下步驟： 在該第一時間段期間啟用連接至多個記憶體單元的一第三集合的多個第一電極的一第五開關以將多個記憶體單元的該第三集合的該些第一電極電耦接至一第二全域選擇線； 在該第一時間段期間禁用連接至多個記憶體單元的一第四集合的多個第一電極的一第六開關以將多個記憶體單元的該第四集合的該些第一電極與該第二全域選擇線電去耦； 在該第一時間段期間啟用連接至多個記憶體單元的該第三集合的多個第二電極的一第七開關以將多個記憶體單元的該第三集合的該些第二電極電耦接至一第二全域位元線； 在該第一時間段期間禁用連接至多個記憶體單元的該第四集合的多個第二電極的一第八開關以將多個記憶體單元的該第四集合的該些第二電極與該第二全域位元線電去耦；及 在該第一時間段期間組態多個記憶體單元的該第三集合中的一或多個記憶體單元。
  19. 如請求項18所述之方法，進一步包括以下步驟： 在一第二時間段期間禁用該第五開關以將多個記憶體單元的該第三集合的該些第一電極與該第二全域選擇線電去耦； 在該第二時間段期間啟用該第六開關以將多個記憶體單元的該第四集合的該些第一電極電耦接至該第二全域選擇線； 在該第二時間段期間禁用該第七開關以將多個記憶體單元的該第三集合的該些第二電極與該第二全域位元線電去耦； 在該第二時間段期間啟用該第八開關以將多個記憶體單元的該第四集合的該些第二電極電耦接至該第二全域位元線；及 在該第二時間段期間組態多個記憶體單元的該第四集合中的一或多個記憶體單元。
  20. 如請求項19所述之方法，進一步包括以下步驟： 在該第一時間段期間將一第一脈衝施加至耦接至該第一開關的一閘極電極及該第五開關的一閘極電極的一第一開關控制線，以啟用該第一開關及該第五開關； 在該第一時間段期間將該第一脈衝施加至耦接至該第三開關的一閘極電極及該第七開關的一閘極電極的一第二開關控制線，以啟用該第三開關及該第七開關； 在該第二時間段期間將一第二脈衝施加至耦接至該第二開關的一閘極電極及該第六開關的一閘極電極的一第三開關控制線，以啟用該第二開關及該第六開關；及 在該第二時間段期間將該第二脈衝施加至耦接至該第四開關的一閘極電極及該第八開關的一閘極電極的一第四開關控制線，以啟用該第四開關及該第八開關。
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