CN111292779B - 半导体存储装置及存储器系统 - Google Patents

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Abstract

本发明的实施方式提供一种高速地动作的半导体存储装置及存储器系统。本发明的实施方式的半导体存储装置具备：存储单元阵列，包含多个存储单元；周边电路，连接于该存储单元阵列，根据包含命令数据及地址数据的命令集的输入而输出用户数据；第1焊垫电极，可用于命令集的输入及用户数据的输出；以及第2焊垫电极，可对周边电路供给电力。而且，在该半导体存储装置中，当开始输入命令集之后且命令集的输入结束之前，第2焊垫电极中流动的电流增大。

Description

半导体存储装置及存储器系统
[相关申请]
本申请享有以日本专利申请2018-229670号(申请日：2018年12月7日)作为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式关于一种半导体存储装置及存储器系统。
背景技术
已知有一种半导体存储装置，具备：存储单元阵列，包含多个存储单元；周边电路，连接于该存储单元阵列，且根据包含命令数据及地址数据的命令集的输入而输出用户数据；第1焊垫电极，可用于命令集的输入及用户数据的输出；以及第2焊垫电极，可对周边电路供给电力。
发明内容
实施方式提供一种高速地动作的半导体存储装置及存储器系统。
一实施方式的半导体存储装置具备：存储单元阵列，包含多个存储单元；周边电路，连接于存储单元阵列，且在被输入命令集的情况下，输出存储单元中所存储的数据，该命令集包含第1命令、在第1命令输入之后输入的地址数据及在地址数据输入之后输入的第2命令的命令集的情况下，输出存储单元中所存储的数据；第1电极，可用于命令集的输入及读出数据的输出；以及第2电极，可对周边电路供给电力。开始地址数据的输入之后且第2命令的输入结束之前在第2电极中流动的电流大于输入第1命令时第2电极中流动的电流。
附图说明
图1是表示第1实施方式的存储器系统100的构成的示意性方块图。
图2是表示第1实施方式的存储器系统100的构成例的示意性侧视图。
图3是表示第1实施方式的存储器系统100的构成例的示意性俯视图。
图4是表示第1实施方式的存储器裸片(die)MD的构成的示意性方块图。
图5是表示第1实施方式的存储器裸片MD的局部构成的示意性电路图。
图6是表示第1实施方式的存储器裸片MD的局部构成的示意性方块图。
图7是用以对第1实施方式的第1读出动作进行说明的时序图。
图8是用以对第1实施方式的第2读出动作进行说明的时序图。
图9是用以对比较例的第2读出动作进行说明的时序图。
图10是用以对第2实施方式的第2读出动作进行说明的时序图。
图11是用以对第3实施方式的第2读出动作进行说明的时序图。
图12是用以对第4实施方式的第2读出动作进行说明的时序图。
图13是用以对第5实施方式的第2读出动作进行说明的时序图。
图14是用以对第5实施方式的数据A501、A502进行说明的图。
具体实施方式
其次，参照附图对实施方式的半导体存储装置详细地进行说明。另外，以下的实施方式仅为一例，并非为了限定本发明而表示。
而且，本说明书中，当提及“半导体存储装置”时，既存在意指存储器裸片的情况，也存在意指存储器芯片、存储卡、SSD(Solid State Disk，固态硬盘)等包含控制裸片的存储器系统的情况。进而，也存在意指智能手机、平板终端、个人计算机等包含主计算机的构成的情况。
而且，本说明书中，当提及第1构成“电连接”于第2构成时，既可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体构件或晶体管等连接于第2构成。例如，在3个晶体管串联连接的情况下，即便设为第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
而且，本说明书中，当提及电路等使2条配线等“导通”时，例如有时意指该电路等包含晶体管等，该晶体管等设置于2条配线之间的电流路径，且该晶体管等成为导通(ON)状态。
[第1实施方式]
[存储器系统100]
图1是表示第1实施方式的存储器系统100的构成的示意性方块图。
存储器系统100根据从主计算机200发送来的信号，进行用户数据的读出、写入及删除等。存储器系统100例如为存储器芯片、存储卡、SSD或其他能够存储用户数据的系统。存储器系统100具备：多个存储器裸片MD，存储用户数据；以及控制裸片CD，连接于这些多个存储器裸片MD及主计算机200。控制裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)等，进行逻辑地址与物理地址的转换、位错误检测/订正、耗损平均等处理。
图2是表示本实施方式的存储器系统100的构成例的示意性侧视图。图3是表示本实施方式的存储器系统100的构成例的示意性俯视图。为了方便说明，在图2及图3中省略一部分构成。
如图2所示，本实施方式的存储器系统100具备安装基板MSB、积层于安装基板MSB的多个存储器裸片MD、及积层于存储器裸片MD的控制裸片CD。这些构成是以使形成于上表面的焊垫电极P露出的方式于Y方向上错开地积层，且经由粘结剂等而相互连接。
如图3所示，安装基板MSB、多个存储器裸片MD、及控制裸片CD分别具备多个焊垫电极P。设置于安装基板MSB、多个存储器裸片MD、及控制裸片CD的多个焊垫电极P分别经由接合线B而相互连接。
[存储器裸片MD]
图4是表示第1实施方式的存储器裸片MD的构成的示意性方块图。图5是表示存储器裸片MD的局部构成的示意性电路图。图6是表示存储器裸片MD的局部构成的示意性方块图。
如图4所示，存储器裸片MD具备：存储单元阵列MCA，存储数据；及周边电路PC，连接于存储单元阵列MCA。
[存储单元阵列MCA]
如图5所示，存储单元阵列MCA具备多个存储器区块BLK。这些多个存储器区块BLK分别具备多个子区块SB。这些多个子区块SB分别具备多个存储器单元MU。这些多个存储器单元MU的一端分别经由位线BL连接于周边电路PC。而且，这些多个存储器单元MU的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器单元MU具备串联连接于位线BL与源极线SL之间的漏极选择晶体管STD、存储器串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
存储器串MS具备串联连接的多个存储单元MC。本实施方式的存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的场效型晶体管。存储单元MC的阈值电压是根据电荷储存膜中的电荷量变化。存储单元MC存储1位或多位的数据。另外，在对应于1个存储器串MS的多个存储单元MC的栅极电极上分别连接有字线WL。这些字线WL分别共通连接于1个存储器区块BLK中的所有存储器单元MU。
选择晶体管(STD、STS)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效型晶体管。在选择晶体管(STD、STS)的栅极电极分别连接有选择栅极线(SGD、SGS)。漏极选择线SGD是与子区块SB对应地设置，且共通连接于1个子区块SB中的所有存储器单元MU。源极选择线SGS共通连接于1个存储器区块BLK中的所有存储器单元MU。
[周边电路PC]
如图4所示，周边电路PC具备行解码器RD、感应放大器模块SAM、电压产生电路VG及序列产生器SQC。而且，周边电路PC具备地址寄存器ADR、命令寄存器CMR及状态寄存器STR。而且，周边电路PC具备输入输出控制电路I/O及逻辑电路CTR。
行解码器RD例如具备解码电路及开关电路。解码电路将地址寄存器ADR中所保存的行地址RA解码。开关电路根据解码电路的输出信号，使对应于行地址RA的字线WL及选择栅极线(SGD、SGS)与对应的电压供给线导通。
如图6所示，感应放大器模块SAM具备对应于多条位线BL的多个感应放大器单元SAU。感应放大器单元SAU具备连接于位线BL的感应放大器SA、数据锁存器ADL、BDL、CDL、DDL、XDL、逻辑电路OP、及连接于这些构成的配线SAB。
感应放大器SA具备连接于位线BL的箝位晶体管、连接于箝位晶体管的感应节点、连接于感应节点的感应电路、连接于感应电路的数据锁存器、及连接于数据锁存器的电压调整电路。感应节点的电压是根据位线BL的电流或电压变动。感应电路是根据感应节点的电压，将表示存储单元MC的导通/断开(ON/OFF)的“H(High，高)”或“L(Low，低)”的数据保存于数据锁存器。数据锁存器保存表示存储单元MC的导通/断开的数据、表示是否需要对位线BL施加电压的数据、或其他数据。电压调整电路是根据数据锁存器中所保存的数据，使位线BL与对应的电压供给线导通。
例如，感应放大器SA中的数据锁存器中所包含的数据被适当传送至数据锁存器ADL、BDL、CDL、DDL。逻辑电路OP例如对数据锁存器ADL、BDL、CDL、DDL中的数据进行“与”(AND)、“或”(OR)等逻辑运算，而算出被分配至存储单元MC的用户数据。
数据锁存器XDL连接于配线SAB及构成总线DB的配线db。在数据锁存器XDL中，例如储存有要写入至存储单元MC的用户数据或从存储单元MC读出的用户数据。
而且，感应放大器模块SAM(图4)具备未图示的解码电路及开关电路。解码电路将地址寄存器ADR中所保存的列地址CA解码。开关电路根据解码电路的输出信号，使对应于列地址CA的数据锁存器XDL与总线DB导通。
电压产生电路VG例如具备连接于电源端子VCC及接地端子VSS的电荷泵电路等升压电路、降压电路、及未图示的多条电压供给线。电压产生电路VG按照来自序列产生器SQC的内部控制信号，产生对存储单元阵列MCA进行读出动作、写入动作及删除动作时施加于位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，且从多条电压供给线同时输出。另外，电源端子VCC及接地端子VSS例如通过参照图2、图3所说明的焊垫电极P而实现。
序列产生器SQC将命令寄存器CMR中所保存的命令数据CMD依序解码，并将内部控制信号输出至行解码器RD、感应放大器模块SAM、及电压产生电路VG。而且，序列产生器SQR适当地将表示从身状态的状态数据输出至状态寄存器STR。
输入输出控制电路I/O具备数据输入输出端子I/O0～I/O7、连接于这些数据输入输出端子I/O0～I/O7的移位寄存器、及连接于该移位寄存器的缓冲存储器。数据输入输出端子I/O0～I/O7例如可通过参照图2、图3进行说明的焊垫电极P而实现。缓冲存储器是根据来自逻辑电路CTR的内部控制信号，将数据输出至感应放大器模块SAM内的数据锁存器XDL、地址寄存器ADR或命令寄存器CMR。而且，根据来自逻辑电路CTR的内部控制信号，从数据锁存器XDL或状态寄存器STR输入数据。另外，缓冲存储器可通过所述移位寄存器的一部分实现，也可通过SRAM(Static Random Access Memory，静态随机存取存储器)等构成实现。
逻辑电路CTR是经由外部控制端子/CEn、CLE、ALE、/WE、/RE从控制裸片CD接收外部控制信号，并根据该外部控制信号将内部控制信号输出至输入输出控制电路I/O。另外，外部控制端子/CEn、CLE、ALE、/WE、/RE例如可通过参照图2、图3进行说明的焊垫电极P实现。
外部控制端子/CEn是于选择存储器裸片MD时使用。外部控制端子/CEn输入有“L”的存储器裸片MD的输入输出控制电路I/O是经由数据输入输出端子I/O0～I/O7进行数据的输入输出。外部控制端子/CEn输入有“H”的存储器裸片MD的输入输出控制电路I/O不经由数据输入输出端子I/O0～I/O7进行数据的输入输出。
而且，外部控制端子CLE是在使用命令寄存器CMR时使用。在外部控制端子CLE输入有“H”的情况下，经由数据输入输出端子I/O0～I/O7所输入的数据是作为命令数据CMD而被储存至输入输出控制电路I/O内的缓冲存储器，并被传送至命令寄存器CMR。
而且，外部控制端子ALE是在使用地址寄存器ADR时使用。在外部控制端子ALE输入有“H”的情况下，经由数据输入输出端子I/O0～I/O7所输入的数据是作为地址数据ADD而被储存至输入输出控制电路I/O内的缓冲存储器，并被传送至地址寄存器ADR。
另外，于在外部控制端子CLE、ALE两者输入有“L”的情况下，经由数据输入输出端子I/O0～I/O7所输入的数据是作为用户数据DAT而被储存至输入输出控制电路I/O内的缓冲存储器，并经由总线DB而被传送至数据锁存器XDL。
而且，外部控制端子/WE是于经由数据输入输出端子I/O0～I/O7输入数据时使用。经由数据输入输出端子I/O0～I/O7所输入的数据是于外部控制端子/WE的电压上升(输入信号的切换)的时序被取入至输入输出控制电路I/O内的移位寄存器内。
而且，外部控制端子/RE是于经由数据输入输出端子I/O0～I/O7输出数据时使用。从数据输入输出端子I/O0～I/O7输出的数据是于外部控制端子/RE的电压上升(输入信号的切换)的时序切换。
[读出动作]
其次，对本实施方式的半导体存储装置的第1读出动作及第2读出动作进行说明。第1读出动作是将存储单元阵列MCA中所存储的用户数据传送至数据锁存器XDL的动作。第2读出动作是将数据锁存器XDL中所保存的用户数据经由数据输入输出端子I/O0～I/O7输出至控制裸片CD的动作。
[第1读出动作]
图7是用以对第1读出动作进行说明的时序图。
于图7中，例示有在第1读出动作时输入的命令集。该命令集包含数据C001、A001、A002、A003、A004、A005及数据C002。而且，在图7中，对外部控制端子/WE交替地输入信号“L”及“H”多次。
在时序t001，控制裸片CD将数据C001作为命令数据CMD输入至存储器裸片MD。即，根据数据C001的各位将数据输入输出端子I/O0～I/O7的电压设定为“H”或“L”，在对外部控制端子CLE输入“H”，对外部控制端子ALE输入“L”的状态下，使外部控制端子/WE从“L”上升至“H”。数据C001是在开始第1读出动作时输入的命令。
在时序t002，控制裸片CD将数据A001作为地址数据ADD输入至存储器裸片MD。即，根据数据A001的各位将数据输入输出端子I/O0～I/O7的电压设定为“H”或“L”，在对外部控制端子CLE输入“L”，对外部控制端子ALE输入“H”的状态下，使外部控制端子/WE从“L”上升至“H”。数据A001为列地址CA的一部分。
在时序t003，控制裸片CD将数据A002作为地址数据ADD输入至存储器裸片MD。数据A002为列地址CA的一部分。
在时序t004，控制裸片CD将数据A003作为地址数据ADD输入至存储器裸片MD。数据A003为行地址RA的一部分。数据A003例如包含特定出存储器区块BLK(图5)的区块地址、及特定出子区块SB及字线WL的页地址。
在时序t005，控制裸片CD将数据A004作为地址数据ADD输入至存储器裸片MD。数据A004为行地址RA的一部分。数据A004例如包含区块地址及页地址。
在时序t006，控制裸片CD将数据A005作为地址数据ADD输入至存储器裸片MD。数据A005包含从通过控制裸片CD控制的多个存储器裸片MD特定出一个存储器裸片MD的芯片地址。
在时序t007，控制裸片CD将数据C002作为命令数据CMD输入至存储器裸片MD。数据C002是表示关于第1读出动作的命令集的输入已结束的命令。
其次，序列产生器SQC(图4)将内部控制信号输入至电压产生电路VG。根据该情况，电压产生电路VG产生读出动作所需要的电压。
其次，序列产生器SQC(图4)将输入输出控制电路I/O内的缓冲存储器中所保存的地址数据ADD、即数据A001～A005传送至地址寄存器ADR。
其次，序列产生器SQC(图4)对与通过数据A001～A005所特定出的子区块SB(图5)对应的选择栅极线(SGD、SGS)施加导通电压。即，使选择栅极线(SGD、SGS)与电压产生电路VG的供给导通电压的电压供给线导通。而且，对特定出的字线WL施加读出电压，对其他字线WL施加读出通过电压。读出电压是根据存储单元MC中所存储的数据使存储单元MC成为导通状态或断开状态的电压。读出通过电压是不受存储单元MC中所存储的数据限制地使存储单元MC成为导通状态的电压，且大于读出电压。而且，对位线BL施加读出位线电压。
其次，序列产生器SQC(图4)将内部控制信号输入至感应放大器SA(图6)，根据位线BL的电压或电流，获取表示存储单元MC的导通/断开的“H”或“L”的数据。即，使位线BL与感应放大器SA(图6)的感应节点导通，通过感应电路将所述数据保存于数据锁存器。
另外，在存储单元MC存储1位的数据的情况下等，也可使该表示存储单元MC的导通/断开的数据与被分配至存储单元MC的用户数据一致。
另一方面，在存储单元MC存储多位的数据的情况下等，表示存储单元MC的导通/断开的数据与用户数据也可不一致。在这种情况下，例如，也可多次进行读出电压的施加及数据的获取。在这种情况下，所述读出电压例如逐次变大。而且，在这种情况下，通过感应放大器SA所获取的数据被适当传送至数据锁存器ADL、BDL、CDL、DDL。而且，逻辑电路OP对数据锁存器ADL、BDL、CDL、DDL内的数据进行运算处理，将表示存储单元MC的导通/断开的数据转换为用户数据。
其次，序列产生器SQC(图4)将内部控制信号输入至感应放大器模块SAM，将用户数据传送至数据锁存器XDL。
[第2读出动作]
图8是用以对第2读出动作进行说明的时序图。
于图8中，例示有在第2读出动作时输入的命令集。该命令集包含数据C003、A001、A002、A003、A004、A005及数据C004。而且，在图8中，对外部控制端子/WE交替地输入信号“L”及“H”多次。
在时序t101，控制裸片CD将数据C003作为命令数据CMD输入至存储器裸片MD。数据C003是在开始第2读出动作时输入的命令。
在时序t102，控制裸片CD将数据A001作为地址数据ADD输入至存储器裸片MD。
在时序t103，控制裸片CD将数据A002作为地址数据ADD输入至存储器裸片MD。
在时序t104，控制裸片CD将数据A003作为地址数据ADD输入至存储器裸片MD。
在时序t105，控制裸片CD将数据A004作为地址数据ADD输入至存储器裸片MD。
在时序t106，控制裸片CD将数据A005作为地址数据ADD输入至存储器裸片MD。
在时序t107，控制裸片CD将数据C004作为命令数据CMD输入至存储器裸片MD。数据C004是表示关于第2读出动作的命令集的输入已结束的命令。
在时序t106与时序t107之间的时序t111，序列产生器SQC(图4)进行列地址CA的传送。即，将输入输出控制电路I/O内的缓冲存储器中所保存的地址数据ADD中的与列地址CA对应的部分、即数据A001、A002传送至地址寄存器ADR。
在时序t107，序列产生器SQC(图4)判定有无数据C004的输入。在输入有数据C004的情况下，继续进行第2读出动作，在未输入数据C004的情况下，中断第2读出动作。
在时序t112，序列产生器SQC(图4)进行总线DB的设置。例如，对构成总线DB的多条配线db进行预充电等。
在时序t113，序列产生器SQC(图4)进行预取动作。即，将通过数据A001、A002特定出的用户数据经由总线DB传送至输入输出控制电路I/O内的缓冲电路。
在时序t114以后，控制裸片CD从存储器裸片MD获取用户数据。即，使外部控制端子/RE适当地从“L”上升至“H”，读取数据输入输出端子I/O0～I/O7的各端子的电压作为用户数据。
另外，在图8的示例中，与电源端子VCC对应的焊垫电极P中流动的电流IP是从时序t111起增大，且在时序t113与时序t114之间的时序减小。其原因在于，当从时序t111至所述时序进行列地址CA的传送、总线DB的设置及预取动作时，存储器裸片MD中消耗的电力大在时序t111以前消耗的电力、及所述时序以后消耗的电力。因此，于在时序t107未输入数据C004，而第2读出动作中断的情况下，如图8中虚线所示，也存在在时序t107以后电流IP减小的情况。
[比较例]
图9是用以对比较例的第2读出动作进行说明的时序图。
比较例的第2读出动作基本上与第1实施方式同样地进行。然而，在比较例中，在时序t107之后的时序t121，进行列地址CA的传送。而且，在其后的时序t122进行总线DB的设置，在其后的时序t123进行预取动作，在其后的时序t124以后进行用户数据的输出。时序t121、t122、t123、t124的动作全部在与第1实施方式相比较晚的时序进行。
[效果]
在第1实施方式的半导体存储装置中，如参照图8所说明所述，可在较比较例早的时序进行时序t111～t114的动作，能够缩短从输入数据C004的时序t107至开始输出用户数据的时序t114为止的时间T1。即，能够缩短第2读出动作所需要的时间，而提供高速地动作的半导体存储装置。
[第2实施方式]
其次，参照图10，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成，但第2读出动作的一部分与第1实施方式不同。
图10是用以对第2实施方式的第2读出动作进行说明的时序图。在图10中，对与图8相同的部分标注与图8相同的符号，并省略说明。
于图10中，例示有在第2读出动作时输入的命令集。该命令集不仅包含图8中所例示的命令集，而且包含数据C201。数据C201虽然为命令数据CMD，但是包含指定第2读出动作所使用的存储器裸片MD的信息。
在时序t101之前的时序t201，控制裸片CD将数据C201作为命令数据CMD输入至存储器裸片MD。
在时序t101～t107，控制裸片CD进行与第1实施方式相同的动作。
在时序t105与时序t106之间的时序t211，序列产生器SQC(图4)进行列地址CA的传送。而且，在其后的时序t212进行总线DB的设置，在其后的时序t213进行预取动作，在其后的时序t214以后进行用户数据的输出。时序t211、t212、t213、t214的动作全部在与比较例相比以较早的时序进行。
通过此种方法，也能够缩短第2读出动作所需要的时间，而提供高速地动作的半导体存储装置。
另外，在图10的示例中，与电源端子VCC对应的焊垫电极P中流动的电流IP是从时序t211起增大，且在时序t213与时序t214之间的时序减小。
这里，在本实施方式中，在输入包含芯片地址的数据A005之前通过存储器裸片MD进行各动作。在这种情况下，如图10中虚线所示，在未指定的存储器裸片MD中也进行相同的动作，而存在与未指定的存储器裸片MD的电源端子VCC对应的焊垫电极P中流动的电流IP'增大，而导致消耗电力增大的担忧。
因此，在本实施方式中，通过输入数据C201而指定存储器裸片MD，从而抑制其他存储器裸片MD中的消耗电力的增大。
[第3实施方式]
其次，参照图11，对第3实施方式的半导体存储装置进行说明。第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成，但第2读出动作的一部分与第2实施方式不同。
图11是用以对第3实施方式的第2读出动作进行说明的时序图。在图11中，对与图10相同的部分标注与图10相同的符号，并省略说明。
在第3实施方式的第2读出动作中，在时序t103与时序t104之间的时序t311，序列产生器SQC(图4)进行列地址CA的传送。而且，在其后的时序t312进行总线DB的设置，在其后的时序t313进行预取动作，在其后的时序t314以后进行用户数据的输出。时序t311、t312、t313、t314的动作全部在与第2实施方式相比较早的时序进行。
通过此种方法，也能够缩短第2读出动作所需要的时间，而提供高速地动作的半导体存储装置。而且，与第2实施方式同样地，能够抑制其他存储器裸片MD中的消耗电力的增大。
另外，在图11的示例中，与电源端子VCC对应的焊垫电极P中流动的电流IP是从时序t311起增大，且在时序t313与时序t314之间的时序减小。
[第4实施方式]
其次，参照图12，对第4实施方式的半导体存储装置进行说明。第4实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成，但第2读出动作的一部分与第2实施方式不同。
图12是用以对第4实施方式的第2读出动作进行说明的时序图。在图12中，对与图10相同的部分标注与图10相同的符号，并省略说明。
在第4实施方式的第2读出动作中，在时序t101与时序t102之间的时序t411，序列产生器SQC(图4)进行列地址CA的传送。另外，在时序t411，尚未输入与列地址CA对应的数据A001、A002。因此，序列产生器SQC(图4)传送预先规定的列地址CA。
而且，在其后的时序t412进行总线DB的设置，在其后的时序t413进行预取动作，在其后的时序t414以后进行用户数据的输出。时序t411、t412、t413、t414的动作全部在与第2实施方式相比较早的时序进行。
通过此种方法，也能够缩短第2读出动作所需要的时间，而提供高速地动作的半导体存储装置。而且，与第2实施方式同样地，能够抑制其他存储器裸片MD中的消耗电力的增大。
另外，在图12的示例中，与电源端子VCC对应的焊垫电极P中流动的电流IP是从时序t411起增大，且在时序t413与时序t414之间的时序减小。
[第5实施方式]
其次，参照图13，对第5实施方式的半导体存储装置进行说明。第5实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成，但第2读出动作的一部分与第1实施方式不同。
图13是用以对第5实施方式的第2读出动作进行说明的时序图。在图13中，对与图8相同的部分标注与图8相同的符号，并省略说明。
于图13中，例示有在第2读出动作时输入的命令集。该命令集是与图8中所例示的命令集基本上相同，但包含数据A501或数据A502以代替数据A001。数据A501包含关于列地址CA的数据、芯片地址及旗标位。数据A502是与数据A001大致相同，但包含旗标位。
在时序t102，控制裸片CD将数据A501或数据A502作为地址数据ADD输入至存储器裸片MD。
于在时序t102输入有数据A501的情况下、例如于在时序t102输入的数据的最低有效位为“1”的情况下，序列产生器SQC(图4)如图13所例示执行第2读出动作。
即，在时序t102与时序t103之间的时序t511，序列产生器SQC(图4)进行列地址CA的传送。例如，序列产生器SQC(图4)从预先规定的多种列地址CA之中，选择与数据A501中所包含的关于列地址CA的数据对应的一个列地址CA，并传送至地址寄存器ADR。
而且，在其后的时序t512进行总线DB的设置，在其后的时序t513进行预取动作，在其后的时序t514以后进行用户数据的输出。
于在时序t102输入有数据A502的情况下、例如于在时序t102输入的数据的最低有效位为“0”的情况下，序列产生器SQC(图4)以与第1实施方式或比较例相同的态样执行第2读出动作。
通过此种方法，也能够缩短第2读出动作所需要的时间，而提供高速地动作的半导体存储装置。而且，通过输入数据A501而特定出存储器裸片MD，藉此省略数据C201的输入，从而能够一面抑制消耗电力的增大，一面进一步削减第2读出动作所需要的时间。
另外，在图13的示例中，与电源端子VCC对应的焊垫电极P中流动的电流IP是从时序t511起增大，且在时序t513与时序t514之间的时序减小。
其次，参照图14，对所述数据A501及数据A502进行说明。图14是表示数据A501及数据A502的构成例的图。另外，在图14中，为了对比，而例示有数据A001、A002。
数据A001例如包含8个位Col0～Col7作为列地址CA的一部分。数据A002例如包含5个位Col8～Col12作为列地址CA的一部分。因此，包含数据A001、A002的列地址CA包含13位的数据。因此，列地址CA能够指定2＾13＝8192种列地址CA。
数据A501例如包含4个位COL0～COL3作为列地址CA的一部分。因此，根据数据A501，能够指定2＾4＝16种列地址CA。而且，数据A501例如包含3个位CHP0～CHP2作为芯片地址。因此，根据数据A501，能够从2＾3＝8个存储器裸片MD中指定1个存储器裸片MD。而且，数据A501包含旗标位FLG1。旗标位FLG1为数据A501的最低有效位。
数据A502基本上与数据A001同样地构成，但最低有效位并非列地址CA的一部分，而是旗标位FLG0。于在所述时序t102输入有数据A502的情况下，能够通过数据A502及数据A002指定2＾12＝4096种列地址CA。
这里，根据半导体存储装置的规格等，存在不使用地址数据等的一部分位的情况。例如，在Toggle DDR2规格中，不使用相当于数据A001的地址数据的最低有效位，且不进行奇数位的选择。因此，在此种规格中通过使用本实施方式的技术，能够有效利用未使用的位，而进行与使用方法对应的灵活的控制。
另外，在图14的示例中，将数据A501及数据A502的最低有效位用作旗标位。然而，也可根据使用方法，将除最低有效位以外的位用作旗标位。
[其他实施方式]
以上的实施方式仅为例示，具体的态样等能够适当变更。
例如，在图2、3中，表示有在安装基板MSB积层有多个存储器裸片MD及控制裸片CD，且安装基板MSB、多个存储器裸片MD及控制裸片CD的焊垫电极P经由接合线B而连接的示例。然而，也可在安装基板MSB上的规定的区域积层存储器裸片MD，在安装基板MSB上的其他区域配置控制裸片CD。而且，也可不将全部存储器裸片MD积层于一个部位，而是将所积层的多个存储器裸片MD分散地积层于多个部位。而且，也可将全部存储器裸片MD直接设置于安装基板MSB上。而且，安装基板MSB及多个存储器裸片MD的焊垫电极P也可不通过接合线B连接，而是通过其他电极或配线等连接。例如，也可通过贯通存储器裸片MD的基板等的电极、所谓TSV(Through Silicon Via，硅通孔)电极等连接。
而且，例如，在图4中，表示有外部控制端子/CEn、CLE、ALE、/WE、/RE。这里，这些外部控制端子上的符号“/”表示输入的信号为反转信号。外部控制端子可将输入反转信号变为输入非反转信号，也可将输入非反转信号变为输入反转信号。在该情况下，也可将所述外部控制端子中的至少一个替换为CEn、/CLE、/ALE、WE、RE。例如如图8～图13中虚线所例示，将输入至外部控制端子/RE的信号反转为输入至外部控制端子RE的信号。
而且，例如，在所述实施方式中，经由数据输入输出端子I/O0～I/O7所输入的数据在外部控制端子/WE的电压上升的时序被取入至输入输出控制电路I/O内的移位寄存器内。然而，经由数据输入输出端子I/O0～I/O7所输入的数据也可在外部控制端子/WE的电压下降的时序被取入至输入输出控制电路I/O内的移位寄存器内。同样地，在所述实施方式中，从数据输入输出端子I/O0～I/O7输出的数据在外部控制端子/RE的电压上升的时序切换。然而，从数据输入输出端子I/O0～I/O7输出的数据也可在外部控制端子/RE的电压下降的时序切换。
而且，如图10～图12所示，在第2实施方式～第4实施方式中，在时序t201，控制裸片CD将数据C201作为命令数据CMD输入至存储器裸片MD。然而，在这些实施方式中，也可省略数据C201的输入。在该情况下，如图10～图12所示，不仅在作为第2读出动作的对象的存储器裸片MD中，而且在其他存储器裸片MD中，焊垫电极P中流动的电流IP'也从时序t211、t311、t411起增大。该电流IP'可在输入包含芯片地址的数据A005的时序t106以后减小。通过此种方法，能够省略数据C201的输入，而进一步缩短第2读出动作所需要的时间。
[其他]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式能以其他各种形态实施，可在不脱离发明的主旨的范围内进行各种省略、替换及变更。这些实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求书所记载的发明及其均等的范围内。
[符号说明]
MC 存储单元
MCA 存储单元阵列
ADD 地址数据
CMD 命令数据
PC 周边电路
P 焊垫电极

Claims (7)

1.一种半导体存储装置，其特征在于具备：
存储单元阵列，包含多个存储单元；
周边电路，连接于所述存储单元阵列，且在被输入命令集的情况下，输出所述存储单元中所存储的数据，该命令集包含第1命令、在所述第1命令输入之后输入的地址数据、及在所述地址数据输入之后输入的第2命令；
第1电极，可用于所述命令集的输入及所述数据的输出；以及
第2电极，可对所述周边电路供给电力；且
开始输入所述地址数据之后且所述第2命令的输入结束之前的所述第2电极中流动的电流大于输入所述第1命令时所述第2电极中流动的电流。
2.根据权利要求1的半导体存储装置，其特征在于：所述地址数据的输入结束后且所述第2命令的输入结束前的所述第2电极中流动的电流大于输入所述第1命令时所述第2电极中流动的电流。
3.根据权利要求1的半导体存储装置，其特征在于：所述地址数据的输入开始后且所述地址数据的输入结束前的所述第2电极中流动的电流大于输入所述第1命令时所述第2电极中流动的电流。
4.根据权利要求1或2的半导体存储装置，其特征在于：所述地址数据的输入结束后且所述第2命令的输入结束前的所述第2电极中流动的电流的平均值大于所述第1命令的输入后且所述地址数据的输入前的所述第2电极中流动的电流的平均值。
5.一种半导体存储装置，其特征在于具备：
存储单元阵列，包含多个存储单元；
周边电路，连接于所述存储单元阵列，且在被输入命令集的情况下，输出所述存储单元中所存储的数据，该命令集包含第1命令、在所述第1命令输入之后输入的包含旗标信息的地址数据、及在所述地址数据输入之后输入的第2命令；
第1电极，可用于所述命令集的输入及所述数据的输出；以及
第2电极，可对所述周边电路供给电力；且
在所述旗标信息为第1值的情况下，在所述第2命令的输入结束后，所述第2电极中流动的电流大于输入所述第1命令时所述第2电极中流动的电流，
在所述旗标信息为第2值的情况下，在所述第2命令的输入结束前，所述第2电极中流动的电流大于输入所述第1命令时所述第2电极中流动的电流。
6.根据权利要求5的半导体存储装置，其特征在于：所述周边电路还具备传送所述数据的数据总线，
在所述旗标信息为第1值的情况下，在所述第2命令的输入结束后，开始所述数据总线的设置，
在所述旗标信息为第2值的情况下，在所述第2命令的输入结束前，开始所述数据总线的设置。
7.一种存储器系统，其特征在于具备多个存储器芯片，所述多个存储器芯片具有：存储单元阵列，存储从第1端子输入的数据；周边电路，连接于所述存储单元阵列，且在被输入命令集的情况下，输出所述存储单元阵列中所存储的数据，该命令集包含第1命令、在所述第1命令输入之后输入的地址数据、及在所述地址数据输入之后输入的第2命令以及第2电极，可对所述周边电路供给电力；且
所述多个存储器芯片中所包含的第1存储器芯片中，所述地址数据的输入结束后且所述第2命令的输入结束前的所述第2电极中流动的第2电流大于输入所述第1命令时所述第2电极中流动的第1电流，
所述多个存储器芯片中所包含的第2存储器芯片中，所述地址数据的输入结束前所述第2电极中流动的第4电流大于输入所述第1命令时所述第2电极中流动的第3电流，且所述第2命令的输入结束前所述第2电极中流动的第5电流小于所述第4电流。
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