KR20120122142A - 비휘발성 메모리 장치 및 검증 방법 - Google Patents

비휘발성 메모리 장치 및 검증 방법 Download PDF

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Abstract

복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이, 메모리 셀 어레이의 선택된 메모리 셀로부터 데이터를 리드하여 저장하는 페이지 버퍼부, 검증 명령에 응답하여, 검출하고자 하는 패일 비트의 수 및 리드 동작시 단위 메모리 셀을 통해 흐르는 셀 전류량의 편차에 대응하는 기준전류 생성 신호, 제 1 전류 제어 신호 및 제 2 전류 제어 신호를 생성하는 컨트롤러 및 검증 명령에 응답하여 컨트롤러로부터 기준전류 생성 신호, 제 1 전류 제어 신호 및 제 2 전류 제어 신호를 제공받아 기준전류량 또는 페이지 버퍼부의 데이터 리드 전류량 중 적어도 하나를 제어하는 패일 비트 검출부를 포함하는 비휘발성 메모리 장치 및 이를 위한 검증 방법을 제시한다.

Description

비휘발성 메모리 장치 및 검증 방법{Non-volatile Memory Apparatus and Verification Method Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 검증 방법에 관한 것이다.
비휘발성 메모리 장치, 특히 플래시 메모리 장치는 컴퓨터, 메모리 카드 등에 적용될 뿐 아니라 무선통신 단말기, 디지털 카메라 등과 같은 휴대용 정보 기기로까지 적용 분야가 확대되고 있다.
플래시 메모리 장치에서 각 메모리 셀에 저장된 데이터의 레벨은 메모리 셀의 문턱전압에 의해 정의되고, 따라서 프로그램 동작은 메모리 셀의 문턱전압을 변화시키는 과정이라 말할 수 있다.
도 1은 일반적인 플래시 메모리 장치의 구성도이다.
도시한 것과 같이, 플래시 메모리 장치(10)는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130), X 디코더(140), 패일 비트 검출부(150), 전압 공급부(160) 및 전체적인 동작을 제어하는 컨트롤러(170)를 포함한다.
메모리 셀 어레이(110)는 데이터를 저장하는 복수의 메모리 셀로 구성되며, 각 메모리 셀은 메모리 셀을 선택하여 활성화하는 워드라인(WL)과 메모리 셀의 데이터를 입출력하는 비트라인(BL) 간에 매트릭스 형태로 접속되어 있다. 아울러, 메모리 셀 어레이(110)는 적어도 하나의 칩을 포함할 수 있다.
페이지 버퍼부(120)는 비트라인(BL)을 통해 메모리 셀 어레이(110)와 접속되는 복수의 페이지 버퍼를 포함하여, 메모리 셀 어레이(110)의 선택된 메모리 셀에 프로그램 데이터를 제공하거나, 메모리 셀 어레이(110)의 선택된 메모리 셀로부터 데이터를 리드하여 저장한다.
Y 디코더(130)는 컨트롤러(170)의 제어에 따라 페이지 버퍼부(120)의 페이지 버퍼들에 데이터 입출력 경로를 제공하며, X 디코더(140)는 컨트롤러(170)의 제어에 따라 메모리 셀 어레이(110)의 워드라인(WL)을 선택한다.
전압 공급부(160)는 컨트롤러(170)의 제어에 따라 동작 모드(프로그램, 소거, 리드)에 대응하는 동작 전압을 생성하고, 생성된 동작 전압을 X 디코더(140)를 통해 워드라인(WL) 또는 페이지 버퍼부(120)로 공급한다.
이러한 플래시 메모리 장치에서 프로그램 동작은 일반적으로 ISPP(Incremental Step Pulse Program) 방식으로 수행된다.
만약, 프로그램 대상이 되는 모든 메모리 셀이 동일한 프로그램 속도를 갖는다면 프로그램이 완료된 후 프로그램된 메모리 셀의 문턱전압이 프로그램 전과 동일한 분포를 갖게 될 것이다.
하지만 메모리 장치의 제조 공정 중에 발생되는 여러 가지 이유, 메모리 장치의 사용량에 따른 외부 조건의 변화 등에 의해 메모리 셀은 동일한 프로그램 속도를 가질 수 없으므로 프로그램 펄스를 증가시키는 방법으로 즉, ISPP 방식으로 프로그램을 수행하는 것이다.
즉, 제 1 단계의 프로그램 펄스를 인가하여 선택된 메모리 셀들에 대한 프로그램을 수행한다. 이후, 선택된 메모리 셀들에 검증전압을 인가하여 문턱전압이 검증전압보다 높은 메모리 셀들을 패스시킨다. 이후, 문턱전압이 검증전압 이하인 메모리 셀들에 대하여 프로그램 전압을 일정한 스텝으로 증가시켜 제 2 단계의 프로그램 펄스를 인가하여 프로그램을 수행한다. 이러한 과정은 모든 셀에 대한 프로그램이 완료될 때까지 수행되며, 이전 프로그램 단계에서 패스된 셀들에 대해서는 프로그램이 금지되도록 하여 오버 프로그램되는 것을 방지한다.
이와 같이, 프로그램 동작시 고속 프로그램되는 셀들과 저속 프로그램되는 셀들이 혼재되어 있으므로, 프로그램 동작은 저속 프로그램 셀들이 모두 프로그램 되어야 완료될 수 있다. 따라서, 프로그램 시간은 프로그램 속도가 가장 느린 셀에 의해 결정된다.
그런데, 프로그램이 완료되지 않은 셀들 즉, 검증 과정에서 패일 처리된 셀들의 개수가 에러 정정 알고리즘에 의해 복구될 수 있는 수준이라면 굳이 모든 셀이 프로그램될 때까지 프로그램을 수행할 필요가 없을 것이다.
따라서, 패일 비트 검출부(150)를 이용하여 검증 과정에서 패일 처리된 셀의 개수를 카운트한다. 그리고, 컨트롤러(170)의 ECC(Error Correction Circuit)는 패일 비트 검출부(150)의 카운트 결과가 에러 정정 가능한 수준인 경우 해당 셀에 대한 에러 정정을 수행하여 프로그램 동작이 완료되도록 한다.
패일 비트 검출부(150)는 일반적으로 전류 감지 회로(Current Sensing Circuit; CSC)를 이용하여 구성되며, 도 2를 참조하여 설명하면 다음과 같다.
도 2는 도 1에 도시한 패일 비트 검출부(150)의 일 예시도이다.
패일 비트 검출부(150)는 메모리 셀 어레이(110)의 선택된 셀들로부터 리드한 전류값과 기준전류를 비교하여 패스/패일 여부를 출력하는 전류 감지 회로(152)를 포함하도록 구성된다. 여기에서, 기준전류는 ECC에 의해 정정 가능한 비트 수에 대응하여 결정된다.
즉, 패일 비트 검출부(150)는 프로그램 후 검증 동작시 프로그램이 미완료된 셀 즉, 패일 비트의 개수만큼 페이지 버퍼의 전류량이 변화하고, 전류량의 변화 정도가 허용 가능한 정도인지의 여부에 따라 패스 또는 패일을 결정하는 것이다.
그런데, 메모리 셀은 그 물리적인 특성에 따라 셀을 통해 흐르는 전류량(셀 전류량)이 편차를 갖는다. 그리고, 이러한 편차의 합이 하나의 셀에 대한 셀 전류량 이상이 되면 패일 비트의 개수를 카운트하는 데 오차가 발생하게 된다. 예를 들어, 모든 셀의 셀 전류량이 의도한 것보다 +10%의 편차를 갖는다면, 10개의 패일 비트를 카운트하고자 하는 경우, 전류량의 편차로 인해 11비트만큼의 전류가 측정될 수 있다.
도 3은 패일 비트의 개수에 따른 누적 오차를 설명하기 위한 도면이다.
도 3에 도시한 것과 같이, 한 셀에서 흐르는 전류의 크기가 5라고 가정할 때, 패일 비트의 수가 4개 이하로 적을 때에는 셀 전류량의 편차가 패일 비트 검출의 정확도에 영향을 미치지 않는다.
하지만, 패일 비트의 개수가 증가할수록 패일 비트 검출부(150)에서 검출되는 총 전류량의 오차는 점차 증가하게 된다.
이러한 셀 전류량의 편차는, 패일 비트 검출부(150)의 전류 감지 동작에 영향을 주어 ECC에서 정정 가능한 정도인 것으로 판단되어야 할 경우에도 패일 신호를 출력하거나, ECC에서 정정 가능한 정도가 아닌 경우에도 패스 신호를 출력할 수 있다.
본 발명은 셀 전류량의 편차를 감안하여 패일 비트의 개수를 카운트할 수 있는 비휘발성 메모리 장치를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 패일 비트의 개수를 정확히 카운트하여 프로그램 성능을 개선할 수 있는 비휘발성 메모리 장치의 검증 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 비휘발성 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 선택된 메모리 셀로부터 데이터를 리드하여 저장하는 페이지 버퍼부; 검증 명령에 응답하여, 검출하고자 하는 패일 비트의 수 및 리드 동작시 상기 단위 메모리 셀을 통해 흐르는 셀 전류량의 편차에 대응하는 기준전류 생성 신호, 제 1 전류 제어 신호 및 제 2 전류 제어 신호를 생성하는 컨트롤러; 및 상기 검증 명령에 응답하여 상기 컨트롤러로부터 상기 기준전류 생성 신호, 상기 제 1 전류 제어 신호 및 상기 제 2 전류 제어 신호를 제공받아 기준전류량 또는 상기 페이지 버퍼부의 데이터 리드 전류량 중 적어도 하나를 제어하는 패일 비트 검출부;를 포함한다.
한편, 본 발명의 다른 실시예에 의한 비휘발성 메모리 장치는 리드 동작시 단위 메모리 셀에 흐르는 셀 전류량이 음(-)의 편차를 갖는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이; 및 검증 명령에 응답하여, 기준전류량과 상기 메모리 셀 어레이 중 선택된 메모리 셀에 흐르는 리드 전류량을 비교하되, 검출하고자 하는 패일 비트의 수에 대응하여 상기 기준전류량을 감쇠시켜 상기 리드 전류량과 비교하는 패일 비트 검출부;를 포함한다.
다른 한편, 본 발명의 또 다른 실시예에 의한 비휘발성 메모리 장치는 리드 동작시 단위 메모리 셀에 흐르는 셀 전류량이 양(+)의 편차를 갖는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이; 및 검증 명령에 응답하여, 기준전류량과 상기 메모리 셀 어레이 중 선택된 메모리 셀에 흐르는 리드 전류량을 비교하되, 검출하고자 하는 패일 비트의 수에 대응하여 상기 리드 전류량을 감쇠시켜 상기 기준전류량과 비교하는 패일 비트 검출부;를 포함한다.
한편, 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 검증 방법은 컨트롤러, 상기 컨트롤러에 의해 제어되는 메모리 셀 어레이 및 패일 비트 검출부를 포함하는 비휘발성 메모리 장치의 검증 방법으로서, 검증 명령에 응답하여, 상기 패일 비트 검출부가 상기 메모리 셀 어레이의 선택된 메모리 셀로부터 데이터 리드 전류를 제공받는 단계; 상기 패일 비트 검출부가 리드 동작시 메모리 셀에 흐르는 셀 전류량의 편차에 대응하여, 검출하고자 하는 패일 비트의 수에 따라 기준전류 또는 상기 리드 전류를 가변시키는 전류 제어 단계; 및 상기 패일 비트 검출부가 상기 기준전류와 상기 리드 전류를 비교하여 패스 패일 여부를 출력하는 단계;를 포함한다.
본 발명에서는 셀 전류량의 편차를 감안하여 패일 비트 개수를 카운트한다. 메모리 셀은 그 특성에 따라 셀 전류량이 음(-)의 편차를 갖거나 양(+)의 편차를 가질 수 있으므로, 테스트를 통해 편차를 확인하여 둔다. 그리고, 프로그램 검증 동작 중의 패일 비트 수 카운트 시에 리드 전류량을 편차만큼 감소시키거나 기준전류량을 편차만큼 감소시키는 등에 의해 전류량을 보정한다.
편차를 고려하지 않고 패일 비트 수를 카운트하는 경우에는 실제 패일 비트 수보다 많거나 적게 카운트될 수 있으나, 본 발명에서와 같이 편차만큼 전류량을 보정하게 되면 패일 비트 수의 카운트 정확도를 향상시킬 수 있다.
이는 결국, 에러 정정 가능한 패일 비트의 수를 정확히 판단할 수 있는 근거가 되어 프로그램 속도를 단축시킬 수 있는 이점을 제공한다.
또한, 카운트하고자 하는 패일 비트의 양에 따라 보정하는 양을 실시간으로 다르게 제어함으로써 패일 비트 검출의 정확도를 항상 유지할 수 있다.
도 1 은 일반적인 비휘발성 메모리 장치의 구성도,
도 2는 도 1에 도시한 패일 비트 검출부의 구성도.
도 3은 패일 비트의 개수에 따른 누적 오차를 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도,
도 5는 도 4에 도시한 전류 제어부의 일 예시도,
도 6은 도 5에 도시한 레지스터에 저장되는 데이터의 일 예시도,
도 7은 도 4에 도시한 오프셋 조절부의 일 예시도,
도 8은 도 4에 도시한 패일 비트 검출부의 일 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.
도시한 것과 같이, 비휘발성 메모리 장치(20)는 메모리 셀 어레이(210), 페이지 버퍼부(220), Y 디코더(230), X 디코더(240), 패일 비트 검출부(250), 전압 공급부(260) 및 전체적인 동작을 제어하는 컨트롤러(270)를 포함한다.
메모리 셀 어레이(210)는 데이터를 저장하는 복수의 메모리 셀을 포함하도록 구성된다. 그리고, 각각의 메모리 셀은 워드라인(메모리 셀을 선택하여 활성화)(WL)과 비트라인(메모리 셀의 데이터를 입출력)(BL) 간에 매트릭스 형태로 접속된다. 아울러, 메모리 셀 어레이(210)는 적어도 하나의 칩을 포함하도록 구성할 수 있다.
페이지 버퍼부(220)는 비트라인(BL)을 통해 메모리 셀 어레이(210)와 접속되는 복수의 페이지 버퍼를 포함하여, 메모리 셀 어레이(210)의 선택된 메모리 셀에 프로그램 데이터를 제공하거나, 메모리 셀 어레이(210)의 선택된 메모리 셀로부터 데이터를 리드하여 저장한다.
Y 디코더(230)는 컨트롤러(270)의 제어에 따라 페이지 버퍼부(220)의 페이지 버퍼들에 데이터 입출력 경로를 제공하며, X 디코더(240)는 컨트롤러(270)의 제어에 따라 메모리 셀 어레이(210)의 워드라인(WL)을 선택한다.
전압 공급부(260)는 컨트롤러(270)의 제어에 따라 동작 모드(프로그램, 소거, 리드)에 대응하는 동작 전압을 생성하고, 생성된 동작 전압을 X 디코더(240)를 통해 워드라인(WL) 또는 페이지 버퍼부(220)로 공급한다.
패일 비트 검출부(250)는 검증 명령에 응답하여 프로그램이 완료되지 않은 셀의 개수 즉, 패일 비트를 카운트한다. 이때, 컨트롤러(270)의 전류 제어부(272)로부터 셀 전류량의 편차에 대응하여 결정되는 전류 제어 신호를 수신하고, 전류 제어 신호에 따라 메모리 셀 어레이(210)의 선택된 셀들로부터 리드한 전류량을 변화시키거나, 또는 기준전류량을 변화시켜, 리드 전류량과 기준전류량을 비교함으로써 패스/패일 여부를 출력한다. 기준전류는 컨트롤러(270)의 ECC에 의해 정정 가능한 비트 수 범위 내에서 결정되며, 특히 패일 비트 검출부(250)에서 검출하고자 하는 셀의 개수는 ECC에 의해 정정 가능한 비트 수 범위 내에서 가변될 수 있다.
보다 구체적으로, 패일 비트 검출부(250)의 비교부(252)는 메모리 셀 어레이(210)의 선택된 셀들로부터 리드한 전류량과 기준전류량을 비교하여 패스/패일 여부를 출력하며, 예를 들어 전류 감지 회로를 이용하여 구성할 수 있다.
오프셋 조절부(254)는 셀 전류량의 편차에 대응하여 결정되는 전류 제어 신호에 따라 리드 전류량 또는 기준전류량을 변화시킨다. 여기에서, 셀 전류량의 편차와, 검출하고자 하는 패일 비트 수에 따른 전류 변화량은 테스트 모드를 통해 미리 측정되거나 결정될 수 있다.
예를 들어, 셀 전류량의 편차가 양(+)의 편차를 갖는 경우 패일 비트 검출부(250)의 오프셋 조절부(254)는 컨트롤러(270)의 전류 제어부(272)로부터 제 1 전류 제어 신호로서 마이너스 오프셋 신호를 공급받아 기준 전류량을 증가시킨다. 한편, 셀 전류량의 편차가 음(-)의 편차를 갖는 경우 오프셋 조절부(254)는 전류 제어부(272)로부터 제 2 전류 제어 신호로서 플러스 오프셋 신호를 공급받아 리드 전류량을 증가시킨다.
본 발명의 다른 실시예에서, 셀 전류량의 편차가 양(+)의 편차를 갖는 경우 플러스 오프셋 신호에 따라 리드 전류량을 감쇠시키고, 셀 전류량의 편차가 음(-)의 편차를 갖는 경우 마이너스 오프셋 신호에 따라 기준 전류량을 증가시키는 것도 가능하다.
이를 위해, 전류 제어부(272)는 테스트 모드를 통해 측정된 셀 전류량의 편차에 따라, 검출하고자 하는 패일 비트 수에 대응하는 제 1 전류 제어 신호(마이너스 오프셋 전압) 및 제 2 전류 제어 신호(플러스 오프셋 전압)를 저장하고 있으며, 검증 명령이 입력됨에 따라, 제 1 및 제 2 전류 제어 신호를 오프셋 조절부(254)로 제공한다.
전류 제어부(272)는 또한 오프셋 조절부(254)로 기준전류 생성 신호를 제공하는데, 기준전류 생성 신호는 검출하고자 하는 패일 비트의 수에 따라 결정된다. 검출하고자 하는 패일 비트의 수에 대응하는 기준전류 생성 신호 또한 전류 제어부(272)에 저장되어 있을 수 있다.
상술하였듯이, 패일 비트 검출부(250)에서 검출하고자 하는 패일 비트의 개수는 ECC에서 정정 가능한 비트 수 범위 내에서 가변될 수 있으며, 검출하고자 하는 패일 비트의 수는 고정값이거나, 또는 사용자에 의해 결정되는 값일 수 있다.
한편, 패일 비트 검출부(250)에서 패스 신호가 출력되면 컨트롤러(270)의 ECC는 해당 셀에 대한 에러 정정을 수행하여 프로그램 동작이 완료되도록 한다.
도 5는 도 4에 도시한 전류 제어부의 일 예시도이다.
도 5를 참조하면, 전류 제어부(272)는 레지스터(2721) 및 전류 제어신호 생성부(2723)를 포함하도록 구성된다.
레지스터(2721)는 패일 비트 검출부(250)가 동작하는 데 필요한 제어 신호를 저장한다. 즉, 오프셋 조절부(254)에서 셀 전류량에 따라 전류량을 변화시킬 수 있도록 제 1 전류 제어 신호, 제 2 전류 제어 신호 및 기준전류 생성 신호를 제공한다.
도 6은 도 5에 도시한 레지스터에 저장되는 데이터의 일 예시도로서, 검출 대상 패일 비트의 수와, 그에 따른 기준전류 생성 신호, 마이너스 오프셋 전압인 제 1 전류 제어 신호 및 플러스 오프셋 전압인 제 2 전류 제어 신호가 저장됨을 알 수 있다.
전류 제어신호 생성부(2723)는 검증 명령에 응답하여, 레지스터(2721)를 참조하여 검출 대상 패일 비트의 수에 대응하는 기준전류 생성 신호(V_refFB), 제 1 전류 제어 신호(V_mOS) 및 제 2 전류 제어 신호(V_pOS)를 오프셋 조절부(254)로 제공한다.
본 발명에 의한 전류 제어부(272)는 디코더(2725)를 더 포함할 수 있다. 디코더(2725)는 허용 가능한 패일 비트의 수를 지정된 비트 수로 디코딩하여, 이를 레지스터(2721)에 접근하기 위한 어드레스로 사용할 수 있다.
예를 들어, 최대 32개의 패일 셀을 검출하고자 하는 경우, 허용 가능한 패일 비트의 수를 5비트의 이진수(00000~11111)로 디코딩할 수 있으며, 디코딩 결과의 상위 3비트를 레지스터(2721)의 어드레스로 지정하는 것이다. 결국, 도 6의 레지스터(2721)에 저장되는 검출 대상 패일 비트의 수는 디코더(2725)의 디코딩한 결과로 저장될 수 있다.
도 7은 도 4에 도시한 오프셋 조절부의 일 예시도이다.
도 7에 도시한 것과 같이, 오프셋 조절부(254)는 기준전류 생성부(2541), 제 1 오프셋 전류 생성부(2543) 및 제 2 오프셋 전류 생성부(2545)를 포함한다.
기준전류 생성부(2541)는 페이지 버퍼부(220)의 출력단에 인가되는 전류량에 따라 구동되며, 기준전압(VREF) 및 전류 제어부(272)로부터 기준전류 생성 신호(V_refFB)을 인가받아 기준전류를 생성한다.
제 1 오프셋 전류 생성부(2543)는 기준전압(VREF) 및 전류 제어부(272)로부터 제 1 전류 제어 신호(V_mOS)를 공급받아 기준전류량을 변화시킨다.
제 2 오프셋 전류 생성부(2545)는 기준전압(VREF) 및 전류 제어부(272)로부터 제 2 전류 제어 신호(V_pOS)를 공급받아 페이지 버퍼부(220)의 출력단에 인가되는 리드 전류량을 변화시킨다.
메모리 셀 어레이(210)에 대한 테스트 결과 각 메모리 셀의 셀 전류량이 음(-)의 편차를 갖는 경우를 가정한다. 프로그램 단계 이후의 검증 과정에서, 패일 비트 검출부(250)의 리드 전류량은 기대치보다 낮게 검출될 것이며, 이는 셀 전류량이 음의 편차를 갖기 때문이다. 따라서, 이러한 경우에는 제 1 전류 제어 신호에 의해 기준전류량을 감쇠시켜 비교부(252)가 패일 비트의 수를 정확히 검출하도록 한다. 본 발명의 다른 실시예에서, 셀 전류량이 음(-)의 편차를 갖는 경우 제 2 전류 제어 신호에 의해 리드 전류량을 증가시키는 것도 가능함은 물론이다.
한편, 셀 전류량이 양(+)의 편차를 갖는 경우에는 검증 과정에서 리드 전류량이 기대치보다 높게 검출될 것이다. 따라서, 이 경우에는 제 2 전류 제어 신호에 의해 리드 전류량을 감쇠시키거나, 또는 제 1 전류 제어 신호에 의해 기준 전류량을 증가시켜 비교부(252)가 페일 비트의 수를 정확히 검출할 수 있도록 하게 된다.
도 8은 도 4에 도시한 패일 비트 검출부의 일 예시도이다.
도 8을 참조하면, 패일 비트 검출부(250)는 페이지 버퍼부(도 4의 220)으로부터의 셀 데이터 리드 결과를 제공하는 입력부(256), 입력부(256)에 의한 리드 전류량과 기준전류량을 비교하여 패스/패일 신호(COMP_OUT)를 출력하는 비교부(252) 및 전류 제어부(272)로부터 제공되는 기준전압(VREF), 기준전류 생성 신호(V_refFB), 제 1 전류 제어 신호(V_mOS) 및 제 2 전류 제어 신호(V_pOS)에 응답하여 리드 전류량 또는 기준전류량을 가변시키는 오프셋 조절부(254)를 포함한다.
비교부(252)는 전류 감지 회로로 구성할 수 있으나 이에 한정되는 것은 아니다.
오프셋 조절부(254)는 기준전류 생성부(2541), 제 1 오프셋 전류 생성부(2543) 및 제 2 오프셋 전류 생성부(2545)를 포함하도록 구성된다.
기준전류 생성부(2541)는 전원전압 단자(VDD)에 접속되어 입력부(256)의 출력단에 인가되는 전압에 따라 구동되는 제 1 스위칭 소자(T21), 제 1 스위칭 소자(T21)와 제 1 노드(K1) 간에 접속되어 전원전압(VDD)에 의해 구동되는 제 2 스위칭 소자(T22), 제 1 노드(K1)에 접속되어 기준전압(VREF)에 의해 구동되는 제 3 스위칭 소자(T11) 및 제 3 스위칭 소자(T11)와 접지단자(VSS) 간에 접속되어 기준전류 생성 신호(V_refFB)에 의해 구동되는 제 4 스위칭 소자(T12)를 포함할 수 있다. 제 1 스위칭 소자(T21)는 PMOS 트랜지스터로 구성할 수 있고, 제 2 내지 제 4 스위칭 소자(T11, T12)는 NMOS 트랜지스터로 구성할 수 있으나 이에 한정되는 것은 아니다. 아울러, 제 2 스위칭 소자(T22)는 생략 가능하며, 이 경우 제 1 오프셋 전류 생성부(2543)는 제 1 스위칭 소자(T21)의 드레인단에 접속될 수 있다.
이와 같이 구성되는 기준전류 생성부(2541)에서, 기준전류 생성 신호(V_refFB)는 검출하고자 하는 패일 비트의 수에 따라 컨트롤러(270)에 의해 결정되며, 기준전압(VREF) 및 기준전류 생성 신호(V_refFB)에 응답하여 제 1 노드(K1)에 기준전류를 인가한다.
제 1 오프셋 전류 생성부(2543)는 제 1 노드(K1)에 접속되어 기준전압(VREF)에 의해 구동되는 제 5 스위칭 소자(T23) 및 제 5 스위칭 소자(T23)와 접지 단자(VSS) 간에 접속되어 제 1 전류 제어 신호(V_mOS)에 의해 구동되는 제 6 스위칭 소자(T24)를 포함한다. 여기에서, 제 3 스위칭 소자(T21)는 MPMOS 트랜지스터로, 제 4 내지 제 6 스위칭 소자(T22, T23, T24)는 NMOS 트랜지스터로 구성할 수 있으나 이에 한정되지 않음은 물론이다.
제 6 스위칭 소자(T24)는 제 1 전류 제어 신호(V_mOS)에 따라 구동되어, 제 1 노드(K1)의 전류량 즉, 기준전류량을 가변시키게 된다.
한편, 제 2 오프셋 전류 생성부(2545)는 입력부(256)의 출력단자에 접속되어 기준전압(VREF)에 의해 구동되는 제 8 스위칭 소자(T32) 및 제 8 스위칭 소자(T32)와 접지단자(VSS) 간에 접속되어 제 2 전류 제어 신호(V_pOS)에 의해 구동되는 제 9 스위칭 소자(T33)를 포함한다. 이에 더하여, 입력부(256)의 출력단자에 인가되는 전류량을 전달하기 위해 전원전압(VDD)에 의해 구동되는 제 7 스위칭 소자(T31)를 더 포함하는 것도 가능하다. 여기에서, 제 7 내지 제 8 스위칭 소자(T31, T32, T33)는 각각 NMOS 트랜지스터로 구성할 수 있으나 이에 한정되지 않는다.
제 9 스위칭 소자(T33)는 제 2 전류 제어 신호(V_pOS)에 의해 구동되어, 입력부(256)의 출력단에 인가되는 전류량 즉, 리드 전류량을 가변시킨다.
메모리 셀의 셀 전류량이 음의 편차를 갖는 경우 리드 전류량은 기대치보다 낮게 측정될 것이다. 이 경우에는 리드 전류량과 비교할 기준전류량을 낮추는 방법으로 편차를 감쇠시킬 수 있으므로, 검출 대상 패일 비트의 수에 대응하여 제 1 전류 제어 신호(V_mOS)를 공급함으로써 제 1 노드(K1)에 인가되는 기준전류량을 낮추어준다. 이 때, 리드 전류량은 변화시키지 않아도 무방하므로 제 2 전류 제어 신호(V_pOS)에 따라 구동되는 제 9 스위칭 소자(T33)는 턴오프 상태를 유지하도록 하는 것이 바람직하다. 다른 방법으로, 리드 전류량을 증가시키는 방법 또한 고려될 수 있으며, 이 경우에는 검출 대상 패일 비트의 수에 대응하여 제 2 전류 제어 신호(V_pOS)를 공급함으로써, 리드 전류량을 증가시킬 수 있다.
한편, 메모리 셀의 셀 전류량이 양의 편차를 갖는 경우에는 리드 전류량이 기대치보다 높게 측정되므로, 제 2 전류 제어 신호(V_pOS)에 의해 제 9 스위칭 소자(T33)를 턴온시켜 리드 전류량을 감쇠시킨다. 기준전류량은 변화시키지 않아도 무방하므로, 제 1 전류 제어 신호(V_mOS)에 의해 구동되는 제 6 스위칭 소자(T24)는 턴오프 상태를 갖도록 함이 바람직하다. 다른 방법으로서, 제 1 전류 제어 신호(V_MOS)에 의해 기준전류량을 증가시키는 것도 가능함은 물론이다.
이러한 동작을 수행함에 있어서, 기준전류 생성 신호(V_refFB), 제 1 및 제 2 전류 제어 신호(V_mOS, V_pOS)는, 전류 제어부(272)의 디코더(2725)에서 검출 대상 패일 비트의 수를 디코딩한 결과를 어드레스로 하여, 레지스터(2721)로부터 획득한 후, 전류 제어신호 생성부(2723)에서 제공됨은 물론이다.
본 발명의 용이한 이해를 위해 다음의 경우를 예로 들어 설명한다.
셀 전류량의 편차가 셀 전류량에 대해 +/-(1/N)(N은 자연수)인 메모리 셀 어레이를 가정한다. 이 경우, N개 미만의 셀이 프로그램 미완료된 경우에는 편차가 발생하여도 패일 비트의 개수를 카운트하는 데 영향을 주지 않는다.
하지만, MN개(M은 자연수) 이상의 셀이 프로그램 미완료된 경우에는 MN개 단위마다 M개의 셀이 더 카운트되거나 덜 카운트될 수 있다.
따라서, 편차가 +(1/N)인 경우에는 기준전류가 [셀전류*(MN-1)]이 되도록 기준전류 생성 신호를 설정하고, 제 6 스위칭 소자(T24)는 턴오프되도록 제 1 전류 제어 신호(V_mOS)를 로우 레벨로 설정하는 한편, 제 9 스위칭 소자(T33)가 리드 전류량으로부터 [셀 전류*(M-1)]만큼의 전류를 감쇠시킬 수 있도록 제 2 전류 제어 신호(V_pOS)를 설정할 수 있다.
유사하게, 편차가 -(1/N)인 경우에는 기준전류가 [셀전류*(MN-1)]이 되도록 기준전류 생성 신호를 설정하고, 제 6 스위칭 소자(T24)가 기준전류량으로부터 [셀 전류*(M-1)]만큼의 전류를 감쇠시킬 수 있도록 제 1 전류 제어 신호(V_mOS)를 설정하는 한편, 제 9 스위칭 소자(T33)는 턴오프되도록 제 2 전류 제어 신호(V_pOS)를 로우 레벨로 설정할 수 있다.
상기에서는 셀 전류량이 음의 편차를 갖는 경우에는 기준전류량을 감쇠시키고, 양의 편차를 갖는 경우에는 리드 전류량을 감쇠시키는 것에 대해 설명하였으나, 이에 한정되는 것은 아니다. 즉, 셀 전류량의 음의 편차를 갖는 경우 리드 전류량을 상승시키거나, 양의 편차를 갖는 경우 기준전류를 상승시키는 등, 셀 편차만큼 기준전류량과 리드 전류량과의 차이를 보상해 줄 수 있는 방법이라면 어느 것이든 적용 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
20 : 비휘발성 메모리 장치
210 : 메모리 셀 어레이
220 : 페이지 버퍼부
230 : Y 디코더
240 : X 디코더
250 : 패일 비트 검출부
252 : 비교부
254 : 오프셋 조절부
260 : 전압 공급부
270 : 컨트롤러
272 : 전류 제어부

Claims (24)

  1. 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 선택된 메모리 셀로부터 데이터를 리드하여 저장하는 페이지 버퍼부;
    검증 명령에 응답하여, 검출하고자 하는 패일 비트의 수 및 리드 동작시 상기 단위 메모리 셀을 통해 흐르는 셀 전류량의 편차에 대응하는 기준전류 생성 신호, 제 1 전류 제어 신호 및 제 2 전류 제어 신호를 생성하는 컨트롤러; 및
    상기 검증 명령에 응답하여 상기 컨트롤러로부터 상기 기준전류 생성 신호, 상기 제 1 전류 제어 신호 및 상기 제 2 전류 제어 신호를 제공받아 기준전류량 또는 상기 페이지 버퍼부의 데이터 리드 전류량 중 적어도 하나를 제어하는 패일 비트 검출부;
    를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 패일 비트 검출부는, 상기 기준전류 생성 신호 및 상기 제 1 전류 제어 신호에 따라 기준전류를 제어하여 패스 또는 패일 여부를 결정하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 패일 비트 검출부는, 상기 제 2 전류 제어 신호에 따라 상기 페이지 버퍼부의 데이터 리드 전류량을 제어하여 패스 또는 패일 여부를 결정하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 셀 전류량의 편차에 따라 검출하고자 하는 패일 비트의 수에 대응하는 상기 기준전류 생성 신호, 상기 제 1 전류 제어 신호 및 상기 제 2 전류 제어 신호를 생성하는 레지스터; 및
    상기 기준전류 생성 신호, 상기 제 1 전류 제어 신호 및 상기 제 2 전류 제어 신호를 상기 패일 비트 검출부로 제공하는 전류 제어신호 생성부;
    를 포함하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 컨트롤러는, 상기 검출하고자 하는 패일 비트의 수를 지정된 단위의 이진 비트로 디코딩하는 디코더를 더 포함하는 비휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 컨트롤러는, 패일 비트에 대한 오류를 정정하는 ECC(Error Correction Circuit)를 포함하며,
    상기 검출하고자 하는 패일 비트의 수는 상기 ECC에 의해 정정 가능한 범위 내에서 고정 또는 가변되는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 패일 비트 검출부는, 상기 검증 명령에 응답하여, 상기 리드 전류량과 상기 기준전류량을 비교하여 패스 또는 패일 여부를 결정하는 비교부; 및
    상기 기준전류 생성 신호, 상기 제 1 전류 제어 신호 및 상기 제 2 전류 제어 신호에 응답하여, 상기 기준전류량 또는 상기 리드 전류량을 가변시키는 오프셋 조절부;
    를 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 오프셋 조절부는, 상기 컨트롤러로부터 제공되는 상기 기준전류 생성 신호에 응답하여 상기 기준전류를 생성하는 기준전류 생성부;
    상기 컨트롤러로부터 제공되는 상기 제 1 전류 제어 신호에 응답하여 상기 기준전류량을 가변시키는 제 1 오프셋 전류 생성부; 및
    상기 컨트롤러로부터 제공되는 상기 제 2 전류 제어 신호에 응답하여 상기 리드 전류량을 가변시키는 제 2 오프셋 전류 생성부;
    를 포함하는 비휘발성 메모리 장치.
  9. 리드 동작시 단위 메모리 셀에 흐르는 셀 전류량이 음(-)의 편차를 갖는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이; 및
    검증 명령에 응답하여, 기준전류량과 상기 메모리 셀 어레이 중 선택된 메모리 셀에 흐르는 리드 전류량을 비교하되, 검출하고자 하는 패일 비트의 수에 대응하여 상기 기준전류량 또는 상기 리드 전류량을 가변시켜, 상기 기준전류량과 상기 리드 전류량을 비교하는 패일 비트 검출부;
    를 포함하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 셀 전류량의 편차에 따라, 상기 검출하고자 하는 패일 비트의 수에 대응하는 전류 제어 신호를 상기 패일 비트 검출부로 제공하는 컨트롤러를 더 포함하고,
    상기 패일 비트 검출부는 상기 전류 제어 신호에 응답하여 상기 기준전류량을 감쇠시키는 비휘발성 메모리 장치.
  11. 제 9 항에 있어서,
    상기 셀 전류량의 편차에 따라, 상기 검출하고자 하는 패일 비트의 수에 대응하는 전류 제어 신호를 상기 패일 비트 검출부로 제공하는 컨트롤러를 더 포함하고,
    상기 패일 비트 검출부는 상기 전류 제어 신호에 응답하여 상기 리드 전류량을 증가시키는 비휘발성 메모리 장치.
  12. 제 10 항 또는 제 11 항 중 어느 하나의 항에 있어서,
    상기 컨트롤러는, 패일 비트에 대한 오류를 정정하는 ECC(Error Correction Circuit)를 포함하며,
    상기 검출하고자 하는 패일 비트의 수는 상기 ECC에 의해 정정 가능한 범위 내에서 고정 또는 가변되는 비휘발성 메모리 장치.
  13. 리드 동작시 단위 메모리 셀에 흐르는 셀 전류량이 양(+)의 편차를 갖는 복수의 단위 메모리 셀을 포함하는 메모리 셀 어레이; 및
    검증 명령에 응답하여, 기준전류량과 상기 메모리 셀 어레이 중 선택된 메모리 셀에 흐르는 리드 전류량을 비교하되, 검출하고자 하는 패일 비트의 수에 대응하여 상기 기준전류량 또는 상기 리드 전류량을 가변시켜, 상기 기준전류량과 상기 리드 전류량을 비교하는 패일 비트 검출부;
    를 포함하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 셀 전류량의 편차에 따라, 상기 검출하고자 하는 패일 비트의 수에 대응하는 전류 제어 신호를 상기 패일 비트 검출부로 제공하는 컨트롤러를 더 포함하고,
    상기 패일 비트 검출부는 상기 전류 제어 신호에 응답하여 상기 리드 전류량을 감쇠시키는 비휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 셀 전류량의 편차에 따라, 상기 검출하고자 하는 패일 비트의 수에 대응하는 전류 제어 신호를 상기 패일 비트 검출부로 제공하는 컨트롤러를 더 포함하고,
    상기 패일 비트 검출부는 상기 전류 제어 신호에 응답하여 상기 기준전류량을 증가시키는 비휘발성 메모리 장치.
  16. 제 14 항 또는 제 15 항 중 어느 하나의 항에 있어서,
    상기 컨트롤러는, 패일 비트에 대한 오류를 정정하는 ECC(Error Correction Circuit)를 포함하며,
    상기 검출하고자 하는 패일 비트의 수는 상기 ECC에 의해 정정 가능한 범위 내에서 고정 또는 가변되는 비휘발성 메모리 장치.
  17. 컨트롤러, 상기 컨트롤러에 의해 제어되는 메모리 셀 어레이 및 패일 비트 검출부를 포함하는 비휘발성 메모리 장치의 검증 방법으로서,
    검증 명령에 응답하여, 상기 패일 비트 검출부가 상기 메모리 셀 어레이의 선택된 메모리 셀로부터 데이터 리드 전류를 제공받는 단계;
    상기 패일 비트 검출부가 리드 동작시 메모리 셀에 흐르는 셀 전류량의 편차에 대응하여, 검출하고자 하는 패일 비트의 수에 따라 기준전류 또는 상기 리드 전류를 가변시키는 전류 제어 단계; 및
    상기 패일 비트 검출부가 상기 기준전류와 상기 리드 전류를 비교하여 패스 패일 여부를 출력하는 단계;
    를 포함하는 비휘발성 메모리 장치의 검증 방법.
  18. 제 17 항에 있어서,
    상기 셀 전류량이 음(-)의 편차를 갖는 경우 상기 전류 제어 단계는 상기 기준전류를 감쇠시키는 단계인 비휘발성 메모리 장치의 검증 방법.
  19. 제 17 항에 있어서,
    상기 셀 전류량이 음(-)의 편차를 갖는 경우 상기 전류 제어 단계는 상기 리드 전류를 증가시키는 단계인 비휘발성 메모리 장치의 검증 방법.
  20. 제 17 항에 있어서,
    상기 셀 전류량이 양(+)의 편차를 갖는 경우 상기 전류에 제어 단계는 상기 리드 전류를 감쇠시키는 단계인 비휘발성 메모리 장치의 검증 방법.
  21. 제 17 항에 있어서,
    상기 셀 전류량이 양(+)의 편차를 갖는 경우 상기 전류에 제어 단계는 상기 기준 전류를 증가시키는 단계인 비휘발성 메모리 장치의 검증 방법.
  22. 제 17 항에 있어서,
    상기 전류 제어 단계는, 상기 컨트롤러가 상기 셀 전류량의 편차에 대응하여 검출 대상 패일 비트의 수에 따른 전류 제어 신호를 상기 패일 비트 검출부로 제공하는 단계를 더 포함하고,
    상기 패일 비트 검출부는 상기 전류 제어 신호에 따라 기준전류 또는 상기 리드 전류를 가변시키는 비휘발성 메모리 장치의 검증 방법.
  23. 제 17 항에 있어서,
    상기 패일 비트 검출부로부터 패스 신호가 출력됨에 따라,
    상기 컨트롤러가 패일 비트에 대한 오류를 정정하는 단계를 더 포함하는 비휘발성 메모리 장치의 검증 방법.
  24. 제 23 항에 있어서,
    상기 컨트롤러는 상기 패일 비트에 대한 오류를 정정하는 ECC(Error Correction Circuit)를 포함하고,
    상기 패일 비트 검출부에서 검출하고자 하는 패일 비트의 수는 상기 ECC에 의해 정정 가능한 범위 내에서 고정 또는 가변되는 비휘발성 메모리 장치의 검증 방법.
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