JP2012133832A - 不揮発性半導体記憶装置、及び読み出し電圧検出方法 - Google Patents
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Abstract
【課題】読み出し動作の信頼性が高い不揮発性半導体記憶装置、及び読み出し電圧検出方法を提供する。
【解決手段】不揮発性半導体記憶装置100は、自装置の外部から第1データを取得するデータ入力バッファ102と、印加された電圧の電圧値に応じて第2データを出力する複数のメモリセルを有するNANDメモリセルアレイ108と、選択されたページに属するメモリセルに電圧値が順次変化する電圧を印加するワード線電圧制御回路107と、メモリセルから取得した第2データのエラーを検出するエラー検出回路104と、メモリセルから第2データを出力させるための読み出し電圧の最適値をエラーが検出された際にメモリセルに印加されていた電圧の電圧値に基づいて検出するワード線電圧補正回路106と、最適値を表すコードを自装置の外部に出力するデータ出力バッファ111とを備える。
【選択図】図1
【解決手段】不揮発性半導体記憶装置100は、自装置の外部から第1データを取得するデータ入力バッファ102と、印加された電圧の電圧値に応じて第2データを出力する複数のメモリセルを有するNANDメモリセルアレイ108と、選択されたページに属するメモリセルに電圧値が順次変化する電圧を印加するワード線電圧制御回路107と、メモリセルから取得した第2データのエラーを検出するエラー検出回路104と、メモリセルから第2データを出力させるための読み出し電圧の最適値をエラーが検出された際にメモリセルに印加されていた電圧の電圧値に基づいて検出するワード線電圧補正回路106と、最適値を表すコードを自装置の外部に出力するデータ出力バッファ111とを備える。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置、及び読み出し電圧検出方法に関する。
半導体メモリと、読み出し電圧を補正するための電圧補正値を記憶する補正電圧記憶回路と、この補正電圧記憶回路から電圧補正値を読み出し、読み出した電圧補正値に基づいて半導体メモリの読み出し動作を実行するコントローラとを具備する半導体記憶装置が、特許文献1に開示されている。
出荷前、特許文献1に開示された半導体記憶装置では、プログラム(Program)及びイレーズ(Erase)のそれぞれの閾値電圧の分布が、メモリテスタ等により外部から装置(チップ)毎に測定される。また、これら測定された閾値電圧に基づいて、読み出し電圧の最適値が装置毎に算出される。また、特許文献1に開示された半導体記憶装置は、読み出し電圧を補正するための電圧補正値を、内部の記憶回路に記憶する。さらに、出荷後、特許文献1に開示された半導体記憶装置は、出荷前に記憶した電圧補正値によって装置毎に補正された読み出し電圧により、読み出し動作を実行する。
しかしながら、特許文献1に開示された半導体記憶装置は、閾値電圧の分布が出荷後に変化しても、出荷前に記憶した電圧補正値に基づく読み出し電圧によって読み出し動作を実行するので、リードエラー(リードディスターブ等)が発生する場合があり、読み出し動作の信頼性が低いという問題があった。また、特許文献1に開示された半導体記憶装置は、装置(チップ)毎に定められた電圧補正値を用いているため、読み出し電圧の補正が粗く、読み出し動作の信頼性が低いという問題があった。
本発明は、前記の点に鑑みてなされたものであり、読み出し動作の信頼性が高い不揮発性半導体記憶装置、及び読み出し電圧検出方法を提供することを目的とする。
本発明は、上記の課題を解決するためになされたものであり、自装置の外部から第1データを取得する取得部と、印加された電圧の電圧値に応じて、第2データを出力する複数のメモリセルを有するメモリセルアレイと、前記取得部が前記第1データを取得した際、選択されたページに属する前記メモリセルに、電圧値が順次変化する電圧を印加する電圧制御回路と、前記メモリセルから第2データを取得し、取得した第2データにおけるエラーを検出するエラー検出回路と、前記メモリセルから第2データを出力させるための読み出し電圧の最適値を、前記エラーが検出された際に前記メモリセルに印加されていた電圧の電圧値に基づいて検出する最適値検出回路と、前記最適値を表すコードを自装置の外部に出力する出力部と、を備えることを特徴とする不揮発性半導体記憶装置である。
この構成により、不揮発性半導体記憶装置は、読み出し電圧の最適値をページ毎に検出し、この最適値により読み出し動作を実行するので、読み出し動作の信頼性を高くすることができる。
この構成により、不揮発性半導体記憶装置は、読み出し電圧の最適値をページ毎に検出し、この最適値により読み出し動作を実行するので、読み出し動作の信頼性を高くすることができる。
本発明によれば、不揮発性半導体記憶装置は、ページ毎に検出した読み出し電圧の最適値により、読み出し動作の信頼性を高くすることができる。
本発明の実施形態について図面を参照して詳細に説明する。図1には、不揮発性半導体記憶装置の構成が、ブロック図により表されている。不揮発性半導体記憶装置100は、NANDメモリセルアレイ108にデータを記憶する。不揮発性半導体記憶装置100は、アドレスデコータ(不図示)により選択されたページの読み出し電圧(ワード線電圧)の最適値を検出し、電圧補正値により最適化した読み出し電圧を表すコードを外部に出力する。また、不揮発性半導体記憶装置100は、外部から入力されたコードが表す電圧補正値により読み出し電圧(ワード線電圧)を最適化し、最適化した読み出し電圧により読み出し動作を実行する。
不揮発性半導体記憶装置100は、DQ−PAD101と、データ入力バッファ102と、コマンドデコーダ103と、エラー検出回路104と、カウンタ105と、ワード線電圧補正回路106と、ワード線電圧制御回路107と、NANDメモリセルアレイ108と、Xデコーダ109と、ページバッファ110と、データ出力バッファ111とを備える。
DQ−PAD101は、不揮発性半導体記憶装置100の外部からデータを取得し、取得したデータをDQ[7:0]信号として、データ入力バッファ102に出力する。DQ−PAD101は、データ出力バッファ111からデータを取得し、取得したデータを不揮発性半導体記憶装置100の外部に出力する。
データ入力バッファ102は、DQ[7:0]信号を取得し、取得したデータをDIDATA[7:0]信号として、コマンドデコーダ103及びワード線電圧補正回路106に出力する。
コマンドデコーダ103は、DIDATA[7:0]信号を取得し、取得したDIDATA[7:0]信号をデコードすることによりコマンドを認識する。コマンドは、例えば、不揮発性半導体記憶装置100の動作モードを表す。
動作モードには、コマンドにより指定されたページの読み出し電圧(VREAD)の最適値を検出し、電圧補正値により最適化された読み出し電圧を表すコードを外部に出力するモード(以下、「VREADサーチモード」という)がある。VREADサーチモードにおける動作手順については、図6を用いて後述する。
また、動作モードには、外部から入力されたコードが表す電圧補正値によりワード線電圧を最適化し、最適化した読み出し電圧により読み出し動作を実行するモード(以下、「拡張リードモード」という)がある。拡張リードモードにおける動作手順については、図7を用いて後述する。
コマンドデコーダ103は、認識したコマンドに基づいて、不揮発性半導体記憶装置100の各ブロックを制御するための制御信号を出力する。制御信号には、VRINPUT信号と、VRSEARCH信号とがある。
VRSEARCH信号は、VREADサーチモードにおける動作を各ブロックに実行させるためのフラグ信号である。VRSEARCH信号は、エラー検出回路104とカウンタ105とに出力される。また、VRINPUT信号は、拡張リードモードにおける動作を各ブロックに実行させるためのフラグ信号である。VRINPUT信号は、ワード線電圧補正回路106に出力される。
エラー検出回路104は、NANDメモリセルアレイ108のメモリセルに印加された電圧に応じてページバッファ110が読み出したデータを、ページ毎にページバッファ110を介して取得する。また、エラー検出回路104は、取得したデータ(RDDATA[n:0]信号、nは(ページ数−1))におけるリードエラーをページ毎に検出する。エラー検出回路104は、例えば、ECC(Error Check and Correct)回路である。
エラー検出回路104は、リードエラーが検出されたか否かを表す信号(以下、「RDERR信号」という)を、ワード線電圧制御回路107に出力する。リードエラーが検出された場合、エラー検出回路104は、RDERR信号の値を1とする。一方、リードエラーが検出されていない場合、エラー検出回路104は、RDERR信号の値を0とする。
カウンタ105には、VRSEARCH信号が入力される。カウンタ105は、VRSEARCH信号に基づいてカウンタ値を生成し、生成したカウンタ値をCNTOUT[3:0]信号として、ワード線電圧補正回路106に出力する。
ワード線電圧補正回路106には、VRINPUT信号と、RDERR信号と、CNTOUT[3:0]信号と、DIDATA[7:0]とが入力される。ワード線電圧補正回路106は、VRSEARCH信号の値が1である場合、VREADサーチモードで動作する。
VREADサーチモードにおいて、ワード線電圧補正回路106は、リードエラーが検出されたか否かを、RDERR信号に基づいて検出する。また、ワード線電圧補正回路106は、ワード電圧制御回路107から読み出し電圧(VREAD)を出力させるためのVRCODE[3:0]信号を、ワード電圧制御回路107に出力する。
図2には、ワード線電圧補正回路の出力と、電圧補正値との関係が表されている。VRCODE[3:0]信号が値0000である場合、電圧補正値(ΔVREAD)は、0.00[V]である。この場合、電圧補正値が0.00[V]であるため、読み出し電圧(VREAD)はデフォルト値である。
また、VRCODE[3:0]信号が値0001である場合、電圧補正値(ΔVREAD)は、0.05[V]である。以下、VRCODE[3:0]信号が値0111まで1増加するごとに、電圧補正値は0.05[V]増加する。一方、VRCODE[3:0]信号が値1000である場合、電圧補正値(ΔVREAD)は、−0.05[V]である。以下、VRCODE[3:0]信号が値1111まで1増加するごとに、電圧補正値は0.05[V]減少する。
ワード線電圧補正回路106は、リードエラーが検出された際にワード線電圧制御回路107に出力していたVRCODE[3:0]信号、すなわち、NANDメモリセルアレイ108のメモリセルに印加されていた読み出し電圧の電圧値に基づいて、読み出し電圧(ワード線電圧)の最適値を検出する。ここで、ワード線電圧補正回路106は、カウントアップにより順次変化するCNTOUT[3:0]信号と値が等しいVRCODE[3:0]信号を出力する。また、ワード線電圧補正回路106は、DIDATA[7:0]信号が表すページを、ワード線電圧制御回路107に通知する。
図3には、読み出し電圧と、電圧補正値と、リードエラーとの関係が示されている。VREADサーチモードにおいて、ワード線電圧補正回路106は、データにリードエラーが検出されていない電圧値が複数ある場合、これら複数の電圧値の中央値を、読み出し電圧の最適値とする。図3では、データにリードエラーが検出されていない読み出し電圧値(VRCODE)、すなわち、値が0であるRDERRに対応する読み出し電圧値は、「1010」、「1011」及び「1100」の3つある。この3つのうち、ワード線電圧補正回路106は、中央値である(最もマージンがある)「1011」を、読み出し電圧の最適値と定める。
図4には、NANDメモリセルアレイの閾値電圧の分布が、ページ毎に表されている。ここで、横軸はメモリセルに印加された電圧の電圧値を表す。イレーズの閾値電圧(イレーズレベルの閾値)が読み出し電圧(リード電圧)に比べ高くなっている場合、リードエラーが発生する。また、プログラムの閾値電圧(プログラムレベルの閾値)が読み出し電圧に比べ低くなっている場合、リードエラーが発生する。したがって、読み出し電圧の最適値は、プログラムの閾値電圧とイレーズの閾値電圧との間の電圧値のうち、中央値である(最もマージンがある)電圧値とする。
図4では、ページ0におけるプログラム及びイレーズの閾値電圧は、読み出し電圧のデフォルト値(VREAD(デフォルト))に対して、十分マージンを持っているので、データにリードエラーは発生しない。この場合、ワード線電圧補正回路106は、読み出し電圧値(VRCODE)を0000とする。
また、ページ1におけるイレーズの閾値電圧は、読み出し電圧のデフォルト値に比べ高くなっているので、リードエラーが発生する。この場合、ワード線電圧補正回路106は、データにリードエラーが検出されていない複数の電圧値の中央値から、読み出し電圧のデフォルト値を減算した値を、電圧補正値(正値)とする。
また、ページ2におけるプログラムの閾値電圧は、読み出し電圧のデフォルト値に比べ低くなっているので、リードエラーが発生する。この場合、ワード線電圧補正回路106は、データにリードエラーが検出されていない複数の電圧値の中央値から、読み出し電圧のデフォルト値を減算した値を、電圧補正値(負値)とする。
ワード線電圧補正回路106は、電圧補正値(ΔVREAD)により定まる読み出し電圧(VREAD)を表すコード(VRCODE[3:0])を、DODATA[7:0]信号として、データ出力バッファ111にページ毎に出力する。
図5には、読み出し電圧を表すコードと電圧補正値との関係の一例が、ページ毎に示されている。図5では、ページ0,3,4,nのそれぞれからデータを読み出す際にメモリセルに印加される読み出し電圧を表すコード(VRCODE[3:0])は、0000(デフォルト値)と定められている。また、ページ1からデータを読み出す際にメモリセルに印加される読み出し電圧を表すコードは、0011と定められている。また、ページ2からデータを読み出す際にメモリセルに印加される読み出し電圧を表すコードは、1011と定められている。また、ページ5からデータを読み出す際にメモリセルに印加される読み出し電圧を表すコードは、1111と定められている。また、ページ(n−1)からデータを読み出す際にメモリセルに印加される読み出し電圧を表すコードは、0001と定められている。なお、これらのコードは、不揮発性半導体記憶装置100の外部にあるコントローラ及びRAMなどにより管理される。また、電源遮断時には、上記コントローラにより、NANDメモリセルアレイ108のスペア領域などに格納される。
図1に戻り、不揮発性半導体記憶装置の構成の説明を続ける。ワード線電圧補正回路106は、VRINPUT信号が入力されている場合、拡張リードモードで動作する。拡張リードモードにおいて、ワード線電圧補正回路106は、自装置の外部から指定された読み出し電圧を表すコードとして、DIDATA[7:0]信号を取得する。ワード線電圧補正回路106は、取得したDIDATA[7:0]信号に応じた読み出し電圧を表すVRCODE[3:0]信号を、ワード線電圧制御回路107に出力する。
ワード線電圧制御回路107には、VRCODE[3:0]信号が入力される。ワード線電圧制御回路107は、VRCODE[3:0]信号に応じて、複数のワード線による読み出し電圧を制御する。ワード線電圧制御回路107は、ワード線電圧補正回路106から通知されたページに属するメモリセルに、VRCODE[3:0]信号に応じた電圧値の読み出し電圧(VREAD)を印加する。
Xデコーダ109は、ワード線電圧制御回路107に通知されたページに属するメモリセルに接続されたワード線を選択する。
NANDメモリセルアレイ108は、複数のメモリセルを有する。メモリセルは、印加された電圧値に応じて、メモリセルにデータを記憶(プログラム)し、メモリセルからデータを消去(イレーズ)し、又はメモリセルからデータを出力する(図4を参照)。
NANDメモリセルアレイ108は、複数のメモリセルを有する。メモリセルは、印加された電圧値に応じて、メモリセルにデータを記憶(プログラム)し、メモリセルからデータを消去(イレーズ)し、又はメモリセルからデータを出力する(図4を参照)。
VREADサーチモードにおいて、NANDメモリセルアレイ108は、データ出力バッファ111を介して読み出し電圧値を表すコード(VRCODE[3:0])を、自装置の外部に通知する。また、自装置の外部に通知された読み出し電圧値を表すコード(VRCODE[3:0])は、拡張リードモードにおいてデータが読み出される際に、読み出し電圧を補正するために使用される。
ページバッファ110は、NANDメモリセルアレイ108の複数のメモリセルから出力されたデータを記憶し、記憶したデータをページ毎にRDDATA[n:0]信号としてエラー検出回路104及びデータ出力バッファ111に出力する。
データ出力バッファ111には、ワード線電圧補正回路106からDODATA[7:0]信号が入力される。データ出力バッファ111は、入力されたDODATA[7:0]信号をDQ−PAD101に転送する。また、データ出力バッファ111には、ページバッファ110からRDDATA[n:0]信号が入力される。データ出力バッファ111は、入力されたRDDATA[n:0]信号をDQ−PAD101に転送する。
次に、不揮発性半導体記憶装置の動作手順について説明する。
図6は、VREADサーチモードにおける動作手順を表すフローチャートである。まず、コマンドデコーダ103(図1を参照)は、DIDATA[7:0]信号をデコードし、VREADサーチモードを実行するためのコマンドを認識したとする。コマンドデコーダ103は、値が1であるVRSEARCH信号をカウンタ105に出力する。また、カウンタ105は、VRSEARCH信号に基づいてカウンタ値を生成し、生成したカウンタ値をCNTOUT[3:0]信号として、ワード線電圧補正回路106に出力する。ここで、カウンタ105は、CNTOUT[3:0]信号を値0からカウントアップする(ステップS1)。
図6は、VREADサーチモードにおける動作手順を表すフローチャートである。まず、コマンドデコーダ103(図1を参照)は、DIDATA[7:0]信号をデコードし、VREADサーチモードを実行するためのコマンドを認識したとする。コマンドデコーダ103は、値が1であるVRSEARCH信号をカウンタ105に出力する。また、カウンタ105は、VRSEARCH信号に基づいてカウンタ値を生成し、生成したカウンタ値をCNTOUT[3:0]信号として、ワード線電圧補正回路106に出力する。ここで、カウンタ105は、CNTOUT[3:0]信号を値0からカウントアップする(ステップS1)。
ワード線電圧補正回路106(図1を参照)は、CNTOUT[3:0]信号と値が等しいVRCODE[3:0]信号を、ワード電圧制御回路107に出力する。また、ワード線電圧制御回路107は、コマンドデコーダ103がコマンドを取得した際、アドレスデコーダ(不図示)により選択されたページに属するメモリセルに、値が順次変化するVRCODE[3:0]信号に応じた読み出し電圧(VREAD)を印加する。これにより、NANDメモリセルアレイ108は、電圧が印加されたメモリセルからデータを出力する。
エラー検出回路104は、NANDメモリセルアレイ108のメモリセルに印加された電圧に応じてページバッファ110が読み出したデータを、ページ毎にページバッファ110を介して取得し、取得したデータにおけるリードエラーを検出する。リードエラーを検出した場合、エラー検出回路104は、RDERR信号の値を1とする。一方、リードエラーを検出していない場合、エラー検出回路104は、RDERR信号の値を0とする。ワード線電圧補正回路106は、リードエラーが検出されたか否かを、RDERR信号に基づいて検出する(ステップS2)。
ワード線電圧補正回路106は、CNTOUT[3:0]信号の値が、予め定められた最大値(MAX)と等しいか否かを判定する(ステップS3)。
CNTOUT[3:0]信号の値が、最大値(MAX)と等しい場合(ステップS3−YES)、ワード線電圧補正回路106は、読み出し電圧(VRCODE[3:0])の最適値を定める。また、ワード線電圧補正回路106は、最適値として定めた読み出し電圧を表すコード(VRCODE[3:0])を、DODATA[7:0]信号として、データ出力バッファ111にページ毎に出力する。図3に示した例では、VRCODE[3:0]の値は1011(=Bh)である。
CNTOUT[3:0]信号の値が、最大値(MAX)と等しい場合(ステップS3−YES)、ワード線電圧補正回路106は、読み出し電圧(VRCODE[3:0])の最適値を定める。また、ワード線電圧補正回路106は、最適値として定めた読み出し電圧を表すコード(VRCODE[3:0])を、DODATA[7:0]信号として、データ出力バッファ111にページ毎に出力する。図3に示した例では、VRCODE[3:0]の値は1011(=Bh)である。
DQ−PAD101は、データ出力バッファ111からDODATA[7:0]を取得し、取得したDODATA[7:0]信号を不揮発性半導体記憶装置100の外部に出力する(ステップS4)。
コマンドデコーダ103は、値が0であるVRSEARCH信号をカウンタ105に出力する(ステップS5)。
コマンドデコーダ103は、値が0であるVRSEARCH信号をカウンタ105に出力する(ステップS5)。
一方、ステップS3において、CNTOUT[3:0]信号の値が、最大値(MAX)と等しくない場合(ステップS3−NO)、カウンタ105には、CNTOUT[3:0]信号の値に1を加算(カウントアップ)して、加算後のCNTOUT[3:0]信号をワード線電圧補正回路106に出力する(ステップS6)。そして、不揮発性半導体記憶装置100の各ブロックにおける処理は、ステップS2に戻る。
図7は、拡張リードモードにおける動作手順を表すフローチャートである。まず、コマンドデコーダ103(図1を参照)は、DIDATA[7:0]信号をデコードし、拡張リードモードを実行するためのコマンドを認識したとする。さらに、読み出し電圧を表すコード(VRCODE[3:0])が、自装置の外部からDQ−PAD101を介して入力されたとする(ステップSa1)。
コマンドデコーダ103は、値が1であるVRINPUT信号を、ワード線電圧補正回路106に出力する。また、ワード線電圧補正回路106は、自装置の外部から入力された読み出し電圧を表すコードとして、DIDATA[7:0]信号を取得する。そして、ワード線電圧補正回路106は、取得したDIDATA[7:0]信号に応じたVRCODE[3:0]信号を、ワード線電圧制御回路107に出力する(ステップSa2)。
ワード線電圧制御回路107は、ワード線電圧補正回路106から通知されたページに属するメモリセルに、VRCODE[3:0]信号に応じた読み出し電圧(VREAD)を印加する。これにより、NANDメモリセルアレイ108は、電圧が印加されたメモリセルからデータを出力する(ステップSa3)。
また、コマンドデコーダ103は、値が0であるVRINPUT信号を、ワード線電圧補正回路106に出力する(ステップSa4)。
また、コマンドデコーダ103は、値が0であるVRINPUT信号を、ワード線電圧補正回路106に出力する(ステップSa4)。
以上のように、不揮発性半導体記憶装置100は、自装置の外部から第1データを取得するDQ−PAD101、データ入力バッファ102、及びコマンドデコーダ103と、印加された電圧の電圧値に応じて、第2データを出力する複数のメモリセルを有するNANDメモリセルアレイ108と、コマンドデコーダ103が第1データを取得した際、選択されたページに属する前記メモリセルに、電圧値が順次変化する電圧を印加するワード線電圧制御回路107と、前記メモリセルから第2データを取得し、取得した第2データにおけるエラーを検出するエラー検出回路104と、前記メモリセルから第2データを出力させるための読み出し電圧の最適値を、前記エラーが検出された際に前記メモリセルに印加されていた電圧の電圧値に基づいて検出するワード線電圧補正回路106と、前記最適値を表すコードを自装置の外部に出力するデータ出力バッファ111及びDQ−PAD101と、を備える。
この構成により、不揮発性半導体記憶装置は、読み出し電圧の最適値をページ毎に検出し、この最適値により読み出し動作を実行するので、読み出し動作の信頼性を高くすることができる。また、不揮発性半導体記憶装置は、出荷後に読み出し電圧を最適化することが可能なので、リードディスターブなど出荷後の信頼性劣化によるリードエラーの発生を防ぐことができる。
また、ワード線電圧制御回路107は、前記第1データが表すVRCODE[3:0]に応じた電圧値の電圧を、前記メモリセルに印加することで、該メモリセルから第2データを出力させる。
この構成により、不揮発性半導体記憶装置は、自装置の外部から指定された読み出し電圧の最適値により、読み出し動作の信頼性を高くすることができる。
この構成により、不揮発性半導体記憶装置は、自装置の外部から指定された読み出し電圧の最適値により、読み出し動作の信頼性を高くすることができる。
NANDメモリセルアレイ108は、VRCODE[3:0]をページ毎に記憶する。
この構成により、不揮発性半導体記憶装置は、電源が遮断され、再び電源が供給された場合、NANDメモリセルアレイに記憶した読み出し電圧の最適値により、読み出し動作の信頼性を高くすることができる。
この構成により、不揮発性半導体記憶装置は、電源が遮断され、再び電源が供給された場合、NANDメモリセルアレイに記憶した読み出し電圧の最適値により、読み出し動作の信頼性を高くすることができる。
ワード線電圧補正回路106は、前記第2データに前記エラーが検出されていない電圧値が複数ある場合、該複数の電圧値の中央値を前記最適値とする。
この構成により、不揮発性半導体記憶装置は、最もマージンがある読み出し電圧値により、読み出し動作の信頼性を高くすることができる。
この構成により、不揮発性半導体記憶装置は、最もマージンがある読み出し電圧値により、読み出し動作の信頼性を高くすることができる。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、不揮発性半導体記憶装置100は、読み出し(リード)時におけるワード線電圧に基づく代わりに、読み出し時におけるビット線電圧、又は読み出しタイミングに基づいて、読み出し電圧を補正してもよい。
100…不揮発性半導体記憶装置、101…DQ−PAD(取得部、出力部)、102…データ入力バッファ(取得部)、103…コマンドデコーダ、104…エラー検出回路、105…カウンタ、106…ワード線電圧補正回路(最適値検出回路)、107…ワード線電圧制御回路(電圧制御回路)、108…NANDメモリセルアレイ、109…Xデコーダ、110…ページバッファ、111…データ出力バッファ(出力部)
Claims (5)
- 自装置の外部から第1データを取得する取得部と、
印加された電圧の電圧値に応じて、第2データを出力する複数のメモリセルを有するメモリセルアレイと、
前記取得部が前記第1データを取得した際、選択されたページに属する前記メモリセルに、電圧値が順次変化する電圧を印加する電圧制御回路と、
前記メモリセルから第2データを取得し、取得した第2データにおけるエラーを検出するエラー検出回路と、
前記メモリセルから第2データを出力させるための読み出し電圧の最適値を、前記エラーが検出された際に前記メモリセルに印加されていた電圧の電圧値に基づいて検出する最適値検出回路と、
前記最適値を表すコードを自装置の外部に出力する出力部と、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記電圧制御回路は、前記第1データが表す前記コードに応じた電圧値の電圧を、前記メモリセルに印加することで、該メモリセルから第2データを出力させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは、前記コードをページ毎に記憶することを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記最適値検出回路は、前記第2データに前記エラーが検出されていない電圧値が複数ある場合、該複数の電圧値の中央値を前記最適値とすることを特徴とする請求項1から請求項3のいずれか1つに記載の不揮発性半導体記憶装置。
- 不揮発性半導体記憶装置における読み出し電圧の最適値を検出するための読み出し電圧検出方法であって、
取得部が、自装置の外部から第1データを取得するステップと、
電圧制御回路が、前記取得部が前記第1データを取得した際、印加された電圧の電圧値に応じて第2データを出力する複数のメモリセルから選択されたページに属する前記メモリセルに、電圧値が順次変化する電圧を印加するステップと、
エラー検出回路が、前記メモリセルから第2データを取得し、取得した第2データにおけるエラーを検出するステップと、
最適値検出回路が、前記メモリセルから第2データを出力させるための読み出し電圧の最適値を、前記エラーが検出された際に前記メモリセルに印加されていた電圧の電圧値に基づいて検出するステップと、
出力部が、前記最適値を表すコードを自装置の外部に出力するステップと、
を有することを特徴とする読み出し電圧検出方法。
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