KR20230169011A - 기입 펄스 트리밍을 갖는 메모리 디바이스 - Google Patents

기입 펄스 트리밍을 갖는 메모리 디바이스 Download PDF

Info

Publication number
KR20230169011A
KR20230169011A KR1020230167247A KR20230167247A KR20230169011A KR 20230169011 A KR20230169011 A KR 20230169011A KR 1020230167247 A KR1020230167247 A KR 1020230167247A KR 20230167247 A KR20230167247 A KR 20230167247A KR 20230169011 A KR20230169011 A KR 20230169011A
Authority
KR
South Korea
Prior art keywords
write
memory device
error rate
pulse width
write pulse
Prior art date
Application number
KR1020230167247A
Other languages
English (en)
Inventor
히로키 노구치
위더 치
이 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230169011A publication Critical patent/KR20230169011A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Credit Cards Or The Like (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리 디바이스는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 온도를 검출하도록 구성된 온도 센서; 복수의 메모리 셀에 데이터를 기입하도록 구성된 기입 회로; 및 온도 센서 및 기입 회로에 결합된 제어기를 포함하고, 제어기는 메모리 디바이스의 검출된 온도에 기초하여 기입 회로에 의해 사용되는 타겟 기입 펄스 폭을 결정하도록 구성된다.

Description

기입 펄스 트리밍을 갖는 메모리 디바이스{MEMORY DEVICE WITH WRITE PULSE TRIMMING}
본 발명은 기입 펄스 트리밍을 갖는 메모리 디바이스에 관한 것이다.
메모리 디바이스는 반도체 디바이스 및 시스템에 정보를 저장하는 데 사용된다. 비휘발성 메모리 디바이스는 전원이 차단된 후에도 데이터를 유지할 수 있다. 비휘발성 메모리 디바이스의 예는 플래시 메모리, 강유전체 랜덤 액세스 메모리(ferroelectric random access memory, FRAM), 자기 랜덤 액세스 메모리(magnetic random access memory, MRAM), 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 및 상 변화 메모리(phase-change memory, PCM)를 포함한다. MRAM, RRAM, FRAM 및 PCM은 때때로 신흥(emerging) 메모리 디바이스라고 지칭된다.
일부 개시된 실시 예에 따르면, 방법이 제공된다. 방법은 메모리 디바이스의 온도를 검출하는 단계; 메모리 디바이스의 검출된 온도에 기초하여 타겟 기입 펄스 폭을 결정하는 단계; 및 타겟 기입 펄스 폭을 사용하여 메모리 디바이스에 데이터를 기입하는 단계를 포함한다.
추가로 개시된 실시 예들에 따르면, 방법은 메모리 디바이스의 기입 오류율을 검출하는 단계; 검출된 기입 오류율을 임계 기입 오류율과 비교하는 단계; 검출된 기입 오류율이 임계 기입 오류율보다 높으면 기입 펄스 폭을 증가시키는 단계; 및 검출된 기입 오류율이 임계 기입 오류율보다 높지 않으면, 기입 펄스 폭을 감소시키는 단계를 포함한다.
추가로 개시된 실시 예에 따르면, 메모리 디바이스가 제공된다. 메모리 디바이스는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 메모리 셀 어레이의 온도를 검출하도록 구성된 온도 센서; 복수의 메모리 셀 내로 데이터를 기입하도록 구성된 기입 회로; 및 온도 센서 및 기입 회로에 결합된 제어기를 포함하고, 제어기는 메모리 디바이스의 검출된 온도에 기초하여 기입 회로에 의해 사용되는 타겟 기입 펄스 폭을 결정하도록 구성된다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축척에 따라 그려지지 않는다는 것을 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다. 또한, 도면은 본 발명의 실시 예의 예로서 예시적인 것이며, 제한하려는 의도는 아니다.
도 1은 일부 실시 예에 따른 기입 펄스 트리밍을 통합하는 예시적인 메모리 디바이스를 예시하는 블록도이다.
도 2는 일부 실시 예에 따른 기입 펄스 트리밍 방법을 예시하는 흐름도이다.
도 3a는 일부 실시 예에 따라 도 2의 방법에서 사용되는 예시적인 온도 의존 테이블을 예시하는 다이어그램이다.
도 3b는 일부 실시 예에 따라 도 2의 방법에서 사용되는 또 다른 예시적인 온도 의존 테이블을 예시하는 다이어그램이다.
도 3c는 일부 실시 예에 따라 온도 의존 테이블을 생성하는 방법을 예시하는 흐름도이다.
도 4는 일부 실시 예에 따른 기입 펄스 트리밍의 또 다른 방법을 예시하는 흐름도이다.
다음의 개시는 제공된 대상(subject matter)의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 단순화하기 위해 부품 및 배열의 특정 예가 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
신흥 메모리 디바이스를 위한 제조 공정은 아직 성숙하지 않았다. 강유전체 랜덤 액세스 메모리(FRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 위상 변화 메모리(PCM)와 같은 신흥 메모리 디바이스의 기입 오류율(write error rate, WER)은 온도에 따라 다르다. 구체적으로, 기입 동작 중 프로그래밍의 어려움은 신흥 메모리 디바이스의 온도에 의해 영향을 받는다. 온도가 상대적으로 높을 때, 신흥 메모리 디바이스의 메모리 셀 내로 데이터를 프로그래밍하는 것이 상대적으로 쉬우므로 상대적으로 적은 기입 펄스(즉, 더 낮은 기입 펄스 폭(write pulse width))가 필요하다; 온도가 상대적으로 낮을 때, 신흥 메모리 디바이스의 메모리 셀 내로 데이터를 프로그래밍하는 것이 상대적으로 어려우므로, 상대적으로 더 많은 기입 펄스(즉, 더 높은 기입 펄스 폭)가 필요하다. 메모리 디바이스의 일반적인 온도 범위의 예는 25 ℃ 내지 85 ℃이다. 그러나, 때때로 메모리 디바이스는 최저 -25 ℃ 또는 최고 125 ℃와 같은 극한 온도 조건 하에서 동작할 수 있다. 일 예에서 125 ℃에서 필요한 기입 펄스의 수는 -50 ℃에서 필요한 기입 펄스의 약 6 배이다. 이와 같이, 고정된 기입 펄스는 모든 조건에서 모든 기입 동작에 적합할 수는 없다. 다시 말해서, 고정된 프로그래밍 조건이 설정되면 지정된 온도에서 기입 동작에 적합하거나 최적화될 수 있을 뿐이며, 실제 온도가 지정된 온도를 벗어나는 경우 기입 오류율이 증가할 수 있다.
본 개시의 일부 양상들에 따르면, 메모리 디바이스의 기입 펄스 폭은 메모리 셀 어레이의 온도 또는 메모리 디바이스의 기입 오류율에 기초하여 조정된다(즉, 기입 펄스 트리밍). 조정은 메모리 디바이스가 기입 오류율을 감소시키기 위한 적절한 조건 하에서 동작하게 한다. 구체적으로, 메모리 디바이스의 기입 펄스 폭은 메모리의 온도와 온도 의존 테이블(temperature dependent table)에 기초하여 조정된다. 대안적으로 기입 펄스 폭은 메모리 디바이스의 기입 오류율에 기초하여 조정된다.
도 1은 일부 실시 예에 따른 기입 펄스 트리밍을 통합하는 예시적인 메모리 디바이스(100)를 나타내는 블록도이다. 도시된 예에서, 예시적인 메모리 디바이스(100)는 무엇보다도 메모리 셀 어레이(102), 제어기(106), 전압 생성 회로(116), 행 디코더(118), 워드 라인 제어 회로(120), 열 디코더(122), 비트 라인 제어 회로(124), 판독 회로(126), 기입 회로(130), 입력/출력(I/O) 회로(132), 선택적으로 온도 센서(134) 및 선택적으로 오류 모니터(136)를 포함한다. 일 예에서, 메모리 디바이스(100)는 온도 센서(134)를 포함한다. 다른 예에서, 메모리 디바이스(100)는 오류 모니터(136)를 포함한다. 또 다른 예에서, 메모리 디바이스(100)는 온도 센서(134) 및 오류 모니터(136) 모두를 포함한다.
메모리 셀 어레이(102)는 행과 열로 배열된 다수의 메모리 셀(104)을 포함한다. 메모리 셀(104)은 MRAM 셀, RRAM 셀, FRAM 셀 및 PCM 셀과 같은 신흥 메모리 셀이지만, 다른 유형의 메모리 셀도 또한 사용될 수 있다.
제어기(106)는 무엇보다도 제어 회로(108), 커맨드-어드레스 래치 회로(110), 펄스 발생기 회로(112) 및 스토리지(114)를 포함한다. 커맨드-어드레스 래치 회로(110)는 입력으로서 메모리 디바이스(100)에 의해 수신된 커맨드 및 어드레스를 일시적으로 유지한다. 커맨드-어드레스 래치 회로(110)는 커맨드를 제어 회로(108)로 전송한다. 커맨드-어드레스 래치 회로(110)는 어드레스를 행 디코더(118) 및 열 디코더(122)로 전송한다.
행 디코더(118)는 어드레스에 포함된 행 어드레스를 디코딩하고 행 어드레스를 워드 라인 제어 회로(120)로 전송한다. 워드 라인 제어 회로(120)는 디코딩된 행 어드레스에 기초하여 메모리 셀 어레이(102)의 (특정 행에 대응하는) 워드 라인을 선택한다. 구체적으로, 특정 행의 메모리 셀(104)이 액세스된다.
반면에, 열 디코더(120)는 어드레스에 포함된 열 어드레스를 디코딩하고, 열 어드레스를 비트 라인 제어 회로(124)로 전송한다. 비트 라인 제어 회로(124)는 디코딩된 열 어드레스에 기초하여 (특정 열에 대응하는) 메모리 셀 어레이(102)의 비트 라인을 선택한다. 구체적으로, 그 특정 행의 모든 메모리 셀(104) 중에서 그 특정 열의 메모리 셀(104)이 액세스되고, 그 특정 행 및 특정 열의 메모리 셀(104)에 데이터가 기입되거나 그로부터 판독될 수 있다.
기입 동작 동안, 기입 회로(130)는 디코딩된 행 어드레스 및 디코딩된 열 어드레스에 기초하여 선택된 메모리 셀(104)에 데이터 기입을 위한 다양한 전압 및 전류를 공급한다. 기입 동작에 필요한 기입 펄스(즉, 기입 펄스 폭)는 펄스 발생기 회로(112)에 의해 생성된다. 도 1의 도시된 예에서, 펄스 발생기 회로(112)는 제어기(106) 내에 위치되지만, 펄스 발생기 회로(112)는 제어기(106) 외부에 별도의 부품일 수 있다. 기입 회로(130)는 무엇보다도 도시되지 않은 기입 드라이버를 포함한다.
판독 동작 동안, 판독 회로(126)는 디코딩된 행 어드레스 및 디코딩된 열 어드레스에 기초하여 선택된 메모리 셀(104)로부터 데이터 판독을 위한 다양한 전압 및 전류를 공급한다. 판독 회로(126)는 무엇보다도 도시되지 않은 판독 드라이버 및 감지 증폭기(128)를 포함한다. 감지 증폭기(128)는 2 개의 상보적 비트 라인(즉, BL 및 BLB)의 전압 사이의 비교적 작은 차이를 감지하고 감지 증폭기(128)의 출력에서 그 차이를 증폭한다.
I/O 회로(132)는 기입 회로(130) 및 판독 회로(126) 모두에 결합된다. 기입 동작 동안, I/O 회로(132)는 기입될 데이터를 일시적으로 유지하고 기입될 데이터를 기입 회로(130)에 전송한다. 한편, 판독 동작 동안, I/O는 판독 회로(126)에 의해 판독된 데이터를 일시적으로 유지한다.
전압 생성 회로(116)는 메모리 디바이스(100) 외부의 전원 전압을 이용하여 메모리 디바이스(100)의 동작에 사용되는 다양한 전압을 생성한다. 전압 생성 회로(116)에 의해 생성된 다양한 전압은 제어기(110), 행 디코더(118), 워드 라인 제어 회로(120), 열 디코더(122), 비트 라인 제어 회로(124), 판독 회로(126), 기입 회로(130), I/O 회로(132) 및 선택적으로 온도 센서(134) 및/또는 오류 모니터(136)와 같은 메모리 디바이스(100)의 부품에 인가될 수 있다.
제어 회로(108)는 커맨드-어드레스 래치 회로(110)로부터 커맨드를 수신한다. 커맨드에 응답하여, 제어 회로(108)는 제어기(110), 행 디코더(118), 워드 라인 제어 회로(120), 열 디코더(122), 비트 라인 제어 회로(124), 판독 회로(126), 기입 회로(130), I/O 회로(132), 펄스 발생기 회로(112), 스토리지(114), 커맨드-어드레스 래치 회로(110), 스토리지, 전압 생성 회로(116), 및 선택적으로 온도 센서(134) 및/또는 오류 모니터(136)와 같은 메모리 디바이스(100)의 부품의 동작을 제어한다.
온도 센서(134)는 메모리 셀 어레이(102)의 온도를 측정한다. 일 예에서, 온도 센서(134)는 -55 ℃ 내지 150 ℃의 넓은 온도 범위를 가진 온도 센서(134)의 절대 온도에 비례하는 출력 전류를 생성하는 아날로그 온도 변환기이다. 다른 예에서, 온도 센서(134)는 온-보드 온도 센서에 의해 생성된 전압을 내부 전압 기준과 비교하고 아날로그-디지털 변환기(ADC)에 의해 디지털화되는 디지털 온도이다. 다른 유형의 온도 센서도 또한 사용될 수 있다는 점에 유의해야 한다. 온도 센서(134)는 도 1에 도시된 바와 같이 별도의 부품일 수 있다. 온도 센서(134)는 또한 제어기(106)에 내장될 수 있다.
오류 모니터(136)는 메모리 디바이스(100)의 기입 오류율(WER)을 모니터링한다. 기입 오류율은 단위 시간당 기입 비트 오류의 수이다. 특정 간격 내에서 기입 비트 오류가 많을수록 기입 오류율이 높아진다. 기입 동작 중에 일부 비트는 제1 기입 동작 후 의도한 대로 기입되지 않으며 이러한 비트를 미완성(unfinished) 비트라고 한다. 미완성 비트로 인해 제2 기입 동작이 필요하다. 제2 기입 동작 후에도 아직 미완성 비트가 있으면 제3 기입 동작이 필요하다. 이 공정은 미완성 비트가 없을 때까지 계속된다. 오류 모니터(136)는 메모리 디바이스(100)의 기입 오류율을 모니터링하기 위해 I/O 회로(132)에 결합된다.
오류 모니터(136)는 오류 정정 코드(error correction code, ECC)와 같은 기입 오류율 검출의 다양한 방법을 사용할 수 있지만, 다른 방법도 또한 사용될 수 있다. ECC 체계는 메모리에 저장된 비트 오류를 검출하고 수정하는 데 사용된다. ECC는 ECC 검사 비트, 예를 들어, 중복 비트 또는 패리티 비트를 생성함으로써 데이터를 인코딩하고, ECC 검사 비트는 메모리 디바이스에 데이터와 함께 저장된다. 데이터 비트와 검사(예를 들어, 패리티) 비트가 함께 코드워드를 형성한다. 예를 들어, 64 비트 데이터에 대해 8 개의 패리티 비트를 생성하는 ECC는 일반적으로 2 개의 비트 오류를 검출하고 64 비트 데이터에서 1 비트 오류를 정정할 수 있고, 이는 이중 오류 검출(double-error detecting, DED) 및 단일 오류 정정(single-error correcting, SEC)을 의미하는 DED/SEC 코드로서 알려져 있다. 다른 예에서, 이중 오류 검출(double-error detecting, DED) 및 이중 오류 정정(double-error correcting, DEC)을 의미하는 DED/DEC 방식이 사용될 수 있다. 또 다른 예에서, 단일 오류 검출(single-error detecting, SED) 및 단일 오류 정정(single-error correcting, SEC)을 의미하는 SED/SEC 방식이 사용될 수 있다. 일 실시 예에서, 오류 모니터(136)는 ECC 방식을 이용하는 ECC 회로일 수 있다. ECC 회로는 메모리 디바이스 동작 중에 오류를 검출하고 이를 정정할 수 있다. 구체적으로, ECC 회로는 무엇보다도 ECC 인코더 및 ECC 디코더를 포함할 수 있다. ECC 인코더는 패리티 비트를 생성하고 코드워드를 형성하도록 구성되는 반면, ECC 디코더는 코드워드를 디코딩하고 정정된 데이터를 제공하도록 구성된다. 따라서 ECC 회로는 ECC 회로의 오류 검출 기능을 활용함으로써 기입 오류율을 결정할 수 있다.
스토리지(114)는 무엇보다도 온도 의존 테이블(들) 및/또는 임계 기입 오류율을 저장하는데, 이는 도 2 및 도 4를 참조하여 아래에서 각각 상세히 설명된다. 일 예에서, 스토리지(114)는 판독 전용 메모리(read-only memory, ROM)이다. 다른 예에서, 스토리지(114)는 랜덤 액세스 메모리(random-access memory, RAM)이다. 다른 유형의 스토리지도 또한 사용될 수 있다는 점에 유의해야 한다.
도 2는 일부 실시 예에 따른 기입 펄스 트리밍 방법을 예시하는 흐름도이다. 도 3a는 일부 실시 예에 따라 도 2의 방법에서 사용되는 예시적인 온도 의존 테이블을 예시하는 다이어그램이다. 도 3b는 일부 실시 예에 따라 도 2의 방법에서 사용되는 다른 예시적인 온도 의존 테이블을 예시하는 다이어그램이다. 도 3c는 일부 실시 예에 따라 온도 의존 테이블을 생성하는 방법을 예시하는 흐름도이다. 일반적으로 기입 오류율을 감소시키기 위한 적절한 조건 하에서 기입 동작이 수행되도록 메모리 디바이스(100)의 기입 펄스 폭이 메모리 셀 어레이(102)의 온도에 기초하여 조정된다.
도 2에 도시된 바와 같이, 방법은 메모리 셀 어레이(102)의 온도가 온도 센서(134)에 의해 검출되는 단계(202)에서 시작된다. 온도 센서(134)가 제어기(106)에 결합되기 때문에, 제어기는 메모리 셀 어레이(102)의 온도에 기초하여 결정을 내릴 수 있다. 단계(204)에서, 타겟 기입 펄스 폭은 도 3a 내지 3c를 참조하여 아래에서 설명되는 바와 같이 메모리 디바이스의 검출된 온도에 기초하여 결정된다. 일반적으로 타겟 기입 펄스 폭은 룩업(look-up) 테이블 역할을 하는 아래의 도 3a 또는 3b에 도시된 온도 의존 테이블을 참조함으로써 결정된다. 메모리 디바이스의 다양한 온도는 다양한 타겟 기입 펄스 폭에 해당한다.
도 3a의 예시된 예에서, 예시적인 온도 의존 테이블(302a)은 룩업 테이블의 역할을 한다. 온도 의존 테이블(302a)은 메모리 셀 어레이(102)의 온도(304)에 따라 타겟 기입 펄스 폭(306)을 제공한다. 구체적으로, 온도가 125 ℃일 때, 타겟 기입 펄스 폭은 1x(1 단위)이고; 온도가 105 ℃일 때 타겟 기입 펄스 폭은 1.2x이고; 온도가 85 ℃일 때 타겟 기입 펄스 폭은 1.5x이고; 온도가 60 ℃일 때 타겟 기입 펄스 폭은 2x이고; 온도가 45 ℃일 때 타겟 기입 펄스 폭은 2.2x이고; 온도가 25 ℃일 때 타겟 기입 펄스 폭은 2.7x이고; 온도가 0 ℃일 때 타겟 기입 펄스 폭은 3.5x이고; 온도가 -25 ℃일 때 타겟 기입 펄스 폭은 5x이다. 다시 말해서, 온도(304)가 낮을수록 타겟 기입 펄스 폭(306)이 커진다.
도 3b의 예시된 예에서, 다른 예시적인 온도 의존 테이블(302b)은 다른 룩업 테이블로서 기능한다. 온도 의존 테이블(302b)은 또한 메모리 셀 어레이(102)의 온도(304)에 따라 타겟 기입 펄스 폭(306)을 제공한다. 구체적으로, 온도가 125 ℃일 때, 타겟 기입 펄스 폭은 1x(1 단위)이고; 온도가 105 ℃일 때 타겟 기입 펄스 폭은 1x이고; 온도가 85 ℃일 때 타겟 기입 펄스 폭은 2x이고; 온도가 60 ℃일 때 타겟 기입 펄스 폭은 2x이고; 온도가 45 ℃일 때 타겟 기입 펄스 폭은 3x이고; 온도가 25 ℃일 때 타겟 기입 펄스 폭은 3x이고; 온도가 0 ℃일 때 타겟 기입 펄스 폭은 5x이고; 온도가 -25 ℃일 때 타겟 기입 펄스 폭은 5x이다. 다시 말해서, 온도(304)가 낮을수록 타겟 기입 펄스 폭(306)이 커진다. 온도 의존 테이블(302a)과 달리, 온도 의존 테이블(302b)은 더 낮은 해상도를 갖는다. 예를 들어, 25 ℃ 및 45 ℃ 모두에 대해, 타겟 기입 펄스 폭은 온도 의존 테이블(302b)에 기초하여 3x이다. 온도 의존 테이블(302a 및 203b)의 것보다 더 높은 해상도 또는 더 낮은 해상도를 갖는 온도 의존 테이블이 필요에 따라 사용될 수 있다는 것을 주목해야 한다.
도 3c는 일부 실시 예에 따라 온도 의존 테이블을 생성하는 방법(300)을 예시하는 흐름도이다. 일반적으로, 온도 의존 테이블(예를 들어, 도 3a 또는 도 3b에 각각 도시된 온도 의존 테이블(302a 또는 302b))은 메모리 디바이스의 출하(shipment) 전에 초기 테스트 절차 동안 생성된다. 방법(300)은 메모리 디바이스(예를 들어, 도 1에 도시된 메모리 디바이스(100)) 및 테스트 시스템이 제공되는 단계(332)에서 시작한다. 일 실시 예에서, 테스트 시스템은 출하 전에 초기 테스트 절차 동안 메모리 디바이스를 테스트하는 데 사용되는 메모리 테스터이다. 메모리 테스터는 메모리 디바이스가 정상적으로 동작하는지 여부를 테스트할 수 있다. 메모리 디바이스를 테스트하기 위해 메모리 테스터는 메모리 디바이스로 다양한 신호를 전송할 수 있고 메모리 디바이스의 동작을 제어할 수 있다. 다양한 신호는 예를 들어 어드레스 신호, 데이터, 커맨드 신호 및 클록 신호를 포함할 수 있다. 일부 예들에서, 메모리 테스터는 메모리 디바이스에 데이터를 저장하거나 메모리 디바이스에 저장된 데이터를 판독할 목적으로 커맨드 신호, 어드레스 신호 및 데이터를 전송할 수 있다. 일부 예들에서, 메모리 테스터는 메모리 디바이스의 특정 어드레스에 기입 데이터를 저장할 수 있고 기입 데이터가 저장되는 어드레스로부터 데이터를 판독할 수 있다. 그 후 메모리 테스터는 기입 데이터와 판독 데이터를 비교하여 기입 동작이 실패했는지 여부를 결정할 수 있다. 결과에 기초하여, 메모리 테스터는 메모리 디바이스의 기입 오류율을 계산할 수 있다.
그 다음, 방법(300)은 단계(334)로 진행한다. 단계(334)에서, 메모리 테스터는 메모리 디바이스의 온도, 기입 펄스 폭 및 전압을 스위핑한다. 이와 같이 조건의 다양한 조합(예를 들어, 온도 T1, 전압 V1 및 기입 펄스 폭 WPW1)이 제공된다. 그 다음, 방법(300)은 단계(336)로 진행한다. 단계(336)에서, 상이한 조건 하의 기입 오류율이 계산된다. 기입 오류율은 기입 비트 오류를 카운팅하고 기입 비트 오류를 단위 시간으로 나눔으로써 계산될 수 있다. 그 다음, 방법(300)은 단계(338)로 진행한다. 단계(338)에서, 온도 의존 테이블이 상이한 조건 하에서 계산된 기입 오류율에 기초하여 생성된다. 구체적으로, 특정 온도(Ti)에서, 허용 가능한 기입 오류율(예를 들어, 임계 기입 오류율 미만)을 달성할 수 있는 최소 기입 펄스 폭(WPWi)이 결정된다. 다시 말해서, 특정 온도(Ti)에서 기입 펄스 폭이 최소 기입 펄스 폭(WPWi)보다 작으면, 기입 오류율이 임계 기입 오류율보다 높아질 것이다. 이와 같이, 최소 기입 펄스 폭(WPWi)은 특정 온도(Ti)에 대응하는 타겟 기입 펄스 폭(306)이다. 메모리 테스터가 메모리 디바이스의 온도를 스위핑하기 때문에, 온도 범위(예를 들어, -25 ℃ 내지 125 ℃)를 커버하는 온도 의존 테이블이 생성된다. 그 다음, 방법(300)은 단계(340)로 진행한다. 단계(340)에서, 온도 의존 테이블은 메모리 디바이스의 스토리지(예를 들어, 도 1에 도시된 스토리지(114))에 저장된다. 이와 같이, 온도 의존 테이블은 메모리 디바이스의 출하 후에 참조될 수 있다.
온도 의존 테이블(302a) 및/또는 온도 의존 테이블(302b)은 제어기(106)의 스토리지(114)에 저장된다. 온도 의존 테이블(302a) 및/또는 온도 의존 테이블(302b)은 예이고, 다른 온도 의존 테이블이 사용될 수 있다는 것에 유의한다. 휴대폰, 스마트 워치, 태블릿 및 디지털 카메라와 같은 상이한 애플리케이션에 대해 상이한 온도 의존 테이블을 사용할 수 있다. 위에서 설명한 대로 상이한 애플리케이션은 상이한 허용 가능한 기입 오류율을 가질 수 있다. 이와 같이, 상이한 허용 가능한 기입 오류율로 인하여 상이한 온도 의존 테이블이 사용될 수 있다. 일 예에서, 온도 의존 테이블은 메모리 디바이스의 출하 후에 구성 가능할 수 있다. 메모리 디바이스 제조업체는 초기 테스트 절차 중에 생성된 상이한 애플리케이션에 대응하는 상이한 온도 의존 테이블을 제공한다. 사용자는 출하 후 필요에 따라 특정 애플리케이션에 적합한 하나의 온도 의존 테이블을 구성/선택할 수 있다.
다시 도 2를 참조하면, 데이터가 단계(206)에서 타겟 기입 펄스 폭을 사용하여 메모리 디바이스에 기입된다. 제어기(106)의 펄스 발생기 회로(112)는 타겟 기입 펄스 폭(306)을 갖는 기입 펄스를 생성하고, 이는 결국 기입 동작에서 기입 회로(130)에 의해 사용된다. 그 다음, 방법은 온도(304)를 검출하기 위해 일 예에서 특정 간격 후에 단계(202)로 다시 되돌아간다. 일 예에서, 간격은 구성 가능하다. 일부 애플리케이션에서(예를 들어, 산업 애플리케이션에서 사용되는 경우) 간격은 상대적으로 짧아서 기입 펄스 폭이 상대적으로 더 자주 조정될 수 있다. 반면에(예를 들어, 휴대폰, 스마트 워치와 같은 가전 제품에 사용되는 경우) 간격이 상대적으로 길어서 기입 펄스 폭이 상대적으로 덜 자주 조정될 수 있다. 사용자는 메모리 디바이스의 출하 후 간격을 유연하게 구성할 수 있다. 이와 같이, 기입 펄스 폭은 메모리 셀 어레이(102)의 온도(304) 및 온도 의존 테이블(302a 또는 302b)에 기초하여 조정된다. 조정은 메모리 디바이스(100)가 기입 오류율을 감소시키기 위한 적절한 조건 하에서 동작하게 한다.
도 4는 일부 실시 예에 따른 기입 펄스 트리밍의 다른 방법을 예시하는 흐름도이다. 일반적으로, 메모리 디바이스(100)의 기입 펄스 폭은 메모리 디바이스(100)의 기입 오류율에 기초하여 동적으로 조정되어 기입 오류율을 감소시키기 위한 적절한 조건에서 기입 동작이 수행된다.
도 4에 도시된 바와 같이, 방법은 메모리 디바이스(100)의 기입 오류율이 오류 모니터(136)에 의해 검출되는 단계(402)에서 시작한다. 오류 모니터(136)가 제어기(106)에 결합되기 때문에, 제어기는 메모리 디바이스(100)의 기입 오류율에 기초하여 결정을 내릴 수 있다. 단계(404)에서, 제어기(106)는 검출된 기입 오류율을 임계 기입 오류율과 비교한다. 임계 기입 오류율은 제어기(106)의 스토리지(114)에 저장된다. 일 예에서, 임계 기입 오류율은 제2 기입 동작에서 기입된 데이터 비트의 수와 관련된다. 기입 동작 중 일부 비트는 제1 기입 동작 후 의도한 대로 기입되지 않으며 이러한 비트를 미완성 비트라고 한다. 미완성 비트로 인해 제2 기입 동작이 필요하다. 제2 기입 동작 후에도 아직 미완성 비트가 있으면 제3 기입 동작이 필요하다. 이 공정은 미완성 비트가 없을 때까지 계속된다. 따라서 제2 기입 동작에서 기입된 데이터 비트 수는 기입 오류율의 벤치 마크로서 사용될 수 있다. 다시 말해서, 기입 오류 수가 제2 기입 동작에서 기입된 데이터 비트 수보다 많으면 일반적으로 기입 오류 수가 상대적으로 높은 것으로 간주된다. 다른 임계 기입 오류율은 휴대폰, 스마트 워치, 태블릿 및 디지털 카메라와 같은 상이한 애플리케이션에 사용될 수 있다. 일 예에서, 임계 기입 오류율은 구성 가능할 수 있다. 단계(404)의 결과에 따라, 방법은 단계(406) 또는 단계(408)로 진행한다.
제어기(106)가 기입 오류율이 임계 기입 오류율보다 높다고 결정하는 경우, 기입 펄스 폭은 단계(406)에서 증가된다. 제어기(106)가 기입 오류율이 임계 기입 오류보다 높지 않다고 결정할 때 기입 펄스 폭은 단계(408)에서 감소된다. 기입 펄스 폭은 제어기(106)의 펄스 발생기 회로(112)에 의해 증가되거나 감소된다. 일 예에서, 기입 펄스 폭은 기입 오류율과 임계 기입 오류율 사이의 차이에 비례하는 양만큼 증가되거나 감소된다. 다시 말해서, 기입 오류율이 임계 기입 오류율에서 벗어날수록 증가량 또는 감소량이 커진다. 구체적으로, 제어기(106)는 기입 오류율과 임계 기입 오류율 사이의 차이를 결정한다. 그 다음, 펄스 발생기 회로(112)는 제어기(106)에 의해 결정된 차이에 기초하여 기입 펄스 폭을 증가시키거나 감소시킨다. 결정된 차이가 클수록, 증가 단계 또는 감소 단계가 커진다. 이와 같이, 임계 기입 오류율로부터 기입 오류율의 편차가 클 때, 기입 펄스 폭의 증가 또는 감소 단계가 상대적으로 크다(즉, 대략적인 조정과 같이). 기입 오류율의 편차가 작아 질수록 기입 펄스 폭의 증가 단계 또는 감소 단계는 상대적으로 작아진다(즉, 미세 조정과 같이). 이와 같이, 기입 펄스 폭 조정은 상대적으로 빠른 반면 그 사이에 큰 증가 단계 또는 감소 단계로 인한 과잉 조정을 방지한다. 다른 예에서, 기입 펄스 폭은 고정된 양만큼 증가되거나 감소된다. 다시 말해서, 고정된 양이 미리 결정된다. 고정된 양은 휴대폰, 스마트 워치, 태블릿 및 디지털 카메라와 같은 상이한 애플리케이션을 기반으로 구성될 수 있다. 구체적으로, 펄스 발생기 회로(112)는 기입 오류율과 임계 기입 오류율 사이의 차이에 관계 없이 기입 펄스 폭을 증가시키거나 감소시킨다. 미리 결정된 증가 단계 또는 감소 단계는 관련 회로의 단순성을 달성할 수 있다.
단계(406) 또는 단계(408) 후에, 방법은 메모리 디바이스(100)의 기입 오류율을 다시 검출하기 위해, 일 예에서 특정 간격 후에 다시 단계(402)로 되돌아간다. 일 예에서 간격은 구성 가능하다. 일부 애플리케이션에서(예를 들어, 산업 애플리케이션에서 사용되는 경우) 간격은 상대적으로 짧아서 기입 펄스 폭이 상대적으로 더 자주 조정될 수 있다. 반면에(예를 들어, 휴대폰, 스마트 워치와 같은 가전 제품에 사용되는 경우) 간격이 상대적으로 길어서 기입 펄스 폭이 상대적으로 덜 자주 조정될 수 있다. 사용자는 메모리 디바이스의 출하 후 간격을 유연하게 구성할 수 있다. 이와 같이, 기입 펄스 폭은 메모리 디바이스(100)의 기입 오류율에 기초하여 조정된다. 조정은 메모리 디바이스(100)가 기입 오류율을 감소시키기 위한 적절한 조건 하에서 동작하게 한다.
도 2의 방법 및 도 4의 방법이 결합될 수 있다는 것에 유의해야 한다. 다시 말해서, 메모리 디바이스(100)는 도 2의 방법 및 도 4의 방법을 모두 사용할 수 있다. 그 경우에, 메모리 디바이스(100)는 온도 센서(134)와 오류 모니터(136)를 모두 포함한다.
본 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시 예의 개요를 서술한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시 예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
메모리 디바이스의 온도를 검출하는 단계;
상기 메모리 디바이스의 검출된 온도에 기초하여 타겟 기입 펄스 폭을 결정하는 단계; 및
상기 타겟 기입 펄스 폭을 사용하여 상기 메모리 디바이스에 데이터를 기입하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 메모리 디바이스는 강유전체 랜덤 액세스 메모리(ferroelectric random access memory, FRAM), 자기 랜덤 액세스 메모리(magnetic random access memory, MRAM), 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 및 상 변화 메모리(phase-change memory, PCM), 중 하나인 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 메모리 디바이스의 검출된 온도에 기초하여 타겟 기입 펄스 폭을 결정하는 단계는,
온도 의존 테이블을 판독하는 단계;
상기 온도 의존 테이블에서 상기 메모리 디바이스의 온도를 식별하는 단계; 및
상기 메모리 디바이스의 온도와 관련된 상기 타겟 기입 펄스 폭을 식별하는 단계
를 포함하는 것인 방법.
실시예 4. 실시예 1에 있어서,
상기 메모리 디바이스는 메모리 셀 어레이를 포함하고, 상기 메모리 디바이스의 온도는 상기 메모리 셀 어레이의 온도인 것인 방법.
실시예 5. 실시예 3에 있어서,
상기 온도 의존 테이블은 초기 테스트 절차에서 생성되는 것인 방법.
실시예 6. 실시예 3에 있어서,
상기 메모리 디바이스의 스토리지에 상기 온도 의존 테이블을 저장하는 단계
를 더 포함하는 방법.
실시예 7. 실시예 3에 있어서,
상기 온도 의존 테이블은 복수의 애플리케이션에 대응하는 복수의 온도 의존 테이블을 포함하는 것인 방법.
실시예 8. 실시예 1에 있어서,
상기 타겟 기입 펄스 폭을 사용하여 상기 메모리 디바이스에 데이터를 기입하는 단계는:
상기 타겟 기입 펄스 폭을 갖는 기입 펄스를 생성하는 단계; 및
상기 기입 펄스를 사용하여 상기 메모리 디바이스에 상기 데이터를 기입하는 단계
를 포함하는 것인 방법.
실시예 9. 방법에 있어서,
메모리 디바이스의 기입 오류율을 검출하는 단계;
상기 검출된 기입 오류율을 임계 기입 오류율과 비교하는 단계;
상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높으면, 기입 펄스 폭을 증가시키는 단계; 및
상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높지 않으면, 상기 기입 펄스 폭을 감소시키는 단계
를 포함하는 방법.
실시예 10. 실시예 9에 있어서,
상기 메모리 디바이스는 강유전체 랜덤 액세스 메모리(FRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 상 변화 메모리(PCM), 중 하나인 것인 방법.
실시예 11. 실시예 9에 있어서,
상기 기입 펄스 폭은 미리 결정된 양만큼 증가되거나 감소되는 것인 방법.
실시예 12. 실시예 9에 있어서,
상기 임계 기입 오류율을 상기 메모리 디바이스의 스토리지에 저장하는 단계
를 더 포함하는 것인 방법.
실시예 13. 실시예 9에 있어서,
상기 기입 펄스 폭을 증가시키는 단계는:
증가된 기입 펄스 폭을 갖는 제1 기입 펄스를 생성하는 단계; 및
상기 제1 기입 펄스를 사용하여 상기 메모리 디바이스에 데이터를 기입하는 단계
를 포함하는 것인 방법.
실시예 14. 실시예 9에 있어서,
상기 기입 펄스 폭을 감소시키는 단계는:
감소된 기입 펄스 폭을 갖는 제2 기입 펄스를 생성하는 단계; 및
상기 제2 기입 펄스를 사용하여 상기 메모리 디바이스에 데이터를 기입하는 단계
를 포함하는 것인 방법.
실시예 15. 메모리 디바이스에 있어서,
복수의 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이의 온도를 검출하도록 구성된 온도 센서;
상기 복수의 메모리 셀에 데이터를 기입하도록 구성된 기입 회로; 및
상기 온도 센서 및 상기 기입 회로에 결합된 제어기
를 포함하고,
상기 제어기는 상기 메모리 셀 어레이의 검출된 온도에 기초하여 상기 기입 회로에 의해 사용되는 타겟 기입 펄스 폭을 결정하도록 구성되는 것인 메모리 디바이스.
실시예 16. 실시예 15에 있어서,
상기 메모리 디바이스는 강유전체 랜덤 액세스 메모리(FRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 상 변화 메모리(PCM), 중 하나인 것인 메모리 디바이스.
실시예 17. 실시예 15에 있어서,
상기 메모리 디바이스의 기입 오류율을 검출하도록 구성된, 상기 제어기에 결합된 오류 모니터
를 더 포함하고,
상기 제어기는 또한:
상기 검출된 기입 오류율을 임계 기입 오류율과 비교하고;
상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높으면, 상기 타겟 기입 펄스 폭을 증가시키고;
상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높지 않으면, 상기 타겟 기입 펄스 폭을 감소시키도록 구성되는 것인 메모리 디바이스.
실시예 18. 실시예 15에 있어서,
온도 의존 테이블을 저장하는 스토리지
를 더 포함하고,
상기 메모리 셀 어레이의 검출된 온도에 기초하여 상기 기입 회로에 의해 사용되는 타겟 기입 펄스 폭을 결정하는 것은 상기 온도 의존 테이블을 사용함으로써 이루어지는 것인 메모리 디바이스.
실시예 19. 실시예 18에 있어서,
상기 온도 의존 테이블은 복수의 애플리케이션에 대응하는 복수의 온도 의존 테이블을 포함하는 것인 메모리 디바이스.
실시예 20. 실시예 17에 있어서,
상기 기입 회로에 결합되고 상기 기입 회로에 의해 사용되는 상기 타겟 기입 펄스 폭을 갖는 기입 펄스를 생성하도록 구성된 펄스 발생기 회로
를 더 포함하는 메모리 디바이스.

Claims (10)

  1. 방법에 있어서,
    메모리 디바이스의 기입 오류율을 검출하는 단계;
    상기 검출된 기입 오류율을 임계 기입 오류율과 비교하는 단계;
    상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높으면, 기입 펄스 폭을 증가시키는 단계; 및
    상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높지 않으면, 상기 기입 펄스 폭을 감소시키는 단계
    를 포함하고,
    상기 기입 펄스 폭은 미리 결정된 양만큼 증가되거나 감소되는 것인 방법.
  2. 제1항에 있어서,
    상기 메모리 디바이스는 강유전체 랜덤 액세스 메모리(FRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 상 변화 메모리(PCM), 중 하나인 것인 방법.
  3. 제1항에 있어서,
    상기 임계 기입 오류율을 상기 메모리 디바이스의 스토리지에 저장하는 단계
    를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 기입 펄스 폭을 증가시키는 단계는:
    증가된 기입 펄스 폭을 갖는 제1 기입 펄스를 생성하는 단계; 및
    상기 제1 기입 펄스를 사용하여 상기 메모리 디바이스에 데이터를 기입하는 단계
    를 포함하는 것인 방법.
  5. 제1항에 있어서,
    상기 기입 펄스 폭을 감소시키는 단계는:
    감소된 기입 펄스 폭을 갖는 제2 기입 펄스를 생성하는 단계; 및
    상기 제2 기입 펄스를 사용하여 상기 메모리 디바이스에 데이터를 기입하는 단계
    를 포함하는 것인 방법.
  6. 메모리 디바이스에 있어서,
    상기 메모리 디바이스의 기입 오류율을 검출하도록 구성된 오류 모니터;
    상기 검출된 기입 오류율을 임계 기입 오류율과 비교하도록 구성된 제어기; 및
    상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높으면, 기입 펄스 폭을 증가시키고, 상기 검출된 기입 오류율이 상기 임계 기입 오류율보다 높지 않으면, 상기 기입 펄스 폭을 감소시키도록 구성된 펄스 발생기 회로
    를 포함하고,
    상기 펄스 발생기 회로는 상기 기입 펄스 폭을 미리 결정된 양만큼 증가시키거나 감소시키도록 구성되는 것인 메모리 디바이스.
  7. 제6항에 있어서,
    상기 메모리 디바이스는 강유전체 랜덤 액세스 메모리(FRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 상 변화 메모리(PCM), 중 하나인 것인 메모리 디바이스.
  8. 제6항에 있어서,
    상기 임계 기입 오류율을 저장하도록 구성된 스토리지 디바이스
    를 더 포함하는 메모리 디바이스.
  9. 제6항에 있어서,
    상기 펄스 발생기 회로는,
    증가된 기입 펄스 폭을 갖는 제1 기입 펄스를 생성하고,
    상기 제1 기입 펄스를 사용하여 상기 메모리 디바이스에 데이터를 기입함으로써,
    상기 기입 펄스 폭을 증가시키도록 구성되는 것인 메모리 디바이스.
  10. 제6항에 있어서,
    상기 펄스 발생기 회로는,
    감소된 기입 펄스 폭을 갖는 제2 기입 펄스를 생성하고,
    상기 제2 기입 펄스를 사용하여 상기 메모리 디바이스에 데이터를 기입함으로써,
    상기 기입 펄스 폭을 감소시키도록 구성되는 것인 메모리 디바이스.
KR1020230167247A 2021-01-04 2023-11-27 기입 펄스 트리밍을 갖는 메모리 디바이스 KR20230169011A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/140,605 US11605427B2 (en) 2021-01-04 2021-01-04 Memory device with write pulse trimming
US17/140,605 2021-01-04
KR1020210028037A KR20220098653A (ko) 2021-01-04 2021-03-03 기입 펄스 트리밍을 갖는 메모리 디바이스

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020210028037A Division KR20220098653A (ko) 2021-01-04 2021-03-03 기입 펄스 트리밍을 갖는 메모리 디바이스

Publications (1)

Publication Number Publication Date
KR20230169011A true KR20230169011A (ko) 2023-12-15

Family

ID=81194497

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020210028037A KR20220098653A (ko) 2021-01-04 2021-03-03 기입 펄스 트리밍을 갖는 메모리 디바이스
KR1020230167247A KR20230169011A (ko) 2021-01-04 2023-11-27 기입 펄스 트리밍을 갖는 메모리 디바이스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020210028037A KR20220098653A (ko) 2021-01-04 2021-03-03 기입 펄스 트리밍을 갖는 메모리 디바이스

Country Status (5)

Country Link
US (3) US11605427B2 (ko)
KR (2) KR20220098653A (ko)
CN (1) CN114388009A (ko)
DE (1) DE102021100514A1 (ko)
TW (1) TWI781543B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148240A (zh) * 2022-06-30 2022-10-04 长鑫存储技术有限公司 灵敏放大器和半导体存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE443330T1 (de) 2003-07-30 2009-10-15 Sandisk Il Ltd Verfahren und system zur optimierung von zuverlässigkeit und leistungsfähigkeit von programmierdaten in nichtflüchtigen speicherbausteinen
KR100610011B1 (ko) * 2004-07-29 2006-08-09 삼성전자주식회사 셀프 리프레쉬 주기 제어회로
US7460394B2 (en) * 2006-05-18 2008-12-02 Infineon Technologies Ag Phase change memory having temperature budget sensor
JP4524688B2 (ja) * 2007-01-23 2010-08-18 エルピーダメモリ株式会社 基準電圧発生回路及び半導体集積回路装置
JP5437737B2 (ja) * 2009-08-19 2014-03-12 セイコーインスツル株式会社 双安定液晶表示パネル及びその駆動方法
US9679664B2 (en) 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
US9129700B2 (en) * 2013-01-22 2015-09-08 Freescale Semiconductor, Inc. Systems and methods for adaptive soft programming for non-volatile memory using temperature sensor
US9418721B2 (en) 2014-01-21 2016-08-16 International Business Machines Corporation Determining and storing bit error rate relationships in spin transfer torque magnetoresistive random-access memory (STT-MRAM)
CN103810119B (zh) 2014-02-28 2017-01-04 北京航空航天大学 利用片上温差降低stt-mram功耗的缓存设计方法
CN105981104B (zh) * 2014-03-05 2019-07-05 英特尔公司 用于存储器的自适应写入辅助的设备
US9437318B2 (en) 2014-10-24 2016-09-06 Sandisk Technologies Llc Adaptive program pulse duration based on temperature
KR102282947B1 (ko) * 2014-12-15 2021-07-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR102449776B1 (ko) * 2016-01-28 2022-10-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10394471B2 (en) * 2016-08-24 2019-08-27 Qualcomm Incorporated Adaptive power regulation methods and systems
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
JP6989541B2 (ja) 2019-01-30 2022-01-05 株式会社東芝 演算デバイス
CN110660425B (zh) * 2019-09-10 2021-07-30 北京航空航天大学 自旋随机存储器及使用方法

Also Published As

Publication number Publication date
US20220366982A1 (en) 2022-11-17
TW202230348A (zh) 2022-08-01
DE102021100514A1 (de) 2022-07-07
US11605427B2 (en) 2023-03-14
TWI781543B (zh) 2022-10-21
KR20220098653A (ko) 2022-07-12
US11742021B2 (en) 2023-08-29
CN114388009A (zh) 2022-04-22
US20220215880A1 (en) 2022-07-07
US20240029791A1 (en) 2024-01-25

Similar Documents

Publication Publication Date Title
US8593855B2 (en) Semiconductor memory device
US7477563B2 (en) Dynamic random access memory device and associated refresh cycle
US10146617B2 (en) Error control in memory storage systems
KR100555275B1 (ko) 반도체 기억장치 및 메모리 셀 데이터의 보정방법
US8793558B2 (en) Adaptive error correction for non-volatile memories
US8510633B2 (en) Semiconductor storage device and method of operating the same
US8553486B2 (en) Semiconductor memory device correcting fuse data and method of operating the same
KR20230169011A (ko) 기입 펄스 트리밍을 갖는 메모리 디바이스
JP5479657B1 (ja) 不揮発性記憶装置、およびそのフォーミング方法
KR20120028166A (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법
JP2014044791A5 (ja) メモリシステム及びデータ読出方法
US20220208293A1 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
US10062452B2 (en) Semiconductor memory device and operating method thereof
US10802759B2 (en) Memory system including memory device and memory controller, and operating method thereof
US8755215B2 (en) Resistive memory device
US9928905B2 (en) Sensing device of nonvolatile resistive memory
US10180877B2 (en) Selective error correction in a data storage device
US20230197134A1 (en) Magnetic storage device and control method of magnetic storage device
KR20200058027A (ko) Ecc 회로를 포함하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 에러 정정 방법
CN115620798A (zh) 用于强制错误检查和清除读出的设备、系统和方法
KR20170122459A (ko) 온도 검출 회로 및 방법과, 이를 구비하는 저항성 메모리 장치
KR20170063319A (ko) 동작환경 정보 저장회로 및 커맨드 저장 기능을 구비한 반도체 메모리 장치
US9507663B1 (en) Memory device and operation method
JP2014010850A (ja) 半導体記憶装置およびその制御方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal