JP5479657B1 - 不揮発性記憶装置、およびそのフォーミング方法 - Google Patents

不揮発性記憶装置、およびそのフォーミング方法 Download PDF

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Abstract

不揮発性記憶装置の制御部は、フォーミング用の電圧パルスを印加する前に各メモリセルごとの抵抗値情報を初期抵抗値情報として読み出して一時記憶し（Ｓ１０２）、初期抵抗値情報に所定の係数を掛けた抵抗値情報をフォーミング完了の目標となる閾値とし（Ｓ１０３）、メモリセルの抵抗値情報が示す抵抗値が閾値が示す抵抗値よりも低くなるまでフォーミング処理用の電圧パルスの印加（Ｓ１０４）と、抵抗値情報の読み出し（Ｓ１０５）とを繰り返す制御を行う。

Description

本発明は、不揮発性の抵抗変化素子を用いて情報を記憶する不揮発性記憶装置及びそのフォーミング方法に関し、特に抵抗変化素子を電気パルスに基づいて可逆的に抵抗変化可能な状態にするフォーミング処理に関する。
不揮発性記憶装置（不揮発性メモリ装置ともいう）は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。
不揮発性記憶装置のうち、特に、いわゆる抵抗変化素子を用いた不揮発性記憶装置の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって少なくとも２値以上のレベルに抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を不揮発的に記憶することが可能な素子のことをいう。
特許文献１では、抵抗変化素子と電流制御素子（例えばダイオード）とを直列に接続したメモリセルをワード線（行選択線）とビット線（列選択線）とに接続してメモリセルアレイを形成するクロスポイントタイプの不揮発性記憶装置（以下、「クロスポイント型不揮発性メモリ」ともいう）が提案されている。
特開２０１０−２１８６０３号公報 特開２０１１−６６３６３号公報 特開２０１１−１９８４４５号公報 特開２００５−３２４０１号公報
上記のような不揮発性メモリ装置では、抵抗値を可逆的に変化させるために、あらかじめ抵抗変化素子に通常動作時よりも大きいフォーミング電圧を印加する処理（フォーミング処理）を行い、抵抗変化素子を所定のレベルまで低抵抗化しなければならない。
しかしながら、フォーミング処理前の抵抗変化素子の状態に応じて、フォーミング処理後の抵抗変化素子の抵抗変化性能にばらつきが生じることが課題である。
そこで本発明は、抵抗変化素子に対し、安定で正確なフォーミング処理を実行し、フォーミング処理後に安定して抵抗変化が可能な不揮発性記憶装置を提供することを目的とする。
上記の課題を解決するために、本発明の一態様に係る不揮発性記憶装置は、抵抗変化素子を有するメモリセルにフォーミング電圧を印加することで、前記抵抗変化素子を電気パルスに基づいて可逆的に抵抗変化可能な状態にする不揮発性記憶装置であって、前記メモリセルと、前記メモリセルにフォーミング電圧を印加する電圧印加部と、前記メモリセルの抵抗値情報を読み出す読み出し部と、前記メモリセルに前記フォーミング電圧が印加される前に、前記読み出し部が前記メモリセルから読み出した前記抵抗値情報を初期抵抗値情報として記憶する記憶部と、前記読み出し部が読み出す前記メモリセルの抵抗値情報が、前記初期抵抗値情報に基づいて設定された条件を満たすまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御する制御部とを備えることを特徴とする。
なお、これらの全般的、または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたは記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。例えば、より具体的には、不揮発性メモリ装置と、それに接続された検査装置と、それらを制御するプログラムによって所望の動作を行ってもよい。
本発明によれば、抵抗変化素子に対し、安定かつ適切なフォーミング処理が実行可能であり、フォーミング処理後に安定して抵抗変化が可能な不揮発性記憶装置が実現される。
図１は、本実施の形態に係る不揮発性記憶装置のブロック図である。 図２は、本実施の形態のメモリセルの断面構成の一例を説明する説明図である。 図３は、従来の読み出し回路の構成を本実施の形態に用いた場合のブロック図である。 図４は、従来の読み出し回路を用いたときの１つ目の不具合を説明する説明図である。 図５は、従来の読み出し回路を用いたときの２つ目の不具合を説明する説明図である。 図６は、本実施の形態の第１の読み出し回路の構成を示すブロック図である。 図７は、本実施の形態の読み出し回路による改善効果を説明する説明図である。 図８は、本実施の形態の第２の読み出し回路の構成を示すブロック図である。 図９は、本実施の形態の第２の読み出し回路の動作を説明するタイミングチャートである。 図１０は、本実施の形態の第２の読み出し回路の動作のフローチャートである。 図１１は、本実施の形態の第２の読み出し回路が抵抗値情報として読み出すカウント値と、規格化セル電流値との関係を示すグラフである。
［本発明の基礎となった知見］
不揮発性記憶装置（不揮発性メモリ装置ともいう）は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。例えば、近年では、音声データや画像データが取り扱われる機会が増加しているため、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望されている。また、このような不揮発性記憶装置は、携帯機器などの用途に用いられることが多いため、低消費電力化が要求されている。
このような要求に対して、近年、記憶素子と電流制御素子（例えば単方向ダイオード）とを直列に接続したメモリセルをワード線（行選択線）とビット線（列選択線）とに接続してメモリセルアレイを形成するクロスポイントタイプの不揮発性記憶装置（以下、「クロスポイント型不揮発性メモリ」ともいう）が提案されている。
このような、クロスポイント型不揮発性メモリでは、スイッチングトランジスタのような選択用素子が省略されるため、選択用素子及びその制御用配線を形成する必要がない。したがって、クロスポイント型不揮発性メモリは、最小ピッチの配線ルールに基づき、高密度にメモリアレイを集積することが可能であるため、大容量化に適している。
クロスポイント型、特に電気パルスで高速に抵抗変化するＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）では、抵抗変化膜を電極で挟んだだけのシンプルな構造のため、半導体プロセスの配線層やプラグを利用して、非常に高密度な不揮発性メモリ装置が実現可能であると期待されている。また、特許文献１のＲｅＲＡＭでは、クロスポイント型不揮発性メモリアレイを基板上に複数積層される三次元構造のメモリセルアレイを備えるものが提案されている。これは、同じ容量に対してチップ面積を大幅に小さくできる利点を持つことが述べられている。
しかしながら、特許文献２において、ＲｅＲＡＭに用いられる抵抗変化膜は遷移金属の酸化物であり、その酸化膜に発生する局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称す）が形成されたり、このフィラメントパスが分解されたりすることによって、抵抗変化が発生していることが述べられている。さらに、可変抵抗素子は製造後の初期状態において絶縁状態にあり、電気的ストレスによって高抵抗状態（ＨＲ状態ともいう）と低抵抗状態（ＬＲ状態ともいう）を切り替えられる状態にするためには、初めに、製造直後のメモリセルに対して電圧を印加して、抵抗変化素子内にフィラメントパスを形成しておく必要があることが延べられている。この可変抵抗素子内にフィラメントパスを形成する処理をフォーミング処理と呼ぶ（以下、単にフォーミングともいう。）。
そして特許文献１では、フォーミング処理により所定の低抵抗状態のレベルまで低抵抗化できなければ所望の抵抗変化が行えないことが例示され、そのために、電圧を印加後に抵抗値を測定し、測定した抵抗値が所定の範囲に収まるまで、電圧印加と抵抗測定とを繰り返すことが開示されている。また、少なくともフォーミング処理に用いる印加電圧は複数レベルがあることや、印加するパルス幅を可変することも述べられている。
さらに特許文献２では、並列に複数の素子をフォーミングし、フォーミングが完了したセルごとに電圧印加を制限することで、フォーミング時間の短縮が開示されている。
さらに、特許文献３では、クロスポイント型不揮発性メモリは、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部にメモリセルが配置されたアレイの構造をしており、選択された第１配線と、第２配線間にある選択されたメモリセルをフォーミングするためにフォーミング電圧を印加する場合に、非選択の第１配線と第２配線を通じてリーク電流が流れることが示されている。このリーク電流は、時間とともに増加し、選択素子に印加されるフォーミング電圧は徐々に減少する。このため、リーク電流を検出し、その量に応じてフォーミング電圧を印加しているドライバの駆動電流を補い、電圧降下を防止し、リーク電流の大小によらず常に同じフォーミング電圧が抵抗変化素子に印加されることが示されている。
しかしながら、本発明者らが検討したところ、次の課題を見出した。メモリセルの選択素子にダイオードなどの非線形性の導電素子を用いるクロスポイント型不揮発性メモリにおいては、フォーミング処理の進行に伴い、フォーミング済みの抵抗変化素子の数に応じてリーク電流が増加する。したがって、フォーミング処理によって抵抗変化素子に加えられる電気的ストレスが一定でないため、フォーミング処理後の抵抗変化素子の抵抗変化性能にばらつきが生じうる。
ここで、本発明は、抵抗変化素子に対し、安定で正確なフォーミング処理を実行し、フォーミング処理後に安定して抵抗変化が可能な不揮発性記憶装置を提供することを目的として見出された。
なお、以上の説明は、以下で説明する本発明の実施の形態を理解する上で一助とするものであり、本発明はこれに限定されない。
［本実施の形態の概要］
本発明の一態様に係る不揮発性記憶装置は、抵抗変化素子を有するメモリセルにフォーミング電圧を印加することで、前記抵抗変化素子を電気パルスに基づいて可逆的に抵抗変化可能な状態にする不揮発性記憶装置であって、前記メモリセルと、前記メモリセルにフォーミング電圧を印加する電圧印加部と、前記メモリセルの抵抗値情報を読み出す読み出し部と、前記メモリセルに前記フォーミング電圧が印加される前に、前記読み出し部が前記メモリセルから読み出した前記抵抗値情報を初期抵抗値情報として記憶する記憶部と、前記読み出し部が読み出す前記メモリセルの抵抗値情報が、前記初期抵抗値情報に基づいて設定された条件を満たすまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御する制御部とを備えることを特徴とする。
このような構成によれば、メモリアレイ内にフォーミングを完了したメモリセルの数が増え、リーク電流が増加することで見かけの抵抗値が低下しても、各メモリセルごとにフォーミングを行う直前の抵抗値を記憶し、その値に所定の比率を掛け合わせた抵抗値を判定の閾値とすることで、自動的に閾値が最適に追従し、適切なフォーミングが実行できる。
また、前記制御部は、前記メモリセルの抵抗値情報が表す抵抗値が、前記初期抵抗値情報が表す抵抗値よりも低くなるまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御してもよい。
また、さらに、前記初期抵抗値情報に所定の係数をかけた演算抵抗値情報を出力する演算部を備え、前記制御部は、前記読み出し部が読み出す前記メモリセルの抵抗値情報が表す抵抗値が、前記演算抵抗値情報が表す抵抗値よりも低くなるまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御してもよい。
また、前記読み出し部は、前記メモリセルの両端に所定の読み出し電圧が印加された後、前記メモリセルの両端の電圧が所定の基準電圧に減少するまでの放電時間を、所定の周期でカウントしたカウント値を前記抵抗値情報として読み出すカウンタ回路であり、前記記憶部は、前記メモリセルがフォーミングされる前に、前記カウンタ回路が前記メモリセルから読み出した初期抵抗値情報を記憶するラッチ回路であり、前記演算部は、前記初期抵抗値情報に所定の係数をかけた演算抵抗値情報を出力するデジタル演算回路であってもよい。
また、さらに、前記制御部の制御に基づき、前記メモリセルに所定の電流を流す定電流駆動回路を備え、前記制御部は、前記所定の電流によって前記放電時間を増やすことにより前記抵抗値情報を補正し、補正した前記抵抗値情報が表す抵抗値が、前記演算抵抗値情報が表す抵抗値よりも低くなるまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御してもよい。
これにより、フォーミング動作を繰り返して、メモリセルの抵抗値が低下した場合においても、定電流源により放電時間を長くすることで抵抗値情報の分解能を確保することができる。
また、前記制御部は、前記フォーミング電圧の印加が繰り返される間、前記カウンタ回路が読み出す前記抵抗値情報が表す抵抗値が低くなるにつれて、前記所定の基準電圧を下げる、前記所定の電流を増やす、または前記所定の読み出し電圧を上げることにより前記抵抗値情報を補正してもよい。
つまり、定電流源の所定の電流量、クロック周波数、基準電圧の電圧、容量素子の容量を調整することで、抵抗値情報の分解能を自由に設定することができる。
また、前記読み出し部は、前記メモリセルと並列に接続された容量を備え、前記制御部は、前記フォーミング電圧の印加が繰り返される間、前記カウンタ回路が取得する前記抵抗値情報が表す抵抗値が低くなるにつれて、前記容量を増加させることにより前記抵抗値情報を補正してもよい。
また、前記制御部は、前記フォーミング電圧の印加を繰り返す間、前記読み出し部が読み出す前記抵抗値情報が表す抵抗値が低くなるほど前記フォーミング電圧を低くする制御を行ってもよい。
また、前記制御部は、前記フォーミング電圧の印加を繰り返す間、前記読み出し部が読み出す前記抵抗値情報が表す抵抗値が低くなるほど前記フォーミング電圧のパルス幅を小さくする制御を行ってもよい。
これにより、フォーミング電圧の印加を調整することで、より適切なフォーミングが可能である。
また、前記読み出し部は、前記メモリセルに直列に接続される固定抵抗と、当該固定抵抗に並列に接続され、当該固定抵抗の電位を記憶することによって前記記憶部として機能するコンデンサとを備え、前記読み出し部は、前記メモリセルの両端に所定の読み出し電圧が印加された後、前記メモリセルから前記固定抵抗を流れる電流によって生じる前記固定抵抗の電位を前記抵抗値情報として読み出してもよい。
また、前記不揮発性記憶装置は、前記メモリセルを含む複数のメモリセルから構成されるメモリセルアレイを備え、前記読み出し部は、前記メモリセルの抵抗値情報が前記条件を満たした後に、次のメモリセルの抵抗値情報を読み出し、前記記憶部は、前記次のメモリセルの初期抵抗値を記憶してもよい。
また、前記制御部は、前記初期抵抗値情報に所定の係数をかけた演算抵抗値情報を第１の閾値とし、前記第１の閾値よりも小さな値の第２の閾値との少なくとも２つの閾値により判定を行い、前記フォーミング電圧の印加が繰り返される間、前記カウンタ回路が取得した前記抵抗値情報が前記第２の閾値より小さいときは、前記第２の閾値より大きくなるように、前記所定の基準電圧を下げる、前記所定の電流を増やす、または前記所定の読み出し電圧を上げることにより前記抵抗値情報を補正してもよい。
また、本発明の一態様に係る不揮発性記憶装置のフォーミング方法は、抵抗変化素子を有するメモリセルにフォーミング電圧を印加することで、当該抵抗変化素子を電気パルスに基づいて可逆的に抵抗変化可能な状態にする不揮発性記憶装置のフォーミング方法であって、前記メモリセルから読み出された抵抗値情報を初期抵抗値情報として記憶するステップと、前記初期抵抗値情報を記憶するステップの後に、前記メモリセルに前記フォーミング電圧を印加するステップと、前記メモリセルに前記フォーミング電圧が印加された後に、前記メモリセルから抵抗値情報を読み出すステップと、前記読み出しステップにおいて読み出された前記抵抗値情報が、前記初期抵抗値情報に基づいて設定された条件を満たすか否かを判定するステップとを含み、前記判定するステップの結果、前記条件を満たさない場合に、前記メモリセルにフォーミング電圧を印加するステップと、前記抵抗値情報を読み出すステップと、前記判定するステップとを実行することを特徴とする。
また、前記不揮発性記憶装置は、前記メモリセルを含む複数のメモリセルから構成されるメモリセルアレイを備え、前記判定するステップの結果、前記条件を満たす場合に、他のメモリセルに対して、初期抵抗値情報を記憶するステップと、フォーミング電圧を印加するステップと、抵抗値情報を読み出すステップと、判定するステップとを実行してもよい。
以下、実施の形態について、図面を参照しながら説明する。
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
［実施の形態］
本実施の形態に係る不揮発性記憶装置について、図面に基づいて説明する。
図１に本実施の形態に係る不揮発性記憶装置のブロック図を示す。図１において、メモリセル１及びメモリセル２は、ＷＬ１〜ＷＬ５のワード線と、ＢＬ１０〜ＢＬ１ｅ、ＢＬ２０〜ＢＬ２ｅ、ＢＬ３０〜ＢＬ３ｅ、ＢＬ４０〜ＢＬ４ｅ、のビット線とが、格子状に配置された交差する位置に設けられ、クロスポイント型のメモリアレイをなしている。
図ではＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、及びＷＬ５とＢＬ１０、ＢＬ２０、ＢＬ３０、及びＢＬ４０の交差点のみメモリセルを図示し、それ以外は省略している。メモリセル１およびメモリセル２は抵抗変化素子５と双方向電流制御素子６（例えば双方向のダイオード）とからなっている。
ローデコーダ及びワード線ドライバ３（電圧印加部。以下適宜、ワード線ドライバ３ともいう）は、システムコントローラ及びデータバッファ９（制御部。以下適宜、システムコントローラ９ともいう）からの指示によって、ワード線に与える電圧を所定の電圧に設定する、またはハイインピーダンス（ＨｉＺ）に設定する。
また、カラムデコーダ及びビット線ドライバ４（以下適宜、ビット線ドライバ４ともいう）は、システムコントローラ９からの指示によって、ビット線に与える電圧を所定の電圧に設定する、またはハイインピーダンス（ＨｉＺ）に設定する。
読み出し回路７は、複数あるビット線のうちシステムコントローラ９からの指定に基づくビット線を選択し、選択したビット線の電位状態や流れる電流量を計測し、抵抗変化素子の抵抗値に基づく情報をシステムコントローラへ出力する。
ホストインターフェース１０は、本実施の形態に係る不揮発性記憶装置と外部装置とのデータや制御コマンドの通信を行う。システムコントローラ及びデータバッファ９は、ホストインターフェース１０からのコマンドやデータに応じて適宜、ワード線ドライバ３およびビット線ドライバ４を制御して、メモリアレイへのデータの書込みや、メモリアレイからのデータの読み出しを行なう。
例えば、システムコントローラ９が、ホストインターフェース１０から読み出しモードであるコマンドを受け取った場合は、所望の選択メモリセルの抵抗値に基づく情報が、読み出し回路７によってシステムコントローラ９に入力される。システムコントローラ９は、もとのデジタルデータを復元し、ホストインターフェース１０を通じてデータを出力する。
なお、図１ではワード線数が５本のメモリアレイを示したが、この本数及び縦横比に限定されるものでない。また、ビット線やワード線の上下関係や、読み出し回路と各ドライバの接続関係が入れ替わっても何ら問題ない。
［メモリセルの構成］
まず、本実施の形態に係る不揮発性記憶装置に用いられるメモリセルについて説明する。
図２は、本実施の形態１に係るメモリアレイの断面構造を示す図である。
図２は、メモリアレイをビット線方向の断面で切断した場合の断面構造を示したものであるため、下部配線５０８がビット線である。
また、上部配線５０７が各ワード線であり、ビット線と、ワード線との交点には、メモリセル５００が形成されている。
メモリセル５００は、抵抗変化素子と、双方向電流制御素子とを備える。
図２に記載されたメモリセル５００は、一般的なトランジスタを含む半導体プロセス構造により形成され、例えば、半導体基板上のプラグ層を用いて構成される。
メモリセル５００は、下部配線５０８上に形成された第１の電極である第１電極層５０１と、双方向電流制御素子５０２と、中間電極層５０３と、中間電極層５０３および第２電極層５０６に挟まれた抵抗変化層５０４および５０５とを備える。本実施の形態では、抵抗変化層５０４は、第１酸化物層であり、例えば、酸素含有率が低い第１タンタル含有層である。また、抵抗変化層５０５は、第２酸化物層であり、例えば、上記第１タンタル含有層上に形成された、酸素含有率が高い第２タンタル含有層である。
なお、各層の膜厚の関係や抵抗変化層と双方向電流制御素子の上下関係は、図の構成に限定されるものでなく、半導体プロセスに応じて適宜、最適な配置および形状に変更されるとともに、抵抗変化素子の構造も層配置の順番が変更されてもよい。また、各層の層間には、層間の密着性を改善するために密着層などが挿入されたり、所定の材料がドーピングされてもよい。
第１電極層５０１、中間電極層５０３および第２電極層５０６の材料には、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などが用いられる。
抵抗変化層の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。
例えば、遷移金属元素がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯとの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。遷移金属元素の種類としては、例えば、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ、Ｈｆ（ハフニウム）などが挙げられる。
本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であることが好ましい。より好適には、抵抗変化層５０４は、ＴａＯｘ（但し、０≦ｘ＜２．５）で表される組成を有する第１タンタル含有層であり、抵抗変化層５０５は、ＴａＯｙ（但し、ｘ＜ｙ≦２．５）で表される組成を有する第２タンタル含有層であり、これら２層が積層構造を形成している。
なお、上記２層以外の他層、例えば、第３タンタル含有層や他の遷移金属酸化物層などが適宜配置されてもよく、また、上記２層に少量の不純物がドープされていてもよい。ここで、第１タンタル含有層としてのＴａＯｘは、０．８≦ｘ≦１．９を満足することが好ましく、ＴａＯｙは、ｘ＜ｙを満足することが好ましい。また、第１タンタル含有層の厚みは５ｎｍ以上３０ｎｍ以下に対して、第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましく、第２タンタル含有層の厚みは第１タンタル含有層より薄いことが好ましい。
以上のように構成されたメモリセル５００では、抵抗変化層５０５に接した第２電極層５０６から抵抗変化層５０４に接した中間電極層５０３へ電流が流れる向きに所定の第２電圧を印加することで、抵抗変化素子が第２の抵抗状態に相当する高抵抗状態（ＨＲ状態またはＨＲという）へ遷移する。逆に、中間電極層５０３から第２電極層５０６へ電流が流れる向きに所定の第１電圧を印加することで、上記第２の抵抗状態よりも低い抵抗値を有する第１の抵抗状態に相当する低抵抗状態（ＬＲ状態またはＬＲという）へ遷移する。つまり、酸素含有量の多い第２酸化物層と電極との接し方により抵抗変化の向きが決定される。
［データ書込み制御例］
図１のように構成されたクロスポイント型メモリアレイに対し、データを書き込む場合の動作の一例を説明する。以下の説明では、デジタルデータの１（ハイレベル）は、メモリセルが低抵抗状態に相当し、デジタルデータの０（ローレベル）は、メモリセルが高抵抗状態に相当すると定義する。
図２の説明で述べたように、本実施の形態では、抵抗変化素子の構造から上部電極から下部電極に電流が流れる向きに所定の第２電圧が印加されるとメモリセルは高抵抗状態に変化する。逆に下部電極から上部電極に電流が流れる向きに所定の第１電圧が印加されるとメモリセルは低抵抗状態に変化する。
例えば、図１の斜線のメモリセル１にデジタルデータの１を書き込む場合は、システムコントローラ９は、全てのビット線とワード線の電位を中間電位のプリチャージ電圧Ｖｐｒに印加し、その後ワード線ＷＬ１の電位をＶｐｒ電圧より大きなＶｗＨａの電位にする。同時に、システムコントローラ９は、ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０、及びＢＬ４０の電位をＶｐｒ電圧より小さなＶｗＨｂにし、それ以外の非選択のワード線とビット線とはハイインピーダンス（以降、ＨｉＺと標記）で終端する。このときＶｗＨａとＶｗＨｂの差分は第２電圧以上であるため、メモリセルは、高抵抗状態となる。つまり、メモリセルにデジタルデータの１を書き込むことができる。
また、同様にデジタルデータの０を書き込む場合は、システムコントローラ９は、全てのビット線とワード線の電位を中間電位のプリチャージ電圧Ｖｐｒに印加し、その後ワード線ＷＬ１の電位をＶｐｒ電圧より小さなＶｗＬｂの電位にする。同時にシステムコントローラ９は、ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０、及びＢＬ４０の電位をＶｐｒ電圧より大きなＶｗＬａにし、それ以外の非選択のワード線とビット線はハイインピーダンス（以降、ＨｉＺと標記）で終端する。このときＶｗＬａとＶｗＬｂの差分は第１電圧以上であるため、メモリセルは低抵抗状態となる。つまり、メモリセルにデジタルデータの０を書き込むことができる。
［データ読み出し制御例］
図３に読み出し回路７の回路を示した。
図３の読み出し回路は特許文献４にも示された一般的な回路例であり、本実施の形態に係る読み出し回路と区別するために従来読み出し回路７とする。図３においてＴＲ１０〜ＴＲ１ｅおよびＴＲ２０〜ＴＲ２ｅはトランジスタである。書込みモードのときは、ＮＷＲがローレベルのときは、ＴＲ１０からＴＲ１ｅは全てオフ状態となり、読み出し回路７はメモリアレイのビット線から切り離される。逆に、ＮＷＲがハイレベルのときは、ＴＲ１０からＴＲ１ｅは全てオン状態となり、読み出し回路７はメモリアレイのビット線と接続される。さらにシステムコントローラ９からの制御により、制御線Ｙ１０〜Ｙ１ｅのいずれかがハイレベルとなり、ＴＲ２０〜ＴＲ２ｅの一つがオン状態となる。
これにより、ビット線ＢＬ１０〜ＢＬ１ｅのうち一つが、コンパレータＣＰ１に入力される。よって、選択されたビット線を流れる電流量に応じて、固定抵抗ＲＲの両端電圧ＶＲＲが変化する。このＶＲＲが、メモリセルの抵抗値に基づく情報量となり、コンパレータＣＰ１がＶｒｅｆ１の閾値電圧と比較し、Ｖｒｅｆ１より大きければ低抵抗状態としてＤｏｕｔに１（ハイレベル）を出力し、Ｖｒｅｆ１より小さければ高抵抗状態としてＤｏｕｔに０（ローレベル）を出力する。
図１において、斜線のメモリセル１の抵抗値に基づく情報量を読み出すとき、全てのビット線とワード線を始めは０Ｖにし、選択ワード線ＷＬ１のみリード電圧Ｖｒに印加する。その後、システムコントローラ９は、図３のＮＷＲをローレベルからハイレベルにし、制御線Ｙ１０をハイレベルにし、制御線Ｙ１１〜Ｙ１ｅをローレベルにすることで所望のビット線が選択される。さらにＷＬ１以外の非選択のワード線と、全てのビット線につながるワード線ドライバ３と、ビット線ドライバ４とはＨｉＺに終端される。
これにより、選択メモリセルを流れる電流は読み出し回路に入力され選択メモリセルの抵抗値に基づく情報量として、各従来読み出し回路７の固定抵抗ＲＲの両端電位として現れ、選択メモリセルに記憶されたデータが読み出される。
なお、書き込み制御および読み出し制御におけるワード線やビット線への電圧の印加方法や印加ステップは、上記に限定されるものでない。
［従来読み出し回路を用いたときの課題］
本実施の形態で例示したタンタル酸化物を用いた抵抗変化素子は、製造後の初期状態において絶縁状態にある。よって、抵抗変化素子を電気的ストレスによって高抵抗状態と低抵抗状態とを切り替えられる状態にするためには、抵抗変化素子に予め所定の電圧を印加して、抵抗変化素子内にフィラメントパスを形成するフォーミング処理が必要である。同一アレイ内でもバラツキによりフォーミングが達成される印加回数が対象セル（抵抗変化素子）ごとに異なるため、既に特許文献１を用いて説明したようにフォーミング処理が完了したかどうかを判定する。具体的には、フォーミング電圧を印加した後に、対象セルの抵抗値情報を読み取り、所定の低抵抗状態の範囲になるまで印加と抵抗値情報の読み取り動作を繰り返す。
例えば、図３の従来読み出し回路７を用いてフォーミング処理を行う第１のフォーミング処理例を説明する。この場合、図３のＶｒｅｆｉｎ端子にフォーミング時の閾値となるＶＦｒｅｆ電圧を入力し、ＶＲＲ電圧がＶＦｒｅｆ電圧よりも大きくなりメモリセルの所定の抵抗値より小さくなればフォーミング処理が完了したと判断し、次のアドレスセルに移行する。そして、全ての対象アドレスのメモリセルのフォーミング処理が完了すれば工程を終了する。
ここで、リード電圧Ｖｒが単独のメモリセルに印加され、このときのメモリセルの抵抗が３００ｋΩであったときに流れる電流をＩ３００ｋとし、Ｉ３００ｋが図３の固定抵抗ＲＲに流れた時の両端電圧をＶＲＲ３００ｋとする。Ｖｒｅｆｉｎ端子にＶＲＲ３００ｋ電圧を印加して第１のフォーミング処理例を行ったときに、各アドレスにおけるメモリセルの抵抗値の変化を図４に示した。
図４は、横軸にメモリセルの相対アドレスをとり、縦軸にそのメモリセルの抵抗値をとっている。また、×印は各メモリセルのフォーミング処理を開始する直前の初期抵抗値を示し、△印は上記閾値を超えてフォーミング処理が完了した直後の各メモリセルの抵抗値である。なお、各抵抗値は、読み出し回路７とは別に一般的なテスタ装置によりＶＲＲ電圧を測定して求めてある。
全てのメモリセルの初期抵抗は概ね１０ＭΩ程度であることは事前に確認済みである。しかし、図４において、各メモリセルごとの直前の初期抵抗値は、フォーミング処理が完了したセル数が増加するに従って減少していることが分かる。これは、フォーミング処理により絶縁体であった抵抗変化素子が導通状態になるためにメモリアレイのリーク電流が徐々に増加し、見かけ上抵抗値が低く観察されるためである。
一方、△印のフォーミング直後の抵抗値は、大部分が３００ｋΩ付近に均一に分布していることが分かる。すなわち、フォーミング処理の目標となる抵抗値は、リーク電流の大小にかかわらず一定で３００ｋΩであるため、リーク電流の少ない前半アドレスでは変化量Ａのように大きく抵抗が減少するようにメモリセルに電圧の印加が繰り返される。
反対に、リーク電流の多い後半アドレスでは変化量Ｂのように小さな変化量でよいのでメモリセルは前半に比べて小さな電気的ストレスで終了することになる。つまり、フォーミング後の状態が、リーク電流の大小によりメモリセルごとに異なることになる。図４の破線で囲まれた部分にプロットされたメモリセルは極端に低い抵抗となっていることが分かる。これは、選択素子のダイオードが破壊されショートに近い状態となっているためである。
このように、フォーミングの閾値が３００ｋΩの場合では、リーク電流が少なくて変化量が大きくなる工程初期領域で過剰なフォーミングが実行され、選択素子の破壊や、必要以上に低抵抗なレベルにしてしまうなどの不具合が発生する。
なお、図４の後半のアドレスでも、破線で囲まれたメモリセルの抵抗値と同レベルまで抵抗値が低下したメモリセルがあるが、このアドレスのメモリセルが破線で囲まれたメモリセルと同様に破壊されたのではない。既に選択素子が破壊されたメモリセルが同じワード線上にある場合は、リーク電流が極端に大きくなるために、正常なメモリセルも見かけ上で極端に低抵抗なセルとして測定されているだけである。
次に、フォーミングの閾値が５００ｋΩとなるような電圧ＶＲＲ５００ｋ電圧をＶｒｅｆｉｎ端子に印加して第１のフォーミング処理例を行ったのち、ＨＲ状態とＬＲ状態を書き換えたときに、各アドレスにおけるメモリセルの抵抗値の変化を図５に示した。図５の縦軸と横軸の関係は、図４と同様で、△印が各メモリセルのＨＲ状態を示し、黒四角印がＬＲ状態を示している。閾値を３００ｋΩから５００ｋΩに大きくすることにより過剰にフォーミングしてダイオードを破壊するような不具合は無くなった。
しかし、△のＨＲ状態の抵抗値のレベルをみるとリーク電流の少ない前半領域は強くフォーミングされ抵抗値のレベルが低いのに対して、後半領域は弱くフォーミングされるため抵抗値のレベルが高いことが分かる。さらに、弱いフォーミングしか実行されない後半領域には矢印で示すようにＬＲ状態に抵抗変化できないような動作不具合セルが散見される。すなわち、フォーミング処理済みのメモリセル数によってリーク電流が増加するクロスポイント型不揮発性メモリの場合は、上記フォーミングの閾値を１種類に固定すると正常なフォーミングを行えないことがわかる。
［第１の読み出し回路例］
実施の形態に係る不揮発性記憶装置は、前述のような新たに見出した課題を解決するものである。
図６は、本実施の形態に係る第１の読み出し回路例である。
なお、読み出し回路以外の部分、つまり、メモリセルと、システムコントローラ９（制御部）と、ワード線ドライバ３（電圧印加部）と、ビット線ドライバ４とは、図１、図２、及び図３で説明したもの同様であるため、以下の説明では、第１の読み出し回路７ａについて説明する。
図６の読み出し回路７ａは、記号が図３と等しいものは同じ機能を有するものとする。読み出し回路７ａでは、図３の構成に対して新たに抵抗値情報ホールド回路２０ａが付加されている。
抵抗値情報ホールド回路２０ａは、ＳＷ１と、ＳＷ２と、コンデンサＣＣと、ａｍｐ１とを備える。
図６において、ＳＷ１は、信号ＲＥが“Ｈ”のときオンし、“Ｌ”のときオフする。
同様に、ＳＷ２は、信号Ｒｈｏｌｄが“Ｈ”のときオンし、“Ｌ”のときオフする。
コンデンサＣＣ（記憶部）は、所定の容量を備えたコンデンサで、半導体プロセスでは、例えば、ＭＯＳキャパシターが用いられる。
ａｍｐ１（演算部）は、入力された電圧をｎ／ｍ（ｎ＞ｍ）に増幅して出力するアンプである。ａｍｐ１の増幅比はＧａｉｎ端子からの設定で変更可能である。通常動作においてデータを読み出すときは、Ｒｈｏｌｄに“Ｌ”が、ＲＥに“Ｈ”が入力され、ＳＷ２がオフ、ＳＷ１がオンし、Ｖｒｅｆｉｎからの入力電圧がａｍｐ１を介して閾値電圧としてＣＰ１に入力される。このとき、システムコントローラ９からの制御に基づきｎ＝ｍ＝１に設定され、Ｖｒｅｆｉｎの電圧が、そのまま入力される。従って、通常動作における読み出し回路７ａは、図３の回路動作と等しい。
次に、フォーミングを行うときの読み出し回路７ａの動作を説明する。なお、システムコントローラ９からの制御に基づき、ＮＷＲ、及び制御線Ｙ１０〜Ｙ１ｅの状態が設定され、読み出すビット線が選択される方法は、図３の回路と同様なので省略する。
初めにフォーミング対象のメモリセルを選択し、フォーミング電圧を印加する前に、選択メモリセルの初期抵抗値情報を取得する。ＲＥ端子がローレベルにされ、ＳＷ１がオフで、選択セルを読み出し状態にし、固定抵抗ＲＲ（読み出し部）の両端に読み出し電圧が発生している状態で、Ｒｈｏｌｄ端子をローレベル→ハイレベル→ローレベルと推移させ、ＳＷ２をオフ→オン→オフとする。
これにより、固定抵抗ＲＲの両端にあった電位と等しい電圧がコンデンサＣＣに充電される。つまり、第１の読み出し回路例では、抵抗値情報は、コンデンサＣＣに充電された電圧であり、コンデンサＣＣは、読み出し部（固定抵抗ＲＲ）がメモリセルから読み出した抵抗値情報（固定抵抗ＲＲの両端にあった電位）を初期抵抗値情報として記憶する。
なお、コンデンサＣＣの充電には所定の時間が必要であり、前述したＳＷ２がオンの期間は、充電に必要な時間より十分に長い。すなわち、コンデンサＣＣの両端電圧に選択メモリセルの初期抵抗に基づく情報量がホールドされたことになる。そして、この電圧のｎ／ｍ倍された電圧を閾値としてフォーミングの完了を判断する。なお、コンデンサＣＣに充電された電荷はわずかずつ放電されるが、フォーミングが完了されるまでの間は所望のレベルを維持するように設計される。
フォーミングの手法は、図３の説明と同様である。つまり、絶対的な抵抗値を閾値とするのではなく、セルごとに測定した初期抵抗値情報に対して、ａｍｐ１によって所定の比率を乗じた抵抗値情報を閾値としてフォーミングが完了したと判断するように動作する。つまり、システムコントローラ９（制御部）は、読み出し回路７ａが読み出すメモリセルの抵抗値情報が表す抵抗値が、初期抵抗値情報に基づく抵抗値よりも低くなるまで、ワード線ドライバ３（電圧印加部）がフォーミング電圧の印加を繰り返すように制御する。
なお、読み出し回路７ａでは、ａｍｐ１によって初期抵抗値情報をｎ／ｍ倍したものを閾値としているが、閾値の設定方法は、これに限定されない。閾値は、初期抵抗値情報に基づいて設定されればよい。例えば、アレイサイズが大きい場合はフォーミングが完了したビット数に応じて増加するリーク電流も増えるため、上記ｎ／ｍの値を固定値とした場合には所望の判定閾値に追従できなくなる。この場合は、アレイ中におけるフォーミングの進行状況に応じて、上記ｎ／ｍの値を予め決められた比率にて順次変更していくような制御を追加することが望ましい。
この第１の読み出し回路を用いて、各メモリセルのフォーミングを完了した後に、各メモリセルをＨＲ状態とＬＲ状態に推移させた結果を図７に示した。
図７において、図５と同様に△印が各メモリセルのＨＲ状態を示し、黒四角印がＬＲ状態を示している。図５のようなＨＲ状態のレベルに偏りも無く良好にＨＲ状態とＬＲ状態が分離されている。また、ＬＲ状態に変化できないような不具合があるメモリセルはなく、全てのメモリセルが良好な抵抗変化を実現できている。
以上のように、フォーミングが完了したメモリセルの数が増え、リーク電流が増加することで見かけの抵抗値が低下しても、各メモリセルごとにフォーミングを行う直前の抵抗値を記憶し、その値に所定の比率を掛け合わせた抵抗値を判定の閾値とすることで、自動的に閾値が最適に追従し、適切なフォーミングが実行できる。
［第２の読み出し回路例］
次に、本実施の形態に係る第２の読み出し回路例について説明する。
なお、読み出し回路以外の部分、つまり、メモリセルと、システムコントローラ９（制御部）と、ワード線ドライバ３（電圧印加部）と、ビット線ドライバ４とは、図１、図２、及び図３で説明したもの同様であるため、以下の説明では、第２の読み出し回路について説明する。
図８は、第２の読み出し回路を示すブロック図である。
第２の読み出し回路７ｂは、ビット線選択回路と、カウンタ回路（読み出し部）と、閾値カウンタ記憶器１３３（ラッチ回路）と、ｍ／ｎ演算器１３６（デジタル演算回路）と、比較器１３５と、定電流源１４０（定電流駆動回路）とを備える。
なお、図８において、破線で囲まれたビット線選択回路は、上述の図３で示される読み出し回路７に用いられるビット線選択回路と同じ機能を有する。したがって、ビット線選択回路についての説明は、省略する。
カウンタ回路（読み出し部）は、レファレンス電圧発生回路１３０と、ＳＷ３と、ドライバ１３１と、コンデンサＣＣ２と、レベル比較器１３２と、カウンタ１３４とで構成される。
レファレンス電圧発生回路１３０は、入力Ａから入力されるシステムコントローラ９からの制御に基づき、所定の基準電圧を出力する回路である。レファレンス電圧発生回路１３０は、例えば、電源電圧ＶＤＤとグランドレベル間の電位差をラダー抵抗などを用いて分圧することで、複数の所定の電圧レベルを作成する。レファレンス電圧発生回路１３０は、生成した複数の電圧レベルのうちの２つの電圧レベルを半導体スイッチ素子などで選択することで読み出し電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２とを出力する。
なお、基準電圧を生成する回路は、従来から多くの回路が開示されており、そのような回路を用いてももちろんよい。つまり、レファレンス電圧発生回路１３０は、前述した回路構成に限定されるものでない。
なお、読み出し電圧Ｖｒｅｆ１は基準電圧Ｖｒｅｆ２よりも大きい。このことは、後段の回路設計からも容易に類推できる。
ＳＷ３は、システムコントローラ９から入力Ｂに入力されるスイッチ制御信号により、ＯＮ（導通）またはＯＦＦ（非導通）する。ＳＷ３は、スイッチ制御信号が‘Ｈ’のときＯＮし、このときノードＣにはレファレンス電圧発生回路１３０が出力する基準電圧Ｖｒｅｆ１がドライバ１３１を介して出力される。また、ＳＷ３は、スイッチ制御信号が‘Ｌ’のときにＯＦＦし、このときレファレンス電圧発生回路１３０からノードＣへの入力状態は、ＨｉＺ（ハイインピーダンス）状態となる。
ドライバ１３１は、バッファアンプである。なお、ドライバ１３１が出力する電圧は、実際には、ドライバ１３１の回路を構成するトランジスタや配線等の電圧降下によって、レファレンス電圧発生回路１３０が出力する基準電圧Ｖｒｅｆ１とは、多少異なる。しかしながら、説明の簡単にするために、上記電圧降下等は無いものとして説明する。
ノードＣは、図１に示したメモリアレイのうち選択したメモリセルに接続される。図３の読み出し回路７ａでは、読み出し時には、図１の選択ワード線ＷＬ１にリード電圧Ｖｒが印加されたが、読み出し回路７ｂでは、読み出し時には、選択ワード線ＷＬ１は、グランドに接続される。つまり、メモリセルのノードＣと接続されていない一端は、グランドに接続される。よって、第２の読み出し回路において、読み出し時にメモリセルに流れる電流の向きは、図３の読み出し回路７と逆向きになる。
また、ノードＣとグランドとの間には、コンデンサＣＣ２が設けられる。つまり、読み出し時には、メモリセルと、コンデンサＣＣ２とは、並列接続となる。
コンデンサＣＣ２（容量素子）は、配線容量やトランジスタの容量等で代用しても良いし、装置の設計においてＭＯＳコンデンサのような容量素子を積極的に付加しても良い。
レベル比較器１３２は、レファレンス電圧発生回路１３０が出力する基準電圧Ｖｒｅｆ２とノードＣの電位とを比較する。レベル比較器１３２は、基準電圧Ｖｒｅｆ２よりノードＣの電位が大きければ‘Ｌ’を出力し、小さければ‘Ｈ’を出力する。
カウンタ１３４は、レベル比較器１３２の出力する信号が‘Ｌ’である期間において、カウンタ１３４に入力されるクロック（図示せず）の周期に従ってカウントアップを行い、カウント値を出力する。
また、カウンタ１３４には、入力Ｂからのスイッチ制御信号が入力される。カウンタ１３４は、入力Ｂからのスイッチ制御信号が‘Ｌ’の期間は、上記カウントアップを行う。入力Ｂからのスイッチ制御信号が‘Ｈ’の期間は、カウント値はゼロにリセットされる。
つまり、入力Ｂからの制御信号が‘Ｌ’でかつレベル比較器１３２からの入力が‘Ｌ’であるときのみ、カウンタ１３４は、クロックの周期に従ってカウントを行う。なお、カウンタ１３４は、カウント値がオーバフローしないように、所定の上限値が設けられている。
ここで、カウント値のカウントアップ方法について説明する。
カウンタ１３４は、コンデンサＣＣ２と並列に接続されたメモリセルの両端にレファレンス電圧発生回路１３０によってドライバ１３１を介して所定の読み出し電圧Ｖｒｅｆ１が印加された後、メモリセルの両端の電圧（ノードＣの電圧）が所定の基準電圧Ｖｒｅｆ２に減少するまでの放電時間を、所定の周期でカウントする。
このとき、メモリセルの抵抗値が低いほど、コンデンサＣＣ２に充電された電荷は、すばやく放電されるため、ノードＣの電位はすばやく減少し、放電時間は短い。同様に、メモリセルの抵抗値が大きいほど、コンデンサＣＣ２に充電された電荷は、ゆっくりと放電されるため、ノードＣの電位はゆっくり減少し、放電時間は長い。
図９は、メモリセルの抵抗値と、放電時間、及びカウント値との関係を示す図である。
図９の（ａ）において示されるように、図の前半は、メモリセルが低抵抗状態（ＬＲ状態）であり、後半は、高抵抗状態（ＨＲ状態）である。
図９の（ｂ）では、それぞれのメモリセルの抵抗状態に対し、入力Ｂにスイッチ制御信号‘Ｈ’が入力され、‘Ｈ’が入力された期間においてノードＣに読み出し電圧Ｖｒｅｆ１が印加されていることを示す。つまり、コンデンサＣＣ２が読み出し電圧Ｖｒｅｆ１で充電されていることを意味する。
図９の（ｂ）において入力Ｂが‘Ｈ’から‘Ｌ’に切り替わった場合、スイッチ回路ＳＷ３は、ＯＦＦとなり、ノードＣ側は、ドライバ１３１側から切り離され、ＨｉＺ状態となる。したがって、図９の（ｃ）に示されるように、コンデンサＣＣ２に充電された電荷は、徐々に放電（ディスチャージ）される。また、図９に示されるように、メモリセルがＬＲ状態のときは放電時間が短く、メモリセルがＨＲ状態のときは放電時間は長い。
レベル比較器１３２は、レファレンス電圧発生回路１３０が出力する基準電圧Ｖｒｅｆ２と、上述したノードＣの電位とを比較し、Ｖｒｅｆ２よりノードＣの電位が大きければ‘Ｌ’をカウンタ１３４に出力し、小さければ‘Ｈ’をカウンタ１３４に出力する。
カウンタ１３４は、レベル比較器１３２の出力が‘Ｌ’期間において、クロックの周期に従ってカウント値をカウントアップする。このカウント値が初期カウント値（初期抵抗値情報）となる。例えば、図９の（ｅ）に示されるように、図９の（ｂ）で入力Ｂが‘Ｌ’に変化した直後からカウントアップが開始され、メモリセルがＬＲの状態ときはカウント１５のときにカウントアップが停止し、そのときのカウント値が保持される。同様に、メモリセルがＨＲ状態の場合は、カウント３５のときに、カウントアップが停止し、そのときのカウント値が保持される。
このように、第２の読み出し回路７ｂでは、メモリセルの抵抗値によって放電時間が異なることを利用して、抵抗値情報としてカウント値を用いる。
閾値カウンタ記憶器１３３（ラッチ回路）は、システムコントローラ９により入力Ｃに入力される制御信号に基づき、フォーミング電圧が印加される前のメモリセルの抵抗値を表す抵抗値情報である初期カウント値を記憶し、ｍ／ｎ演算器１３６に出力する。
なお、閾値カウンタ記憶器１３３は、フォーミング動作ではない通常の読み出し動作のときは、後述する図９の（ｄ）で示されるように、メモリセルの高抵抗状態と低抵抗状態とを判断する閾値となるようカウント値（例えば、２０）を、入力Ｃに入力される制御信号に基づいて設定し、出力する。
なお、図９で例示した閾値カウンタ記憶器１３３の値やカウンタ１３４のホールド値は、この値に限定されるものではない。カウンタ１３４のカウントクロック周波数やコンデンサＣＣ２の容量値、読み出し電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２の電圧値、メモリセルの抵抗値のバラツキなどで変わる。
ｍ／ｎ演算器１３６は、システムコントローラ９により入力Ｄに入力される制御信号に基づき、閾値カウンタ記憶器１３３が出力する初期カウント値をｍ／ｎ倍して出力する。
なお、ｍ／ｎ演算器１３６は、フォーミング動作ではない通常の読み出し動作を行う場合は、システムコントローラ９から入力Ｄに入力される制御信号に基づきｍ＝ｎ＝１を設定する。したがって、閾値カウンタ記憶器１３３から出力されたカウント値がそのまま出力される。
なお、読み出し回路７ｂでは、閾値カウンタ記憶器１３３が出力する初期カウント値が示す初期抵抗値情報をｍ／ｎ倍したものを閾値としているが、閾値の設定方法は、これに限定されない。閾値は、初期抵抗値情報に基づいて設定されればよい。例えば、アレイサイズが大きい場合はフォーミングが完了したビット数に応じてリーク電流も増えるため、上記ｍ／ｎの値を固定値とした場合には、所望の判定閾値に追従できなくなる。この場合は、アレイ中におけるフォーミングの進行状況に応じて、上記ｍ／ｎの値を予め決められた比率にて順次変更していくような制御を追加することが望ましい。
比較器１３５は、さらに、カウンタ１３４が出力するカウント値と、ｍ／ｎ演算器１３６が出力するカウント値とを比較し、比較結果を出力Ａに出力する。カウンタ１３４が出力するカウント値をａ、ｍ／ｎ演算器１３６が出力するカウント値をｂとした場合、比較器１３５は、ａ≧ｂである場合は出力Ａに‘Ｈ’を出力し、ａ＜ｂである場合は、出力Ａに‘Ｌ’を出力する。
定電流源１４０は、ＳＷ４を介してノードＣに接続され、システムコントローラ９からの制御に基づき、ＳＷ４がＯＮ状態の場合にノードＣに電流を供給でき、定電流源１４０もシステムコントローラ９からの入力Ｆの制御信号に従って電流値を可変できる。このように定電流源から選択セルに一定の電流を流すことにより、上述の放電時間を長くすることが可能となり、抵抗変化素子の抵抗値が低くなったときのカウント値の分解能を向上させることができる。定電流源１４０を用いたときの抵抗値情報との関係の詳細については、後述する。定電流源１４０は、例えば、Ｐｃｈ−ＭＯＳＦＥＴや、カレントミラー回路などで構成される。ＳＷ４は、システムコントローラ９からの制御に基づきＯＮ・ＯＦＦされる。具体的には、ＳＷ４は、スイッチ制御信号が‘Ｈ’のときＯＮし、スイッチ制御信号が‘Ｌ’のときにＯＦＦする。また、定電流源１４０は入力Ｆからの制御により、流れる電流量を１〜Ｎ段階に可変できるものとする。つまり、システムコントローラ９の制御に基づき、ＳＷ４のＯＮ／ＯＦＦと組み合わせることで、電流を全く流さない第０段階を含め、第０〜Ｎ段階に、メモリセルに流す所定電流を可変することができる。
次に、読み出し回路７ｂに係るフォーミング動作について説明する。
図１０は、読み出し回路７ｂに係るフォーミング動作のフローチャートである。
まず、システムコントローラ９は、抵抗値情報を得るための測定レンジを第０段階に設定し、メモリセルを選択する（Ｓ１０１）。
システムコントローラ９は、まず、図１で示される全体の構成において、全てのビット線ＢＬ１０〜ＢＬ４０とワード線ＷＬ１〜ＷＬ５とをグランド（０Ｖ）に接続する。
続いて、システムコントローラ９は、図８のＮＷＲをローレベルからハイレベルにしＴＲ１０〜ＴＲ１ｅをＯＮする。さらに、システムコントローラ９は、選択するメモリセル（選択メモリセル）が接続されたビット線に対応する制御線Ｙによって、ＴＲ２０〜ＴＲ２ｅのうち対応するトランジスタをＯＮする。具体的には、例えば、ビット線ＢＬ１０に接続されたメモリセルを選択する場合には、システムコントローラ９は、制御線Ｙ１０をローレベルからハイレベルにしてＴＲ２０をＯＮする。また、システムコントローラ９は、制御線Ｙ１１〜Ｙ１ｅについては、ローレベルを維持する。これにより、ビット線ＢＬ１０に接続されたメモリセルが選択される。
次に、システムコントローラ９は、選択メモリセルの初期抵抗値情報（初期カウント値）を記憶する（Ｓ１０２）。初期抵抗値情報は、選択メモリセルにフォーミング電圧が印加される前の、当該選択メモリセルの抵抗値を表す情報であり、読み出し回路７ｂでは、カウンタ１３４がカウントするカウント値で表される。
まず、システムコントローラ９は、図１の全体の構成において、選択メモリセルが接続されたワード線（選択ワード線）ＷＬ１以外の全てのワード線ＷＬ２〜ＷＬ５をワード線ドライバ３から切り離すことでＨｉＺに終端する。同様に、システムコントローラ９は、全てのビット線ＢＬ１０〜ＢＬ４０をビット線ドライバ４から切り離すことでＨｉＺに終端する。
続いて、システムコントローラ９は、ワード線ドライバ３によって選択ワード線ＷＬ１をグランドに接続する。これにより、選択メモリセルと、コンデンサＣＣ２とが並列に接続された状態となる。
次に、システムコントローラ９は、入力Ｂにスイッチ制御信号‘Ｈ’を出力してＳＷ３をＯＮする。また、システムコントローラ９は、入力Ａに制御信号を出力する。これにより、レファレンス電圧発生回路１３０は、システムコントローラ９の制御に基づき、ドライバ１３１を介して読み出し電圧Ｖｒｅｆ１をノードＣに出力する。つまり、メモリセル（コンデンサＣＣ２）の両端に所定の読み出し電圧Ｖｒｅｆ１が印加され、コンデンサＣＣ２が読み出し電圧Ｖｒｅｆ１によって充電される。
その後、システムコントローラ９は、入力Ｂにスイッチ制御信号‘Ｌ’を出力してＳＷ３をＯＦＦする。これにより、ノードＣ側は、ドライバ１３１側から切り離され、ＨｉＺ状態となる。このため、読み出し電圧Ｖｒｅｆ１によってコンデンサＣＣ２に充電された電荷は、コンデンサＣＣ２の容量値と、これに並列に接続されたメモリセルの抵抗値とで定められる時定数で放電され、ノードＣの電位は、読み出し電圧Ｖｒｅｆ１から徐々に低下する。
レベル比較器１３２は、レファレンス電圧発生回路１３０が出力する基準電圧Ｖｒｅｆ２と、上述したノードＣの電位とを比較し、Ｖｒｅｆ２よりノードＣの電位が大きければ‘Ｌ’をカウンタ１３４に出力し、小さければ‘Ｈ’をカウンタ１３４に出力する。
カウンタ１３４は、レベル比較器１３２の出力が‘Ｌ’期間において、クロックの周期に従ってカウント値をカウントアップする。
上記のように測定された、フォーミング電圧が印加される前のメモリセルの抵抗値状態を表す初期カウント値は、閾値カウンタ記憶器１３３によって記憶される。
次に、初期抵抗値情報（初期カウント値）から、システムコントローラ９は、初期抵抗値情報に基づく抵抗値を表す閾値である、フォーミング閾値を決定する（Ｓ１０３）。
具体的には、ｍ／ｎ演算器１３６により、前述の閾値カウンタ記憶器１３３が出力する初期カウント値をｍ／ｎ倍したものがフォーミング閾値となる。また、初期カウント値は第０段階の測定レンジで記憶された値であるので、Ｎ段階の測定レンジに応じて換算比率が異なる。つまり、ｍ／ｎの値は測定レンジに応じた換算比率も補正された閾値である。
次に、システムコントローラ９は、選択メモリセルにフォーミング電圧を印加する（Ｓ１０４）。具体的には、システムコントローラ９は、ワード線ドライバ３によって選択ワード線ＷＬ１にフォーミング電圧を印加する。
続いて、システムコントローラ９は、ステップＳ１０４においてフォーミング電圧を印加したメモリセルの抵抗値情報を読み出し（Ｓ１０５）、比較器１３５を用いて、フォーミング閾値と比較する（Ｓ１０６）。具体的には、ステップＳ１０２で説明したように、システムコントローラ９は、ワード線ドライバ３によって選択ワード線ＷＬ１をグランドに接続し、選択メモリセルと、コンデンサＣＣ２とが並列接続された回路に読み出し電圧を印加した後の放電時間により、選択メモリセルの抵抗値を表すカウント値を求める。
システムコントローラ９は、この抵抗値情報（カウント値）が、各段階の測定レンジで予め決められた値未満であれば（Ｓ１０６でＮｏ）、測定精度が不足していると判断し、定電流源の電流量を１段階増加させて（Ｓ１０９）、再度ステップＳ１０５の選択セルの抵抗値情報の読み出しを行う。
システムコントローラ９は、抵抗値情報が、各段階の測定レンジで予め決められた値以上であれば（Ｓ１０６でＹｅｓ）、測定値の精度が所望のスペックで測定されたと判断し、次のステップＳ１０７に進む。上記抵抗値情報（カウント値）がフォーミング閾値以上である場合（Ｓ１０７でＮｏ）、選択メモリセルには再度フォーミング電圧が印加される（Ｓ１０４）。
システムコントローラ９は、このときにフォーミングパルスの条件（電圧振幅、パルス幅、連続印加回数等）を変更してもよい（Ｓ１１０）。システムコントローラ９は、例えば、ステップＳ１０９から測定レンジの進行度合いに従って、電圧パルスの振幅やパルス幅、電圧パルスの連続印加回数等の増減を制御することが望ましい。
具体的な一例として、システムコントローラ９は、抵抗測定レンジが第０段階のままであれば、フォーミングが進行していないと判断し、“電圧振幅の増加”、“電圧パルス幅の拡張”、“電圧パルスの連続印加回数の増加”など、フォーミング処理の強度を強める処理を行う。
逆に、システムコントローラ９は、抵抗測定レンジが低い抵抗値測定側になっていれば、フォーミングが進行していると判断し、“電圧振幅の減少（電圧の低電圧化）”、“電圧パルス幅の短パルス化”、“電圧パルスの連続印加回数の減少”など、フォーミング処理の強度を弱める処理を行う。
なお、カウント値がフォーミング閾値以上である場合とは、具体的には、比較器１３５によって出力Ａに‘Ｈ’が出力される場合である。つまり、カウンタ１３４が出力する選択メモリセルのカウント値が、ｍ／ｎ演算器１３６が出力する初期カウント値以上であることを意味する。
システムコントローラ９は、抵抗値情報（カウント値）がフォーミング閾値未満である場合（Ｓ１０７でＹｅｓ）、選択メモリセルのフォーミングを終了し、さらに、選択メモリセルが最終セルである場合は、装置全体のフォーミング処理を終了する（Ｓ１０８でＹｅｓ）。
システムコントローラ９は、選択メモリセルが最終セルでなければ（Ｓ１０８でＮｏ）、選択セルのアドレスを変更し（Ｓ１１１）、ステップＳ１０１から再度フォーミング動作をスタートする。
なお、カウント値がフォーミング閾値未満である場合とは、具体的には、比較器１３５によって出力Ａに‘Ｌ’が出力される場合である。つまり、カウンタ１３４が出力する選択メモリセルのカウント値が、ｍ／ｎ演算器１３６が出力する初期カウント値未満であることを意味する。
つまり、読み出し回路７ｂが読み出すメモリセルのカウント値が表す抵抗値が、初期カウント値に基づき算出された抵抗値よりも低くなるまで、システムコントローラ９は、ワード線ドライバ３がフォーミング電圧の印加を繰り返すように制御する。
以上のように、読み出し回路７ｂは、選択メモリセルに電圧を印加した場合の電荷の放電時間が、選択メモリセルの抵抗値に応じて異なることを利用して、メモリセルの抵抗値情報（カウント値）を読み出す。その結果、選択メモリセルの抵抗状態に応じた２値のデジタル論理値が出力Ａに出力される。
つまり、読み出し回路７ｂにおいても、フォーミングにおいて、絶対的な抵抗値を閾値としてフォーミング電圧の印加を繰り返すのではなく、セルごとに測定した初期抵抗値に対して所定の比率を乗じた抵抗値情報を閾値としてフォーミングが完了か否かを判断する。
これにより、自動的に閾値が最適に追従し、適切なフォーミングが実行できる。
なお、図８において説明したように、ノードＣには、定電流源１４０がＳＷ４を介して接続されている。このような構成により、システムコントローラ９は、ＳＷ４をＯＮ／ＯＦＦすることにより、ノードＣ（メモリセル）は一定の電流が供給されるため、上述の放電時間を長くして、カウント値を増やす（抵抗値情報の分解能を向上させる）ことができる。
図１１は、定電流源１４０有無による、規格化セル電流値と、カウント値との関係を示す図である。
図１１において、横軸は、カウンタ１３４のカウント値であり、縦軸は規格化セル電流値である。ここで、規格化セル電流値とは、メモリセルに対して所定の電圧を印加したときに流れる電流をリーク電流がないものとして規格化したものである。
また、横軸のカウント値は、メモリセルの抵抗値情報に対応したカウント値にあたる。つまり、読み出し回路７ｂで読み出される抵抗値情報のカウント値と、実際のセル電流量との相関関係が表されている。
この相関関係は、セル電流＝α×Ｔβ（Ｔ＝カウント値×クロック周期）の関数で概ね表わされる。図１１において点線で表されるグラフは、ＳＷ４がオフの場合のメモリセルのカウント値と規格化セル電流値を表している。図１１において実線で表されるグラフは、ＳＷ４がオンの場合のメモリセルのカウント値と規格化セル電流値を表している。
図１１からわかるように、規格化セル電流値が同一である場合、ＳＷ４をＯＮさせた場合のほうが、選択セルのセル抵抗値が低い領域でのカウント値が多い。つまり、規格化セル電流値が同一である場合に低い抵抗値領域（セル電流値の多い領域）の抵抗値情報の分解能が向上している。
このように、定電流源１４０にてカウント値を増やす手法は、フォーミング動作を繰り返して、メモリセルの抵抗値が低下した場合に有効である。メモリセルの抵抗値が低い場合は、放電時間が短くなり、カウント値が小さくなるため、メモリセルの抵抗値の測定精度が落ちるからである。上記手法は、つまり、メモリセルの抵抗値に応じて、ＳＷ４をＯＮ・ＯＦＦ、さらにＮ段階に定電流源の電流量を段階的に増加することで抵抗値の測定レンジを高抵抗側から低抵抗側へと複数に切り替える（カウント値を補正する）こととなる。図１１では、代表となる２種類の特性のみを例示している。
なお、メモリセルの測定値を向上させる手法は、定電流源１４０を追加する方法には限定されない。
例えば、抵抗値情報の分解能は、カウンタ１３４に入力されるクロック周波数を上げることでも向上する。また、抵抗値情報の分解能は、基準電圧Ｖｒｅｆ２の電圧を下げることでも向上し、コンデンサＣＣ２の容量を増加させても向上する。
また、上記定電流源１４０の所定の電流量、クロック周波数、基準電圧Ｖｒｅｆ２の電圧、コンデンサＣＣ２の容量を調整することで、システムコントローラ９は、抵抗値情報の分解能を自由に設定することができる。この場合、システムコントローラ９は、定電流源１４０の電流量を減少させ、基準電圧Ｖｒｅｆ２の電圧を上げ、コンデンサＣＣ２の容量を減少させることで、高い抵抗値が読み出せるように測定レンジをシフトさせることができる。逆に、システムコントローラ９は、Ｖｒｅｆ２の電圧レベルを減少させ、定電流源１４０の電流を増加し、コンデンサＣＣ２の容量を増加するほど、低い抵抗値領域が高分解能になって読み出せるように測定レンジをシフトさせることができる。なお、コンデンサＣＣ２の容量の変更は、コンデンサＣＣ２をスイッチ素子などで容量値の異なるコンデンサに切り替えることなどによって実現可能である。
このように、抵抗値の測定レンジをシフトして測定精度を向上させる手法は、フォーミング処理が必要な抵抗変化素子を用いた不揮発性記憶装置においては非常に有効である。
なぜなら、当初、絶縁状態にあった極めて抵抗値の高いメモリセルの抵抗変化素子と、フォーミング電圧が印加され抵抗値が低下したメモリセルとは、抵抗値の差が非常に大きいからである。
例えば、フォーミング電圧の印加によるメモリセルの抵抗値の変動量は、抵抗値において１桁〜２桁にも及ぶ。このような場合に、上記測定レンジをシフトさせる手法は、非常に有効である。
また、一般的に、フォーミングにおいてメモリセルに印加されるフォーミング電圧は、通常の抵抗変化動作に用いられる電圧に比べて大きい。このようなフォーミング電圧を、当初、絶縁状態にあった極めて抵抗値の高いメモリセルの抵抗変化素子と、フォーミング電圧が印加され抵抗値が低下したメモリセルとに同様に繰り返し印加した場合、メモリセルに与えられる電気的なストレスは、抵抗値の低下と共に増加する。
特に、このような場合には図１０のステップＳ１１０で例示したように、システムコントローラ９は、フォーミング電圧の印加を繰り返す間、読み出し回路７ｂが読み出す抵抗値情報が表す抵抗値が低くなるほどフォーミング電圧が低くなるように制御してもよい。また、システムコントローラ９は、フォーミング電圧の印加を繰り返す間、読み出し回路７ｂが読み出す抵抗値情報が表す抵抗値が低くなるほどフォーミング電圧のパルス幅が小さくなるように制御してもよい。
また、上記測定レンジの変更と、フォーミング電圧の調整とを組み合わせることで、常に現状の抵抗値を詳細かつ正確に把握してフォーミング電圧の印加を調整することが可能である。
なお、測定レンジをシフトさせる場合、測定レンジのシフト前後で抵抗値情報の相関関係を求めておくことで、初期抵抗値情報から求められるフォーミング閾値と、測定レンジのシフト後の測定値とを単純に比較することができる。
なお、クロスポイント型のメモリセルアレイにおけるリーク電流は、選択メモリセルから遠いパスほど流れ出すのが遅くなる。これは、メモリセルアレイを構成する配線の配線抵抗及び各パス経路にある寄生容量が原因である。したがって、より早く、短時間に選択メモリセルの抵抗値を読み取ることができればリーク電流の影響は、緩和される。
ここで、読み出し回路７ｂは、抵抗値を放電時間によって読み出すため、実施の形態１に係る読み出し回路７ａに比べて、抵抗値を短時間に読み出すことができる。したがって、読み出し回路７ｂは、リーク電流の影響を受けにくいことも長所である。
以上、第２の読み出し回路７ｂによれば、第１の読み出し回路７ａと同様に、各メモリセルごとにフォーミングを行う直前の抵抗値を記憶し、その値に所定の比率を掛け合わせた抵抗値を判定の閾値とすることで、自動的に閾値が最適に追従し、適切なフォーミングが実行できる。
また、第２の読み出し回路７ｂによれば、容易に抵抗値の測定レンジを変更することができ、フォーミングの過程において抵抗値が低下した場合においても精度の高いフォーミングが可能である。
以上、本発明の一態様に係る不揮発性記憶装置について、実施の形態に基づいて説明した。
なお、上記実施の形態においては、不揮発性記憶装置のメモリセルが、双方向電流制御素子と抵抗変化素子とを備えるクロスポイント型不揮発性記憶装置について説明したが、これに限定されない。例えば、双方電流制御素子の替わりに単方向電流制御素子が用いられてもよい。また、不揮発性記憶装置は、クロスポイント型不揮発性記憶装置以外であってもよく、例えば、メモリセルがトランジスタと抵抗変化素子とを備える１トランジスタ１抵抗（１Ｔ１Ｒ）型の不揮発性記憶装置であってもよい。選択セルにトランジスタを用いた不揮発性記憶装置の場合、リーク電流の増加に伴う初期抵抗値の変動はないものの、ロット毎の抵抗値のズレ、またはメモリアレイ上のセル位置による抵抗値のズレなどが生じうる。そのため、上記と同様のフォーミング方法を適用することにより、それらのズレに追従したフォーミングを行なうことが可能である。
また、上記実施の形態においては、フォーミング処理時に抵抗変化素子に与えられる電気的ストレスが、リーク電流に応じてばらつく場合について説明したが、上記実施の形態において説明したフォーミング方法は、その他の場合にも適用できる。例えば、上記実施の形態において説明したフォーミング方法は、フォーミング処理時に抵抗変化素子に与えられる電気的ストレスが、メモリセルの構造ばらつき等に応じてばらつく場合にも有用である。
なお、上記実施の形態で説明した読み出し回路は、一例であり、上記実施の形態で説明した構成に限定されない。例えば、上記実施の形態では、記憶部としてコンデンサを用いたが、記憶部は、抵抗値情報を記憶できれば、どのような態様であってもよい。例えば、記憶部として用いられるコンデンサは、容量性負荷であればよく、形態について限定されない。具体的には、記憶部として用いられるコンデンサは、例えば半導体プロセスに親和性の高いトランジスタの拡散容量であってもよい。
また、上記実施の形態においては、フォーミング電圧を印加する際に、初期抵抗値情報に基づいて判定条件を設定する例について説明したが、例えば、通常の書き込み電圧を印加する際にも適用できる。例えば、不揮発性記憶装置は、メモリセルと、メモリセルに電圧を印加する電圧印加部と、メモリセルの抵抗値情報を読み出す読み出し部と、読み出し部によってメモリセルから読み出された抵抗値情報を記憶する記憶部と、記憶部に記憶されている抵抗値情報に基づいて設定された条件を満たすように、メモリセルに電圧の印加を実行させる制御部とを備えてもよい。
なお、これらの全般的、または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたは記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明は、不揮発性記憶装置のうち、特に、抵抗変化素子に対して適切なフォーミング処理を行うことで、安定して抵抗変化が可能な、抵抗変化素子を備える不揮発性記憶装置として有用である。
１、２、５００ メモリセル
３ ワード線ドライバ
４ ビット線ドライバ
５ 抵抗変化素子
６ 双方向電流制御素子
７、７ａ、７ｂ 読み出し回路
９ システムコントローラ
１０ ホストインターフェース
２０ａ 抵抗値情報ホールド回路
１３０ レファレンス電圧発生回路
１３１ ドライバ
１３２ レベル比較器
１３３ 閾値カウンタ記憶器
１３４ カウンタ
１３５ 比較器
１３６ ｍ／ｎ演算器
１４０ 定電流源
５０１ 第１電極層
５０２ 双方向電流制御素子
５０４、５０５ 抵抗変化層
５０６ 第２電極層
５０７ 上部配線
５０８ 下部配線
ＣＣ、ＣＣ２ コンデンサ
ＷＬ１〜ＷＬ５ ワード線
ＢＬ１０〜ＢＬ４０ ビット線

Claims (14)

  1. 抵抗変化素子を有するメモリセルにフォーミング電圧を印加することで、前記抵抗変化素子を電気パルスに基づいて可逆的に抵抗変化可能な状態にする不揮発性記憶装置であって、
    前記メモリセルと、
    前記メモリセルにフォーミング電圧を印加する電圧印加部と、
    前記メモリセルの抵抗値情報を読み出す読み出し部と、
    前記メモリセルに前記フォーミング電圧が印加される前に、前記読み出し部が前記メモリセルから読み出した前記抵抗値情報を初期抵抗値情報として記憶する記憶部と、
    前記読み出し部が読み出す前記メモリセルの抵抗値情報が、前記初期抵抗値情報に基づいて設定された条件を満たすまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御する制御部とを備える
    不揮発性記憶装置。
  2. 前記制御部は、前記メモリセルの抵抗値情報が表す抵抗値が、前記初期抵抗値情報が表す抵抗値よりも低くなるまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御する
    請求項１に記載の不揮発性記憶装置。
  3. さらに、前記初期抵抗値情報に所定の係数をかけた演算抵抗値情報を出力する演算部を備え、
    前記制御部は、前記読み出し部が読み出す前記メモリセルの抵抗値情報が表す抵抗値が、前記演算抵抗値情報が表す抵抗値よりも低くなるまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御する
    請求項１に記載の不揮発性記憶装置。
  4. 前記読み出し部は、前記メモリセルの両端に所定の読み出し電圧が印加された後、前記メモリセルの両端の電圧が所定の基準電圧に減少するまでの放電時間を、所定の周期でカウントしたカウント値を前記抵抗値情報として読み出すカウンタ回路であり、
    前記記憶部は、前記メモリセルがフォーミングされる前に、前記カウンタ回路が前記メモリセルから読み出した初期抵抗値情報を記憶するラッチ回路であり、
    前記演算部は、前記初期抵抗値情報に所定の係数をかけた演算抵抗値情報を出力するデジタル演算回路である
    請求項３に記載の不揮発性記憶装置。
  5. さらに、前記制御部の制御に基づき、前記メモリセルに所定の電流を流す定電流駆動回路を備え、
    前記制御部は、
    前記所定の電流によって前記放電時間を増やすことにより前記抵抗値情報を補正し、
    補正した前記抵抗値情報が表す抵抗値が、前記演算抵抗値情報が表す抵抗値よりも低くなるまで、前記電圧印加部が前記メモリセルにフォーミング電圧を印加するステップと、前記読み出し部が前記メモリセルの抵抗値情報を読み出すステップとを繰り返すように制御する
    請求項４に記載の不揮発性記憶装置。
  6. 前記制御部は、前記フォーミング電圧の印加が繰り返される間、前記カウンタ回路が読み出す前記抵抗値情報が表す抵抗値が低くなるにつれて、前記所定の基準電圧を下げる、前記所定の電流を増やす、または前記所定の読み出し電圧を上げることにより前記抵抗値情報を補正する
    請求項５に記載の不揮発性記憶装置。
  7. 前記読み出し部は、前記メモリセルと並列に接続された容量を備え、
    前記制御部は、前記フォーミング電圧の印加が繰り返される間、前記カウンタ回路が取得する前記抵抗値情報が表す抵抗値が低くなるにつれて、前記容量を増加させることにより前記抵抗値情報を補正する
    請求項５に記載の不揮発性記憶装置。
  8. 前記制御部は、前記フォーミング電圧の印加を繰り返す間、前記読み出し部が読み出す前記抵抗値情報が表す抵抗値が低くなるほど前記フォーミング電圧を低くする制御を行う
    請求項１〜７のいずれか１項に記載の不揮発性記憶装置。
  9. 前記制御部は、前記フォーミング電圧の印加を繰り返す間、前記読み出し部が読み出す前記抵抗値情報が表す抵抗値が低くなるほど前記フォーミング電圧のパルス幅を小さくする制御を行う
    請求項１〜８のいずれか１項に記載の不揮発性記憶装置。
  10. 前記読み出し部は、前記メモリセルに直列に接続される固定抵抗と、当該固定抵抗に並列に接続され、当該固定抵抗の電位を記憶することによって前記記憶部として機能する容量とを備え、
    前記読み出し部は、前記メモリセルの両端に所定の読み出し電圧が印加された後、前記メモリセルから前記固定抵抗を流れる電流によって生じる前記固定抵抗の電位を前記抵抗値情報として読み出す
    請求項１に記載の不揮発性記憶装置。
  11. 前記不揮発性記憶装置は、前記メモリセルを含む複数のメモリセルから構成されるメモリセルアレイを備え、
    前記読み出し部は、前記メモリセルの抵抗値情報が前記条件を満たした後に、次のメモリセルの抵抗値情報を読み出し、
    前記記憶部は、前記次のメモリセルの初期抵抗値を記憶する
    請求項１に記載の不揮発性記憶装置。
  12. 前記制御部は、前記初期抵抗値情報に所定の係数をかけた演算抵抗値情報を第１の閾値とし、前記第１の閾値よりも小さな値の第２の閾値との少なくとも２つの閾値により判定を行い、前記フォーミング電圧の印加が繰り返される間、前記カウンタ回路が取得した前記抵抗値情報が前記第２の閾値より小さいときは、前記第２の閾値より大きくなるように、前記所定の基準電圧を下げる、前記所定の電流を増やす、または前記所定の読み出し電圧を上げることにより前記抵抗値情報を補正する
    請求項６に記載の不揮発性記憶装置。
  13. 抵抗変化素子を有するメモリセルにフォーミング電圧を印加することで、当該抵抗変化素子を電気パルスに基づいて可逆的に抵抗変化可能な状態にする不揮発性記憶装置のフォーミング方法であって、
    前記メモリセルから読み出された抵抗値情報を初期抵抗値情報として記憶するステップと、
    前記初期抵抗値情報を記憶するステップの後に、前記メモリセルに前記フォーミング電圧を印加するステップと、
    前記メモリセルに前記フォーミング電圧が印加された後に、前記メモリセルから抵抗値情報を読み出すステップと、
    前記読み出しステップにおいて読み出された前記抵抗値情報が、前記初期抵抗値情報に基づいて設定された条件を満たすか否かを判定するステップとを含み、
    前記判定するステップの結果、前記条件を満たさない場合に、前記メモリセルにフォーミング電圧を印加するステップと、前記抵抗値情報を読み出すステップと、前記判定するステップとを実行する
    不揮発性記憶装置のフォーミング方法。
  14. 前記不揮発性記憶装置は、前記メモリセルを含む複数のメモリセルから構成されるメモリセルアレイを備え、
    前記判定するステップの結果、前記条件を満たす場合に、他のメモリセルに対して、初期抵抗値情報を記憶するステップと、フォーミング電圧を印加するステップと、抵抗値情報を読み出すステップと、判定するステップとを実行する
    請求項１３に記載の不揮発性記憶装置のフォーミング方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847125B2 (en) * 2015-08-05 2017-12-19 University Of Rochester Resistive memory accelerator
US9576657B1 (en) * 2015-09-29 2017-02-21 Sandisk Technologies Llc Memory cells including vertically oriented adjustable resistance structures
DE102017203455A1 (de) * 2016-03-02 2017-09-07 Infineon Technologies Ag Übergangsüberwachung bei resistivem Speicher
US9837153B1 (en) * 2017-03-24 2017-12-05 Western Digital Technologies, Inc. Selecting reversible resistance memory cells based on initial resistance switching
US10236053B1 (en) 2017-10-17 2019-03-19 R&D 3 Llc Method and circuit device incorporating time-to-transition signal node sensing
US11501826B2 (en) 2017-10-17 2022-11-15 R&D3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
CN108230993A (zh) * 2018-03-12 2018-06-29 厦门强力巨彩光电科技有限公司 一种带有存储单元的led显示模组及其控制方法
TWI666647B (zh) * 2018-09-03 2019-07-21 瑞昱半導體股份有限公司 記憶體裝置
CN110635029A (zh) * 2019-09-17 2019-12-31 天津理工大学 一种双波段光加密阻变存储器及其制备方法、写入方法和读取方法
CN112735494B (zh) * 2021-01-04 2022-09-30 中国人民解放军国防科技大学 忆阻器阻值调控方法、装置、计算机终端及存储介质
US11915749B2 (en) 2021-05-14 2024-02-27 Ememory Technology Inc. Resistive memory device and forming method thereof with improved forming time and improved forming uniformity

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011121970A1 (ja) * 2010-03-30 2011-10-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
WO2011121971A1 (ja) * 2010-03-30 2011-10-06 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
JP2011204289A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
JP2012038398A (ja) * 2010-08-11 2012-02-23 Toshiba Corp 半導体記憶装置
JP5390732B1 (ja) * 2011-12-07 2014-01-15 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3800925B2 (ja) * 2000-05-15 2006-07-26 日本電気株式会社 磁気ランダムアクセスメモリ回路
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
US6970387B2 (en) 2003-09-15 2005-11-29 Hewlett-Packard Development Company, L.P. System and method for determining the value of a memory element
JP4153901B2 (ja) 2004-06-15 2008-09-24 シャープ株式会社 半導体記憶装置
US7869253B2 (en) 2006-08-21 2011-01-11 Qimonda Ag Method of determining a memory state of a resistive memory cell and device measuring the memory state of a resistive memory cell
JP4774109B2 (ja) 2009-03-13 2011-09-14 シャープ株式会社 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法
JP5197448B2 (ja) * 2009-03-13 2013-05-15 株式会社東芝 抵抗変化メモリ装置
US8325508B2 (en) * 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
US7965565B2 (en) 2009-07-13 2011-06-21 Seagate Technology Llc Current cancellation for non-volatile memory
JP4940287B2 (ja) 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2011066363A (ja) 2009-09-18 2011-03-31 Toshiba Corp 半導体装置及びその製造方法
JP5121864B2 (ja) 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP2011198445A (ja) 2010-03-24 2011-10-06 Toshiba Corp 半導体記憶装置
US8498141B2 (en) 2010-03-24 2013-07-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204289A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
WO2011121970A1 (ja) * 2010-03-30 2011-10-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
WO2011121971A1 (ja) * 2010-03-30 2011-10-06 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
JP2012038398A (ja) * 2010-08-11 2012-02-23 Toshiba Corp 半導体記憶装置
JP5390732B1 (ja) * 2011-12-07 2014-01-15 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法

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