JP4383523B2 - 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法 - Google Patents
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Description
各電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、前記第1の高抵抗状態において各電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において各電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップとを有する。
図1は、本発明の第1の実施形態に係る不揮発性記憶素子の構成例を示す断面図である。図1に示すように、本実施形態の不揮発性記憶素子101は、第1の電極111と第2の電極113との間に抵抗変化材料からなる可変抵抗層112を挟んだ素子構成となっており、基板120の上に形成されている。この第1の電極111と第2の電極113との間に、所定の極性、電圧および幅を有する電気的パルスを印加することにより、素子の抵抗値を再現性よく、かつ複数の異なるある一定の抵抗値を有する状態に変化させることができる。それらの変化後の状態は、十分長い時間その状態を保持することができるため、複数の異なる状態を複数の値に対応させることにより多値を記憶可能な記憶素子として動作させることができる。
図1に示した本発明の第1の実施形態に係る不揮発性記憶素子と同一構造の素子を実施例として作製し、その実施例の特性を調べた。なお、この実施例では、可変抵抗層112としてTaOx(x=1.5)を用いている。
図3に示した特性を有する素子を用いて、”0”および”1”をそれぞれ、高抵抗状態および低抵抗状態に対応させることにより、1ビットの情報を記憶する不揮発性メモリとして動作させることが可能である。例えば、”0”および”1”を(S1)および(S3)の状態にそれぞれ対応させることが考えられる。この場合、電圧V1を両電極間に印加することにより高抵抗状態(S1)に変化させ、その(S1)の状態において電圧−V3の電気的パルスを両電極間に印加することにより、低抵抗状態(S3)に変化させる。ここで、両電極間に電圧の絶対値がV5およびV6よりも小さい電圧Vreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がRH及びRLの何れであるかを判別することで、抵抗値を変化させることなく(S1)及び(S3)の状態を区別することができる。
次に本発明の第2の実施形態に係る不揮発性記憶素子について説明する。第2の実施形態は、第1の実施形態で示した第1および第2の電極を備えた構成に対し、1層の可変抵抗層に対して更に第3の電極、第4の電極等を追加して、n個(≧3)の電極を有する構成とした実施形態である。このような構成とすることで、更に多くの情報を記憶させる多値の記憶素子として動作させることが可能である。以下では、電極が4個の場合を説明する。
図9は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第3の実施形態に係る不揮発性半導体記憶装置の動作例について、説明する。
外部から入力されるアドレス信号で指定されるメモリセルの抵抗値を読み出す。そして、選択されたメモリセルに対してセンスアンプ・判定回路306よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態(HR)にあるか低抵抗状態にあるかを判定する。この場合、図15のT1欄に示すように、選択されたメモリセルの抵抗値がRH1またはRH2の場合、このステップでは区別されずにいずれも高抵抗状態と判定され、RLの場合は、低抵抗状態と判定される。
第1ステップT1においてメモリセルが高抵抗状態であると判定された場合には、所定時間の間、電圧VP4が印加される。
第2ステップT2において電圧VP4が印加されたメモリセルに対し、センスアンプ・判定回路306よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態にあるか低抵抗状態にあるかを判定する。
第3ステップT3において、RH1と判定されたメモリセルに対してのみ、電圧VP2を印加し、読み出しフローを終了する。図15のT4欄で示すように、読み出しメモリセルがRH1の場合には、第2ステップT2で低抵抗値状態のRLに遷移しているので、このように電圧VP2を印加することにより、元の抵抗値状態であるRH1に戻しておく。
このステップは書き込みメモリセルに対する消去動作に相当する。
データエンコード回路308の指示信号DE0、DE1、DE2に応じて書き込みが行われる。DE2がハイレベルの場合、第1の高抵抗状態RH1の書き込みが指示されていることになる。この場合は、第1ステップT1において既にこの状態に書き込まれているため、NOP処理で何も行われない。これに対し、DE0がハイレベルの場合では、第2の高抵抗状態RH2の書き込みが指示されていることになるため、電圧VP1が所定期間印加される。また、DE1がハイレベルの場合では、低抵抗状態RLの書き込みが指示されていることになるため、電圧VP4が所定期間印加される。
111、113,115、120,121 電極
112、114、122 可変抵抗層
116、117、118、119 電極との界面
120 基板
Claims (14)
- 第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、前記第1電極及び前記第2電極間に与えられる電気的パルスに基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、
前記第1及び第2の電極間に印加する電気的パルスの電圧V1乃至V6のうち、電圧V1、V4及びV6は正の電圧であってV1>V4>V6の関係を有し、電圧V2、V3及びV5は負の電圧であってV5>V3>V2の関係を有している場合に、
当該可変抵抗層の抵抗値は、
(A)電圧V1の電気的パルスを前記第1及び第2の電極間に印加した場合には高抵抗値RHとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V5よりも小さく電圧V3よりも大きい負の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは減少し、電圧V3の電気的パルスを前記第1及び第2の電極間に印加したときは低抵抗値RLとなり、電圧V3よりも小さく電圧V2よりも大きい負の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは増加し、電圧V2の電気的パルスを前記第1及び第2の電極間に印加したときは高抵抗値RHとなり、
(B)電圧V2の電気的パルスを前記第1及び第2の電極間に印加した後、負の電圧の電気的パルスを前記第1及び第2の電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V6よりも大きく電圧V4よりも小さい正の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは減少し、電圧V4の電気的パルスを前記第1及び第2の電極間に印加したときは低抵抗値RLとなり、電圧V4よりも大きく電圧V1よりも小さい正の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは増加し、電圧V1の電気的パルスを前記第1及び第2の電極間に印加したときは高抵抗値RHとなる、不揮発性記憶素子。 - 請求項1に記載の不揮発性記憶素子の書き込み方法であって、
前記第1及び第2の電極間に電圧V1の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第1の高抵抗状態を発生させるステップと、
前記第1及び第2の電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、
前記第1の高抵抗状態において前記第1及び第2の電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において前記第1及び第2の電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップと
を有することを特徴とする、書き込み方法。 - 請求項2に記載の不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、
前記第1及び第2の電極間に電圧V5よりも大きく電圧V6よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値RHとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第1のステップと、
前記第1のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第1及び第2の電極間に電圧V4の電気的パルスを印加する第2のステップと、
前記第2のステップの後、前記第1及び第2の電極間に前記読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が高抵抗状態及び低抵抗状態の何れであるかを判別する第3のステップと
を有することを特徴とする、読み出し方法。 - 前記第3のステップにて、前記可変抵抗層の抵抗状態が低抵抗状態であると判別された場合に、前記第1及び第2の電極間に電圧V2の電気的パルスを印加する第4のステップをさらに有する、請求項3に記載の読み出し方法。
- 請求項2に記載の不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、
前記第1及び第2の電極間に電圧V5よりも大きく電圧V6よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値RHとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第1のステップと、
前記第1のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第1及び第2の電極間に前記読み出し用電圧の電気的パルスを印加し、さらに、当該読み出し用電圧とは極性が異なり絶対値が等しい電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が前記第1の高抵抗状態及び第2の高抵抗状態であるかを判別するステップと
を有することを特徴とする、読み出し方法。 - N個(N≧3)の電極と、各電極間に介在され、各電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記可変抵抗層は、タンタル酸化物を含み、
各電極間に印加する電気的パルスの電圧V1乃至V6のうち、電圧V1、V4及びV6は正の電圧であってV1>V4>V6の関係を有し、電圧V2、V3及びV5は負の電圧であってV5>V3>V2の関係を有している場合に、
当該可変抵抗層の抵抗値は、
(A)電圧V1の電気的パルスを各電極間に印加した場合には高抵抗値RHとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V5よりも小さく電圧V3よりも大きい負の電圧の電気的パルスを各電極間に印加したときは減少し、電圧V3の電気的パルスを各電極間に印加したときは低抵抗値RLとなり、電圧V3よりも小さく電圧V2よりも大きい負の電圧の電気的パルスを各電極間に印加したときは増加し、電圧V2の電気的パルスを各電極間に印加したときは高抵抗値RHとなり、
(B)電圧V2の電気的パルスを各電極間に印加した後、負の電圧の電気的パルスを各電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V6よりも大きく電圧V4よりも小さい正の電圧の電気的パルスを各電極間に印加したときは減少し、電圧V4の電気的パルスを各電極間に印加したときは低抵抗値RLとなり、電圧V4よりも大きく電圧V1よりも小さい正の電圧の電気的パルスを各電極間に印加したときは増加し、電圧V1の電気的パルスを各電極間に印加したときは高抵抗値RHとなる、不揮発性記憶素子。 - 請求項6に記載の不揮発性記憶素子の書き込み方法であって、
各電極間に電圧V1の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第1の高抵抗状態を発生させるステップと、
各電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、
前記第1の高抵抗状態において各電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において各電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップと
を有することを特徴とする、書き込み方法。 - 半導体基板と、
前記半導体基板上に形成された、互いに交差するように行列状に配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項1に記載の不揮発性記憶素子とで構成された複数のメモリセルと、
前記複数のワード線のうちのいずれかのワード線を選択する行選択回路と、
前記複数のビット船のうちのいずれかのビット線を選択する列選択回路と、
前記半導体基板の外部と高レベルまたは低レベルの2値で入出力情報のやり取りを行うNビットのデータ入出力回路と、
前記データ入出力回路からのNビットの入力データを、3値を表現するM(2N≦3M)ビットのデータに変換するデータエンコード回路と、
前記不揮発性記憶素子の一方の端子に接続される基準電圧源と、
前記不揮発性記憶素子の他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値RHとなる第1の高抵抗状態を書き込む第1の電圧源と、
前記不揮発性記憶素子の前記他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値RHとなる第2の高抵抗状態を書き込む第2の電圧源と、
前記不揮発性記憶素子の前記他方の端子に供給され、当該不揮発性記憶素子の抵抗値が低抵抗値RLとなる低抵抗状態を書き込む第3の電圧源と、
前記不揮発性記憶素子の前記抵抗値が所定の値に対して高いか低いかを判定するセンスアンプ回路と、
前記メモリセルの書き込み情報を前記データ入出回路から出力するため、3値を表現するMビットのデータをNビットの2値データに変換するデータデコード回路とを備え、
Nビットの入力データをM個の前記メモリセルで記録する、不揮発性半導体記憶装置。 - 請求項8に記載の不揮発性半導体記憶装置の読み出し方法であって、
選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第1のステップと、
前記第1のステップにて所定の値よりも高いと判定された場合に、前記第3の電圧源による書き込みを行った後、再度選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第2のステップと、
前記第1のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルには前記低抵抗状態が書き込まれていたと判断する第3のステップと、
前記第2のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルは前記第1の高抵抗状態が書き込まれていたと判断する第4のステップと、
前記第2のステップにて所定の値に対して高いと判定された場合は、前記選択されたメモリセルは前記第2の高抵抗状態が書き込まれていたと判断する第5のステップと
を有することを特徴とする読み出し方法。 - 前記第2のステップにて所定の値に対して低いと判定された場合は、前記不揮発性記憶素子が前記第1のステップのときの抵抗状態となるように、前記第1の電圧源または前記第2の電圧源による書き込みを行う、請求項9に記載の不揮発性半導体記憶装置の読み出し方法。
- 請求項8に記載の不揮発性半導体記憶装置の書き込み方法であって、
選択された前記メモリセルに対し、前記第1の電圧源または前記第2の電圧源による書き込みを行うことにより、当該メモリセルの抵抗状態を所定の抵抗状態に設定する第1のステップと、
前記第1のステップの後に、前記第1の電圧源による書き込み、前記第2の電圧源による書き込み、または前記第3の電圧源による書き込みを行う第2のステップと
を有することを特徴とする書き込み方法。 - 前記第1のステップにて設定される抵抗状態と、前記第2のステップにおいて書き込まれるべき抵抗状態とが同一の場合、前記第2のステップを実行しない、請求項11に記載の書き込み方法。
- 半導体基板と、
前記半導体基板の上に互い平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた請求項1に記載の不揮発性記憶素子とを具備するメモリアレイと
を備える、不揮発性半導体記憶装置。 - 前記タンタル酸化物をTaOxと表した場合に、0<x<2.5を満足する、請求項1に記載の不揮発性記憶素子。
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