JP4383523B2 - 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法 - Google Patents

Description

本発明は、与えられるパルス電圧に応じてその抵抗値が変化する状態変化材料を用いた不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法に関する。

近年、電子機器におけるデジタル技術の進歩に伴い、画像や動画などの大量のデータを電源を切った状態で保存できる、不揮発性記憶素子のニーズが高まっている。こうした要求に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Pr_(1-X)Ca_XMnO₃(PCMO)、LaSrMnO₃(LSMO)、GdBaCoxOy(GBCO)など）を用いて不揮発性記憶素子を構成し、これらの抵抗値が変化する状態変化材料（以下、可変抵抗材料と記す）に所定の電気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果変化した複数の異なる抵抗値を有する状態を数値の記憶に用いることにより、多値の記憶素子として用いる技術が特許文献１、非特許文献１等に記載されている。
米国特許第６４７３３３２号明細書 Tech. Dig.- Int. Electron Devices Meet. 2002, W.W. Zhuang et al.

特許文献１、非特許文献１に記載の不揮発性記憶素子は、１対の電極を有し、電極間に電気的パルスに応じてその抵抗値が変化する材料、例えばＰＣＭＯ等のペロブスカイト材料、を用いて多値（１ビットを超える）情報を記憶する技術が記載されている。

例えば、図１８は、特許文献１に開示されている電気的パルスによる抵抗変化の一例を示す図である。リセットパルスを与えた状態に対し、所定の極性、電圧、およびパルス幅を有する電気的パルスを所定の回数印加することにより、抵抗値を増大もしくは減少させる。その結果得られるいくつかの異なる抵抗値を有する状態を選別して区別された数値を対応させている。これらの異なる抵抗値を有する状態は、その抵抗値を読み出して判別可能な程度にその抵抗値の差が大きいことが必要である。しかしながら、同一の電圧、パルス幅および回数の電気的パルスを印加しても、結果として得られる抵抗値の値は再現よく所望の抵抗値になるとは限らない。また、抵抗値の差が小さい場合は、状態の安定性が十分高いとは言えず、温度等の変化によりセットされた抵抗値が別の状態とみなされる程度に変化することがあり、多値の情報を記憶する不揮発性記憶素子として安定に動作させることが難しいという課題があった。

本発明は、このような事情に鑑みてなされたものであり、多値の情報の読み書きを安定して行うことができる不揮発性記憶素子及び不揮発性半導体記憶装置並びにそれらの読み出し方法及び書き込み方法を提供することを目的とするものである。

本発明者らは、上述した課題に対し、３個以上の判別可能な状態に再現性よく書き込み可能で、かつ個々の状態が十分安定な状態であって、多値の不揮発性記憶素子として安定に動作させるため鋭意検討を行った。

その結果、下記の構成および方法をとることにより、上記課題を解決可能で有ることを見出した。

本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に与えられる電気的パルスに基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、タンタル酸化物を含み、前記第１及び第２の電極間に印加する電気的パルスの電圧Ｖ１乃至Ｖ６のうち、電圧Ｖ１、Ｖ４及びＶ６は正の電圧であってＶ１＞Ｖ４＞Ｖ６の関係を有し、電圧Ｖ２、Ｖ３及びＶ５は負の電圧であってＶ５＞Ｖ３＞Ｖ２の関係を有している場合に、当該可変抵抗層の抵抗値は、（Ａ）電圧Ｖ１の電気的パルスを前記第１及び第２の電極間に印加した場合には高抵抗値Ｒ_Ｈとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ５よりも小さく電圧Ｖ３よりも大きい負の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは減少し、電圧Ｖ３の電気的パルスを前記第１及び第２の電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ３よりも小さく電圧Ｖ２よりも大きい負の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは増加し、電圧Ｖ２の電気的パルスを前記第１及び第２の電極間に印加したときは高抵抗値Ｒ_Ｈとなり、（Ｂ）電圧Ｖ２の電気的パルスを前記第１及び第２の電極間に印加した後、負の電圧の電気的パルスを前記第１及び第２の電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ６よりも大きく電圧Ｖ４よりも小さい正の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは減少し、電圧Ｖ４の電気的パルスを前記第１及び第２の電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ４よりも大きく電圧Ｖ１よりも小さい正の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは増加し、電圧Ｖ１の電気的パルスを前記第１及び第２の電極間に印加したときは高抵抗値Ｒ_Ｈとなる。

また、本発明の不揮発性記憶素子の書き込み方法は、上記発明に係る不揮発性記憶素子の書き込み方法であって、前記第１及び第２の電極間に電圧Ｖ１の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Hとなる第１の高抵抗状態を発生させるステップと、前記第１及び第２の電極間に電圧Ｖ２の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Hとなる第２の高抵抗状態を発生させるステップと、前記第１の高抵抗状態において前記第１及び第２の電極間に電圧Ｖ３の電気的パルスを印加することにより、または、前記第２の高抵抗状態において前記第１及び第２の電極間に電圧Ｖ４の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値Ｒ_Lとなる低抵抗状態を発生させるステップとを有する。

また、本発明の不揮発性記憶素子の読み出し方法は、上記発明に係る不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、前記第１及び第２の電極間に電圧Ｖ５よりも大きく電圧Ｖ６よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値Ｒ_Hとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第１のステップと、前記第１のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第１及び第２の電極間に電圧Ｖ４の電気的パルスを印加する第２のステップと、前記第２のステップの後、前記第１及び第２の電極間に前記読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が高抵抗状態及び低抵抗状態の何れであるかを判別する第３のステップとを有する。

上記発明に係る不揮発性記憶素子の読み出し方法における前記第３のステップにて、前記可変抵抗層の抵抗状態が低抵抗状態であると判別された場合に、前記第１及び第２の電極間に電圧Ｖ２の電気的パルスを印加する第４のステップをさらに有することが好ましい。

また、本発明に係る不揮発性記憶素子の読み出し方法は、上記発明に係る不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、前記第１及び第２の電極間に電圧Ｖ５よりも大きく電圧Ｖ６よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値Ｒ_Hとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第１のステップと、前記第１のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第１及び第２の電極間に前記読み出し用電圧の電気的パルスを印加し、さらに、当該読み出し用電圧とは極性が異なり絶対値が等しい電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が前記第１の高抵抗状態及び第２の高抵抗状態であるかを判別するステップとを有する。

また、本発明の不揮発性記憶素子は、Ｎ個（Ｎ≧３）の電極と、各電極間に介在され、各電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記可変抵抗層は、タンタル酸化物を含み、各電極間に印加する電気的パルスの電圧Ｖ１乃至Ｖ６のうち、電圧Ｖ１、Ｖ４及びＶ６は正の電圧であってＶ１＞Ｖ４＞Ｖ６の関係を有し、電圧Ｖ２、Ｖ３及びＶ５は負の電圧であってＶ５＞Ｖ３＞Ｖ２の関係を有している場合に、当該可変抵抗層の抵抗値は、（Ａ）電圧Ｖ１の電気的パルスを各電極間に印加した場合には高抵抗値Ｒ_Ｈとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ５よりも小さく電圧Ｖ３よりも大きい負の電圧の電気的パルスを各電極間に印加したときは減少し、電圧Ｖ３の電気的パルスを各電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ３よりも小さく電圧Ｖ２よりも大きい負の電圧の電気的パルスを各電極間に印加したときは増加し、電圧Ｖ２の電気的パルスを各電極間に印加したときは高抵抗値Ｒ_Ｈとなり、（Ｂ）電圧Ｖ２の電気的パルスを各電極間に印加した後、負の電圧の電気的パルスを各電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ６よりも大きく電圧Ｖ４よりも小さい正の電圧の電気的パルスを各電極間に印加したときは減少し、電圧Ｖ４の電気的パルスを各電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ４よりも大きく電圧Ｖ１よりも小さい正の電圧の電気的パルスを各電極間に印加したときは増加し、電圧Ｖ１の電気的パルスを各電極間に印加したときは高抵抗値Ｒ_Ｈとなる。

また、本発明の不揮発性記憶素子の書き込み方法は、上記発明に係る不揮発性記憶素子の書き込み方法であって、各電極間に電圧Ｖ１の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Hとなる第１の高抵抗状態を発生させるステップと、
各電極間に電圧Ｖ２の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Hとなる第２の高抵抗状態を発生させるステップと、前記第１の高抵抗状態において各電極間に電圧Ｖ３の電気的パルスを印加することにより、または、前記第２の高抵抗状態において各電極間に電圧Ｖ４の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値Ｒ_Lとなる低抵抗状態を発生させるステップとを有する。

また、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように行列状に配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項１に記載の不揮発性記憶素子とで構成された複数のメモリセルと、前記複数のワード線のうちのいずれかのワード線を選択する行選択回路と、前記複数のビット船のうちのいずれかのビット線を選択する列選択回路と、前記半導体基板の外部と高レベルまたは低レベルの２値で入出力情報のやり取りを行うＮビットのデータ入出力回路と、前記データ入出力回路からのＮビットの入力データを、３値を表現するＭ（２Ｎ≦３Ｍ）ビットのデータに変換するデータエンコード回路と、前記不揮発性記憶素子の一方の端子に接続される基準電圧源と、前記不揮発性記憶素子の他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値Ｒ_Hとなる第１の高抵抗状態を書き込む第１の電圧源と、前記不揮発性記憶素子の前記他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値Ｒ_Hとなる第２の高抵抗状態を書き込む第２の電圧源と、前記不揮発性記憶素子の前記他方の端子に供給され、当該不揮発性記憶素子の抵抗値が低抵抗値Ｒ_Lとなる低抵抗状態を書き込む第３の電圧源と、前記不揮発性記憶素子の前記抵抗値が所定の値に対して高いか低いかを判定するセンスアンプ回路と、前記メモリセルの書き込み情報を前記データ入出回路から出力するため、３値を表現するＭビットのデータをＮビットの２値データに変換するデータデコード回路とを備え、Ｎビットの入力データをＭ個の前記メモリセルで記録する。

また、本発明の不揮発性半導体記憶装置の読み出し方法は、上記発明に係る不揮発性半導体記憶装置の読み出し方法であって、選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第１のステップと、前記第１のステップにて所定の値よりも高いと判定された場合に、前記第３の電圧源による書き込みを行った後、再度選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第２のステップと、前記第１のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルには前記低抵抗状態が書き込まれていたと判断する第３のステップと、前記第２のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルは前記第１の高抵抗状態が書き込まれていたと判断する第４のステップと、前記第２のステップにて所定の値に対して高いと判定された場合は、前記選択されたメモリセルは前記第２の高抵抗状態が書き込まれていたと判断する第５のステップとを有する。

上記発明に係る不揮発性半導体記憶装置の読み出し方法において、前記第２のステップにて所定の値に対して低いと判定された場合は、前記不揮発性記憶素子が前記第１のステップのときの抵抗状態となるように、前記第１の電圧源または前記第２の電圧源による書き込みを行うことが好ましい。

また、本発明の不揮発性半導体記憶装置の書き込み方法は、上記発明に係る不揮発性半導体記憶装置の書き込み方法であって、選択された前記メモリセルに対し、前記第１の電圧源または前記第２の電圧源による書き込みを行うことにより、当該メモリセルの抵抗状態を所定の抵抗状態に設定する第１のステップと、前記第１のステップの後に、前記第１の電圧源による書き込み、前記第２の電圧源による書き込み、または前記第３の電圧源による書き込みを行う第２のステップとを有する。

上記発明に係る不揮発性半導体記憶装置の書き込み方法において、前記第１のステップにて設定される抵抗状態と、前記第２のステップにおいて書き込まれるべき抵抗状態とが同一の場合、前記第２のステップを実行しないことが好ましい。

さらに、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた上記発明に係る不揮発性記憶素子とを具備するメモリアレイとを備える。

また、本発明の不揮発性記憶素子は、上記発明に係る不揮発性記憶素子において、前記タンタル酸化物をＴａＯ_ｘと表した場合に、０＜ｘ＜２．５を満足することがより好ましい。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明に係る不揮発性記憶素子及び不揮発性半導体記憶装置によれば、安定して１ビットを超える情報を記憶させることが可能な多値メモリが得られる。

また、本発明に係る不揮発性記憶素子及び不揮発性半導体記憶装置の読み出し方法及び書き込み方法によれば、情報の読み出し及び書き込みを安定して行うことができる。

以下、本発明の好ましい実施形態を、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性記憶素子の構成例を示す断面図である。図１に示すように、本実施形態の不揮発性記憶素子１０１は、第１の電極１１１と第２の電極１１３との間に抵抗変化材料からなる可変抵抗層１１２を挟んだ素子構成となっており、基板１２０の上に形成されている。この第１の電極１１１と第２の電極１１３との間に、所定の極性、電圧および幅を有する電気的パルスを印加することにより、素子の抵抗値を再現性よく、かつ複数の異なるある一定の抵抗値を有する状態に変化させることができる。それらの変化後の状態は、十分長い時間その状態を保持することができるため、複数の異なる状態を複数の値に対応させることにより多値を記憶可能な記憶素子として動作させることができる。

可変抵抗層１１２は、抵抗変化材料としてのタンタル酸化物で構成されている。ここで、このタンタル酸化物は、ＴａＯ_xと表した場合に０＜ｘ＜２．５を満足するものである。可変抵抗層１１２の厚みは、例えば２０ｎｍとすることができる。基板１２０としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。また、第１の電極１１１及び第２の電極１１３の電極材料として、Ｐｔ（白金）を用いている。ここで、電極の厚みは例えば２００ｎｍ、電極のサイズは、例えばおおよそ３μｍ²とすることができる。

図２は、本発明の第１の実施形態に係る不揮発性記憶素子が備える第１および第２の電極間に印加する電気的パルスを示した図である。ここでは、電圧Ｖ、パルス幅δｔで規定される電気的パルスを示している。電圧は、第２の電極１１３を基準とした第１の電極１１１の電位で定義する。

図３は、本発明の第１の実施形態に係る不揮発性記憶素子が備える第１および第２の電極間に、図２に示した電圧Ｖ、パルス幅１００ｎｓの電気的パルスを印加した後、第１および第２の電極間に電圧Ｖreadを印加して記憶素子の抵抗値Ｒを測定した結果を模式的に示した図である。

なお、本実施の形態の両電極間に印加される電気的パルスの電圧Ｖ１乃至Ｖ６のうち、電圧Ｖ１、Ｖ４及びＶ６は正の電圧であってＶ１＞Ｖ４＞Ｖ６の関係を有し、電圧Ｖ２、Ｖ３及びＶ５は負の電圧であってＶ５＞Ｖ３＞Ｖ２の関係を有している。図３及びこれ以降の記載では、電圧Ｖ２、Ｖ３及びＶ５が負の電圧であることを明確にするために、−Ｖ２，−Ｖ３及び−Ｖ５と表す。

初期の状態が高低のいずれの抵抗値を有する場合であっても、両電極間に電圧Ｖ１（＞０）の電気的パルスを印加すると、抵抗値がＲ_Hなる高抵抗状態（Ｓ１）に変化する。状態（Ｓ１）において、正の電圧を有する電気的パルスを両電極間に印加した場合は、抵抗値はＲ_Hのままで変化しない。これに対し、（Ｓ１）の状態において、負の電圧Ｖを有する電気的パルスを両電極間に印加すると、電圧の絶対値がＶ５以下の場合では抵抗値はＲ_Hのまま変化しないが、電圧の絶対値がＶ５を超えると抵抗値はＲ_Hよりも低い値に変化する。そして、電圧−Ｖ３の電気的パルスを両電極間に印加すると、抵抗値が最小値Ｒ_Lを有する低抵抗状態（Ｓ３）に変化する。

更に、絶対値をＶ３よりも大きい負の電圧Ｖの電気的パルスを両電極間に印加すると、抵抗値は再び上昇し、電圧−Ｖ２の電気的パルスを両電極間に印加すると抵抗値がほぼＲ_Hの高抵抗状態（Ｓ２）となる。この状態（Ｓ２）において、負の電圧を有する電気的パルスを両電極間に印加した場合は、抵抗値はＲ_Hのまま変化しない。これに対し、（Ｓ２）の状態において、正の電圧Ｖを有する電気的パルスを両電極間に印加すると、電圧の絶対値がＶ６以下の場合では抵抗値はＲ_Hのまま変化しないが、電圧の絶対値がＶ６を超えると抵抗値はＲ_Hよりも低い値に変化する。そして、電圧Ｖ４の電気的パルスを両電極間に印加すると、抵抗値が最小値Ｒ_Lを有する低抵抗状態（Ｓ４）に変化する。

更に、絶対値をＶ４よりも大きい正の電圧Ｖの電気的パルスを両電極間に印加すると、抵抗値は再び上昇し、電圧Ｖ１の電気的パルスを両電極間に印加すると抵抗値がほぼＲ_Hの高抵抗状態（Ｓ１）となる。

図４は、本発明の第１の実施形態に係る不揮発性記憶素子が備える可変抵抗層の両電極との界面近傍の構成を概念的に示す断面図であり、（ａ）は図３に示した高抵抗状態（Ｓ１）における構成を、（ｂ）は同じく高抵抗状態（Ｓ２）における構成を、（ｃ）は同じく低抵抗状態（Ｓ３）及び（Ｓ４）における構成をそれぞれ示している。

図４（ａ）に示すように、高抵抗状態（Ｓ１）においては、可変抵抗層１１２の第１の電極１１１との界面近傍（上部界面層）が高抵抗の状態にあり、同じく第２の電極１１３との界面近傍（下部界面層）が低抵抗の状態にある。他方、図４（ｂ）に示すように、高抵抗状態（Ｓ２）においては、可変抵抗層１１２の上部界面層及び下部界面層がそれぞれ低抵抗及び高抵抗の状態にあり、また、図４（ｃ）に示すように、低抵抗状態（Ｓ３）及び（Ｓ４）においては、可変抵抗層１１２の上部界面層及び下部界面層が共に低抵抗の状態にある。

高抵抗状態（Ｓ１）及び（Ｓ２）では抵抗値として同じＲ_Hを有しているものの、図４（ａ）及び（ｂ）に示すとおり、その内部状態は異なっているため、（Ｓ１）及び（Ｓ２）を区別することができる。これに対し、低抵抗状態（Ｓ３）及び（Ｓ４）の場合、図４（ｃ）に示すように内部状態は同様であり、また、現時点ではこれらを判別する方法はないため、（Ｓ３）及び（Ｓ４）を異なる状態として認識することはできない。

［実施例及び比較例］
図１に示した本発明の第１の実施形態に係る不揮発性記憶素子と同一構造の素子を実施例として作製し、その実施例の特性を調べた。なお、この実施例では、可変抵抗層１１２としてＴａＯ_x（ｘ＝１．５）を用いている。

図５Ａは、実施例の不揮発性記憶素子の特性を示す図である。図５Ａにおいて、縦軸は素子の抵抗値を、横軸は両電極間に印加する電圧をそれぞれ示している。

この図５Ａを参照すると、図３を参照して上述した本実施形態の不揮発性記憶素子と同一の特性をこの実施例が有していることを確認することができる。すなわち、この実施例が、両電極間に印加される電圧に応じて、高抵抗状態（Ｓ１）及び（Ｓ２）並びに低抵抗状態（Ｓ３）及び（Ｓ４）をとり得ることを確認することができる。そのため、この実施例は、多値の情報を安定して読み書きすることができる不揮発性記憶素子として機能するといえる。なお、この実施例において、図３に示した各電圧の値は、おおよそＶ１＝３Ｖ、−Ｖ２＝−３Ｖ、−Ｖ３＝−２Ｖ、Ｖ４＝１．６Ｖ、−Ｖ５＝−０．５Ｖ、Ｖ６＝０．５Ｖとなっている。

次に、比較例として、Ｆｅ酸化物で可変抵抗層を構成した不揮発性記憶素子を作製し、その特性を調べた。なお、この比較例の可変抵抗層以外の構成は、上記の実施例の場合と同様である。

図５Ｂは、比較例の不揮発性記憶素子の特性を示す図である。図５Ｂを参照すると明らかなように、比較例においては、本実施形態の不揮発性記憶素子のような高抵抗状態（Ｓ１）及び（Ｓ２）並びに低抵抗状態（Ｓ３）及び（Ｓ４）を確認することはできない。そのため、この比較例は、多値の情報を安定して読み書きすることは困難であるといえる。

なお、本実施形態においては、可変抵抗層としてタンタル酸化物を用いているが、それ以外の金属酸化物であっても、本実施形態の場合と同様な高抵抗状態及び低抵抗状態をとり得ると考えられる。そのような金属酸化物としては、例えば、Ｔｉ（チタン）、Ｖ（バナジウム）、Ｚｒ（ジルコン）、Ｎｂ（ニオブ）、Ｈｆ（ハフニウム）、及びＷ（タングステン）などが挙げられる。Ｖ、ＮｂはＴａと同族（５族）元素であり、また、５族の前後の族に属しているＴi、Ｚr、Ｈf（４族）とＷ（６族）はＴａと比較的性質が似ていることが知られているため、これらの元素であってもＴａと同様な効果を奏する。

［書き込み方法及び読み出し方法］
図３に示した特性を有する素子を用いて、”０”および”１”をそれぞれ、高抵抗状態および低抵抗状態に対応させることにより、１ビットの情報を記憶する不揮発性メモリとして動作させることが可能である。例えば、”０”および”１”を（Ｓ１）および（Ｓ３）の状態にそれぞれ対応させることが考えられる。この場合、電圧Ｖ１を両電極間に印加することにより高抵抗状態（Ｓ１）に変化させ、その（Ｓ１）の状態において電圧−Ｖ３の電気的パルスを両電極間に印加することにより、低抵抗状態（Ｓ３）に変化させる。ここで、両電極間に電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がＲ_H及びＲ_Lの何れであるかを判別することで、抵抗値を変化させることなく（Ｓ１）及び（Ｓ３）の状態を区別することができる。

また、１ビットの情報を記憶する別の方法として、高抵抗状態（Ｓ２）及び低抵抗状態（Ｓ４）を用いることも可能である。この場合、電圧−Ｖ２を両電極間に印加することにより高抵抗状態（Ｓ２）に変化させ、その（Ｓ２）の状態において電圧Ｖ４の電気的パルスを両電極間に印加することにより、低抵抗状態（Ｓ４）に変化させる。ここで、両電極間に電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がＲ_H及びＲ_Lの何れであるかを判別することで、抵抗値を変化させることなく（Ｓ２）及び（Ｓ４）の状態を区別することができる。

その他、この素子の状態（Ｓ１）乃至（Ｓ３）を用いて３値の情報を記憶させることも可能である。この場合、電圧Ｖ１の電気的パルスを両電極間に印加することにより、抵抗値がＲ_Hである（Ｓ１）の状態に変化させる。また、電圧−Ｖ２の電気的パルスを両電極間に印加することにより、抵抗値がＲ_Hである（Ｓ２）の状態に変化させる。さらに、電圧Ｖ１の電気的パルスを両電極間に印加することにより、（Ｓ１）の状態に変化させた後、電圧−Ｖ３の電気的パルスを印加することにより、状態（Ｓ３）に変化させる。このようにして得られる（Ｓ１）乃至（Ｓ３）の状態をそれぞれ３値の情報に割り当てることにより、３値の情報の書き込みが可能になる。

以上のようにして３値の情報が書き込まれた場合に、それらの情報を読み出すためには、３つの異なる状態を判別する必要がある。その判別する方法は、次のとおりである。まず、第１のステップとして、両電極間に電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がＲ_H及びＲ_Lの何れであるかを判別することで、状態（Ｓ１）乃至（Ｓ３）の何れであるかを判別する。即ち、素子の抵抗値がＲ_Hであれば、その状態は（Ｓ１）または（Ｓ２）であることがわかる。また、素子の抵抗値がＲ_Lであれば、その状態は（Ｓ３）であることがわかる。したがって、もし、抵抗値がＲ_Lであれば、状態は（Ｓ３）と確定される。他方、抵抗値がＲ_Hの場合は、状態（Ｓ１）であるか状態（Ｓ２）であるかを判別するための第２のステップが必要になる。

第２のステップとして、まず両電極間に電圧Ｖ４の電気的パルスを印加する。もし、状態が（Ｓ１）であれば、状態は（Ｓ１）のまま変化しない。一方、状態が（Ｓ２）であれば、電圧Ｖ４の電気的パルスにより状態は（Ｓ４）に変化する。従って、電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖreadの電気的パルスを印加して素子の抵抗値を読み取り、抵抗値がＲ_H及びＲ_Lの何れであるかを判別することで、電圧Ｖ４の電気的パルスを印加する前の状態が、状態（Ｓ１）及び（Ｓ２）の何れであるかを判別することができる。もし、抵抗値がＲ_Hならば、状態は（Ｓ１）と確定され、抵抗値がＲ_Lならば、状態は（Ｓ２）と確定される。このようにして、抵抗値がＲ_Hである２つの状態（Ｓ１）および（Ｓ２）の判別が可能になる。ここで、状態（Ｓ２）であると判別した場合は、第２のステップで最初に印加した電圧Ｖ４の電気的パルスにより、状態が（Ｓ４）に変化しているので、状態（Ｓ２）に戻すために、更に電圧−Ｖ２の電気的パルスを両電極間に印加する。

上記の読み出し方法は、第２のステップにおいて両電極間に印加する電気的パルスにより、状態が変化する場合があるので、いわゆる破壊読み出しに該当する。

以上の様にして、（Ｓ１）乃至（Ｓ３）の３つの状態を用いることにより、本実施形態の不揮発性記憶素子を、１ビットを超える３値の記憶素子として動作させることが可能になる。

３つの状態を読み取り、判別するために、次のような別の方法をとることも可能である。まず、第１のステップとして、電極間に電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖread1の電気的パルスを印加して素子の抵抗値を読み取り、抵抗値がＲ_H及びＲ_Lの何れであるかを判別することで、状態（Ｓ１）乃至（Ｓ３）の何れであるかを判別する。即ち、素子の抵抗値がＲ_Hであれば、その状態は（Ｓ１）または（Ｓ２）であることがわかる。また、素子の抵抗値がＲ_Lであれば、その状態は（Ｓ３）であることがわかる。従って、抵抗値がＲ_Lであれば、状態は（Ｓ３）であると確定される。他方、抵抗値がＲ_Hの場合は、状態（Ｓ１）であるか状態（Ｓ２）であるかを判別するための第２のステップが必要になる。

第２のステップとして、両電極間に電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖread2の電気的パルスを印加し、更に極性が異なり絶対値がＶread2と等しい電圧−Ｖread2の電気的パルスを印加して、それぞれ抵抗値を測定し、その値をＲ２およびＲ３とする。

図６は、状態（Ｓ１）及び（Ｓ２）において、両電極間に印加した電圧の関数として素子に流れる電流値を示した図である。図５からわかるように、こうして得られた抵抗値は、状態（Ｓ１）の場合はＲ２＞Ｒ３となり、状態（Ｓ２）の場合はＲ２＜Ｒ３となるため、Ｒ２及びＲ３の値を比較することにより、状態（Ｓ１）であるか状態（Ｓ２）であるかを判別することが可能である。この方法によれば、第２のステップとして、印加する電気的パルスの電圧の絶対値Ｖread2は、Ｖ５およびＶ６よりも小さいため、状態を変化させることなく、即ち非破壊で、状態（Ｓ１）であるか（Ｓ２）であるかを判別することができる。

上記のように状態（Ｓ１）乃至（Ｓ３）を用いるのではなく、状態（Ｓ１）、（Ｓ２）及び（Ｓ４）を用いて３値の情報を記憶させることも可能である。この場合の動作に関しては、上記の状態（Ｓ１）乃至（Ｓ３）を用いて３値の情報を記憶させる場合と同様なので、説明は省略する。

こうして、１ビットを超える情報を読み書きする記憶素子として本実施形態の不揮発性記憶素子を動作させた場合は、各状態の抵抗値がＲ_HまたはＲ_Lのどちらかであり、十分判別可能な程度にその差が大きく、それぞれの状態のリテンション特性も良好である。

上述したように、本実施形態の不揮発性記憶素子は、両電極間に可変抵抗層が介在する構成を１段のみ備えているが、これを多段にして積み重ねる構造であってもよい。その例を図７に示す。

図７に示した不揮発性記憶素子１０１では、両電極間に可変抵抗層が介在する構成を２段備えている。より具体的には、不揮発性記憶素子１０１は、第１の電極１１１及び第２の電極１１３並びにそれらの電極間に介在される可変抵抗層１１２からなる積層構造と、第２の電極１１３及び第３の電極１１５並びにそれらの電極間に介在される可変抵抗層１１４からなる積層構造とを有している。この場合、第１の電極１１１、第２の電極１１３及び可変抵抗層１１２を用いて３値の情報を記憶させ、さらに、第２の電極１１３、第３の電極１１５及び可変抵抗層１１４を用いて３値の情報を記憶させることにより、併せて３×３＝９値の情報を記憶することが可能になる。

（第２の実施形態）
次に本発明の第２の実施形態に係る不揮発性記憶素子について説明する。第２の実施形態は、第１の実施形態で示した第１および第２の電極を備えた構成に対し、１層の可変抵抗層に対して更に第３の電極、第４の電極等を追加して、ｎ個（≧３）の電極を有する構成とした実施形態である。このような構成とすることで、更に多くの情報を記憶させる多値の記憶素子として動作させることが可能である。以下では、電極が４個の場合を説明する。

図８は、本発明の第２の実施形態に係る不揮発性記憶素子の構成を示した断面図である。図８に示すように、本実施形態の不揮発性記憶素子は、可変抵抗層１２２の上部および下部にそれぞれ２個ずつの電極１１１及び１２０並びに１１３及び１１４が形成されて構成されている。なお、この図８では、基板などは省略されている。

この素子の４つの電極のうち、電極の対を選別して、第１の電極１１１および第２の電極１１３間、第１の電極１１１および第３の電極１２０間、第１の電極１１１および第４の電極１２１間、第２の電極１１３および第３の電極１２０間、第２の電極１１３および第４の電極１２１間、第３の電極１２０および第４の電極１２１間、の計６対の電極間に、第１の実施形態と同様の方法により、高抵抗状態（Ｓ１）、高抵抗状態（Ｓ２）、及び低抵抗状態（Ｓ３）または（Ｓ４）の何れかになるように電気的パルスを印加する。これにより、可変抵抗層１２２のそれぞれの電極との界面近傍を高抵抗の状態または低抵抗の状態にすることができる。その状態の組合せを用いることにより、多値の情報を記憶することが可能になる。

表１には、可変抵抗層１２２の第１の電極１１１との界面近傍（上部界面層１１６）、同じく第２の電極１１３との界面近傍（下部界面層１１７）、同じく第３の電極１２０との界面近傍（上部界面層１１８）、及び同じく第４の電極１２１との界面近傍（下部界面層１１９）の状態が示されている。なお、表１における界面１乃至４は、上部界面層１１６、下部界面層１１７、上部界面層１１８、及び下部界面層１１９にそれぞれ対応する。また、表１において、Ｈは高抵抗状態を、Ｌは低抵抗状態をそれぞれ示している。

各状態の組合せのうち、全ての界面近傍の状態が高抵抗の状態となる組合せは実現出来ないので、状態の組合せの数としては、表１に示したように、１５となる。すなわち、１５個の異なる状態の組合せを実現することができる。

本実施形態の不揮発性記憶素子の読み出し方法としては、次のものが挙げられる。まず、両電極間に電圧の絶対値がＶ５およびＶ６よりも小さい電圧Ｖreadの電気的パルスを印加して、素子の抵抗値を読み取る。そして、抵抗値がＲ_Lであるか否かを判別する。これにより、それぞれの抵抗値を変化させることなく各状態の組合せを区別することが可能になる。表１に示したように、抵抗値がＲ_Lか否かによって、１２個の異なる状態の組合せを判別することができる。ここで、判別可能な各状態の組合せを１２値の情報に割り当てることによって、本実施形態の不揮発性記憶素子を、１２値の情報を記憶する多値のメモリとして動作させることが可能になる。

（第３の実施形態）
図９は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。

図９に示すように、本実施形態に係る不揮発性半導体記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、選択セルが高抵抗状態か低抵抗状態かを判定し後述の多値判定または書き込みの指示判定をするセンスアンプ・判定回路３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７と、２値表現の８ビット分の入力データを３値表現の６ビットデータに変換するデータエンコード回路３０８と、３値表現の６ビット分の出力データを２値表現の８ビットデータに変換するデータデコード回路３０９とを具備している。

また、不揮発性半導体記憶装置３００は、各種電圧を生成する電源回路３１０を備えており、この電源回路３１０は、セルプレート電源（ＶＣＰ電源）３１１、電圧VP１を供給するVP1書き込み電源３１２、電圧VP２を供給するVP２書き込み電源３１３、及び電圧VP４を供給するVP４書き込み電源３１４を具備している。更に、不揮発性半導体記憶装置３００は、外部から入力されるアドレス信号を受け取るアドレス入力回路３１５と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１６とを備えている。

メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）とを備えている。

メモリセルＭ１１，Ｍ１２，…は、多値可変抵抗層を有した不揮発性記憶素子とトランジスタとで構成されているが、本実施形態においては、この不揮発性記憶素子として、第１の実施形態にて説明した、タンタル酸化物を含む可変抵抗層を電極間に挟んだ不揮発性記憶素子を用いている。

また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。

図９に示すように、メモリセルＭ１１，Ｍ１２，Ｍ１３，…においてメモリセルを構成するトランジスタのドレインはビット線ＢＬ０に、メモリセルＭ２１，Ｍ２２，Ｍ２３，…においてメモリセルを構成するトランジスタのドレインはビット線ＢＬ１に、それぞれ接続されている。

また、メモリセルＭ１１，Ｍ２１，Ｍ３１，…においてメモリセルを構成するトランジスタのゲートはワード線ＷＬ０に、メモリセルＭ１２，Ｍ２２，Ｍ３２，…においてメモリセルを構成するトランジスタのゲートはワード線ＷＬ１に、それぞれ接続されている。

また、メモリセルＭ１１，Ｍ２１，Ｍ３１，…はプレート線ＰＬ０に、メモリセルＭ１２，Ｍ２２，Ｍ３２，…はプレート線ＰＬ１に、それぞれ接続されている。

アドレス入力回路３１５は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

制御回路３１６は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。

行選択回路／ドライバ３０３は、アドレス入力回路３１５から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路３０４は、アドレス入力回路３１５から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０〜ＢＬ５，ＢＬ６〜ＢＬ１１、…のように６本のビット線を同時に選択し、その選択したビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

データエンコード回路３０８は、書き込みデータとしてデータ入出力回路３０７を介して入力される２値表現の８ビット分の書き込みデータを、３値表現の６ビットデータに変換する。また、データエンコード回路３０８は、ＤＥ０、ＤＥ１及びＤＥ２の出力を６系統有し、入力データに対応してその各々の何れかがハイレベルとなる信号が並列に出力する。その対応関係の一例を表２に示す。

入力Ｄ０〜Ｄ７に “０”または“１”の２値表現で入力される８ビットのデータは２⁸＝２５６通りの組合せが存在する。これを“０”または”１“または”２”の３値で記録可能なメモリセルに過不足なく書き込むためには、メモリセルは6ビット必要となる。この場合、３⁶＝７２９通りの情報が記録できるが、その内の書込みに必要な２５６通り分についての対応関係を表２に示している。

次に、３値表現とメモリセルの抵抗状態との対応関係の一例を表３に示す。

この例では、ＤＥ０がハイレベルのときはＲ_H2、ＤＥ１がハイレベルのときはＲ_L、ＤＥ２がハイレベルのときはＲ_H1に各々対応されている。そして、データエンコード回路３０８は、入力８ビットに対応したメモリセル６ビット各々に対し、Ｒ_H1、Ｒ_H2、Ｒ_Lの何れを書き込むのかの書き込み回路３０５に対する指示として、ＤＥ０、ＤＥ１及びＤＥ２の何れかをハイレベルに設定する。

書き込み回路３０５は、制御回路３１６から出力された書き込み指示信号を受け取った場合、列選択回路３０４を介して選択されたビット線に対して書き込み用電圧を出力する。

図１０は、書き込み回路３０５の回路図である。図１０に示すように、書き込み回路３０５は、ＮＭＯＳトランジスタ３３０、３３１、３３２、３３３と、ＡＮＤゲート３３４、３３５、３３６と、インバータ回路３３７とで構成されている。ここで、ＮＭＯＳトランジスタ３３０のドレインにはＶＰ１電源３１２の出力電圧ＶＰ１が入力され、ゲートにはＡＮＤゲート３３４の出力が接続されている。また、ＮＭＯＳトランジスタ３３１のドレインにはＶＰ２電源３１３の出力電圧ＶＰ２が入力され、ゲートにはＡＮＤゲート３３５の出力が接続されている。また、ＮＭＯＳトランジスタ３３２のドレインにはＶＰ４電源３１４の出力電圧ＶＰ４が入力され、ゲートにはＡＮＤゲート３３６の出力が接続されている。さらに、ＮＭＯＳトランジスタ３３３のドレインにはＶＣＰ電源３１１の出力電圧ＶＣＰが入力され、ゲートにはインバータ３３７の出力が接続されている。なお、ＮＭＯＳトランジスタ３３１、３３２、３３３、３３４のソースはいずれもＶＷＰノードに共通接続され列選択回路３０４に入力されている。

ＡＮＤゲート３３４は、制御回路３１６から出力される書き込み指示信号ＷＥＮと、データエンコード回路３０８から出力される３値のうちＲ_H2の書き込み指示信号ＤＥ０との２入力で構成されている。また、ＡＮＤゲート３３５は、制御回路３１６から出力される書き込み指示信号ＷＥＮと、データエンコード回路３０８から出力される３値のうちＲ_H1の書き込み指示信号ＤＥ２との２入力で構成されている。さらに、ＡＮＤゲート３３６は、制御回路３１６から出力される書き込み指示信号ＷＥＮと、データエンコード回路３０８から出力される３値のうちＲ_Lの書き込み指示信号ＤＥ１との２入力で構成されている。なお、インバータ３３７には、制御回路３１６から出力される書き込み指示信号ＷＥＮが入力される。

センスアンプ・判定回路３０６は、情報の読み出しサイクルのうち、後述するＴ１またはＴ３のサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、読出し対象のメモリセルが高抵抗状態か、低抵抗状態かを判定する。さらにはこのＴ１およびＴ３の読み出しサイクルの結果をもとに、読出し対象のメモリセルが３値のうち、Ｒ_H1、Ｒ_H2、Ｒ_Lの何れであるかを決定し、その何れであったかのデータデコード回路３０９に対する指示として、ＤＤ０、ＤＤ１及びＤＤ２の何れかをハイレベルに設定する。この場合、表４に従ってＤＤ０、ＤＤ１及びＤＤ２の何れかがハイレベルに設定される。

データデコード回路３０９は、書き込みデータとしてセンスアンプ・判定回路３０６より入力される３値表現（ＤＤ０、ＤＤ１、ＤＤ２の何れかがハイレベル）の６ビット分の読み出しデータを、２値表現の８ビットデータに変換する。この変換は、データエンコード回路３０８の処理と逆の関係で、表２の対応関係に従って行われる。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ８ビットデータとして出力される。

電源回路３１０を構成するセルプレート電源（ＶＣＰ電源）３１１、ＶＰ１電源３１２、ＶＰ２電源３１３、ＶＰ４電源３１４は、図１１（ａ）乃至（ｄ）にそれぞれ示す一般的に知られている基準電圧発生器とオペアンプ型電圧ドライバ４２とで構成されている。

図１２は、図９におけるＡ部の構成（２ビット分の構成）を示す断面図である。図１２における不揮発性記憶素子３２３が、図９におけるメモリセルＭ１１，Ｍ１２，…に相当し、この不揮発性記憶素子３２３は、上部電極３２４、タンタル酸化物を含む可変抵抗層３２５、および下部電極３２６から構成され、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配置されている。３２７はプラグ層を、３２８は金属配線層を、３２９はソース／ドレイン領域をそれぞれ示している。

［不揮発性半導体記憶装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施形態に係る不揮発性半導体記憶装置の動作例について、説明する。

図１３は、第１の実施形態の説明と同様の、メモリセルの可変抵抗層３２５に書き込まれる３値の抵抗状態（Ｒ_H1、Ｒ_H2、Ｒ_L）と、その抵抗状態に設定するために必要な電圧値との対応関係を示している。図１１に示したＶＣＰ電源３１１、ＶＰ１電源３１２、ＶＰ２電源３１３、ＶＰ４電源３１４が備える各基準電圧発生器には、ここに示される電圧値が不揮発性半導体記憶装置３００の製造段階で設定されている。

また、メモリセルの上部電極３２４はセルプレート電源線ＰＬ０、ＰＬ１、…より常時電圧ＶＣＰが供給されており、この上部電極３２４側の電圧ＶＣＰを基準として、下部電極３２６の電圧を所定時間変化させることにより、書き込み動作及び読み出し動作が行われる。なお、所定時間電圧印加後の下部電極３２６側にはＶＣＰ電圧が印加され、上部電極３２４と下部電極３２６との間の電位差は０Ｖの状態が維持される。また、抵抗状態に影響を与えないＶＰ５〜ＶＰ６の間の電圧が、読み出し動作のときに両電極間に印加される読み出し電圧Ｖｒｅａｄとなる。

まず、読み出しサイクルについて説明する。

図１４は読み出しサイクルのフロー図、図１５は読み出しステップ毎のメモリセルの状態図をそれぞれ示している。

図１４に示すように、読み出しは第１ステップＴ１、第２ステップＴ２、第３ステップＴ３、及び第４ステップＴ４の４つのステップから成り立っている。メモリセルに書き込まれている抵抗状態はＲ_H1、Ｒ_H2、Ｒ_Lの３状態が想定され、図１４ではその各々の場合についてステップ毎の抵抗状態の遷移を示している。

［第１ステップＴ１］
外部から入力されるアドレス信号で指定されるメモリセルの抵抗値を読み出す。そして、選択されたメモリセルに対してセンスアンプ・判定回路３０６よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態（ＨＲ）にあるか低抵抗状態にあるかを判定する。この場合、図１５のＴ１欄に示すように、選択されたメモリセルの抵抗値がＲ_H1またはＲ_H2の場合、このステップでは区別されずにいずれも高抵抗状態と判定され、Ｒ_Lの場合は、低抵抗状態と判定される。

［第２ステップＴ２］
第１ステップＴ１においてメモリセルが高抵抗状態であると判定された場合には、所定時間の間、電圧ＶＰ４が印加される。

一方、第１ステップＴ１においてメモリセルが低抵抗状態であると判定された場合には、このステップは何も行わないＮＯＰ（No Operation）状態で維持される。

図１５のＴ２、Ｔ３欄で示されているように、読み出しメモリセルの抵抗値がＲ_H1である場合に電圧ＶＰ４が印加されると、その抵抗状態は高抵抗値状態から低抵抗値状態に遷移する。一方、読み出しメモリセルの抵抗値がＲ_H2である場合に電圧ＶＰ４が印加されると、抵抗状態は変化せず、高抵抗値状態のまま維持される。

［第３ステップＴ３］
第２ステップＴ２において電圧ＶＰ４が印加されたメモリセルに対し、センスアンプ・判定回路３０６よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態にあるか低抵抗状態にあるかを判定する。

図１５のＴ２、Ｔ３欄で示すように、読み出しメモリセルがＲ_H1の場合には、第２ステップＴ２で低抵抗値状態に遷移しているので低抵抗値状態と判定され、読み出しメモリセルがＲ_H2の場合には、第２ステップＴ２でも高抵抗状態が維持されているので高抵抗値状態と判定される。なお、第２ステップＴ２においてＮＯＰ処理のメモリセルに対しては本ステップでもＮＯＰ処理が行われる。

ここまでのステップでメモリセルに書き込まれていた抵抗値状態が３値・Ｒ_H1、Ｒ_H2、Ｒ_Lのいずれであるかが判定でき、その結果に応じてセンスアンプ・判定回路３０６の出力ＤＤ０、ＤＤ１、ＤＤ２の何れか一つをハイレベルに設定し、データデコード回路３０９に転送し、前述の表２に従ったデータデコード処理が行われたのち、データ入出力回路３０７より外部に８ビットのデータとして出力される。

［第４ステップＴ４］
第３ステップＴ３において、Ｒ_H1と判定されたメモリセルに対してのみ、電圧ＶＰ２を印加し、読み出しフローを終了する。図１５のＴ４欄で示すように、読み出しメモリセルがＲ_H1の場合には、第２ステップＴ２で低抵抗値状態のＲ_Lに遷移しているので、このように電圧ＶＰ２を印加することにより、元の抵抗値状態であるＲ_H1に戻しておく。

次に、書き込みサイクルについて説明する。

図１６は書き込みサイクルのフロー図を、図１７は書き込みステップ毎のメモリセルの状態図をそれぞれ示している。

図１６に示すように、書き込みは第１ステップＴ１及び第２ステップＴ２の２つのステップから成り立っている。メモリセルに書き込まれる抵抗状態はＲ_H1、Ｒ_H2、Ｒ_Lの３状態が想定され、図１７ではその各々の場合についてステップ毎の抵抗状態の遷移を示している。

［第１ステップＴ１］
このステップは書き込みメモリセルに対する消去動作に相当する。

外部から入力されるアドレス信号で指定されるメモリセルに対して、所定時間の間、電圧ＶＰ２が印加される。図１７のＴ１欄に示すように、メモリセルの抵抗状態は、本書き込みサイクル以前に該当メモリセルに書き込まれたＲ_H1、Ｒ_H2、Ｒ_Lの何れかであることが想定される。もし前状態が第１の高抵抗状態であるＲ_H１であった場合、電圧ＶＰ２の印加によっても抵抗値の状態は影響されず、Ｒ_H1の状態が維持される。もし前状態が第２の高抵抗状態であるＲ_H2であった場合、電圧ＶＰ２の印加によって一旦Ｒ_L状態に遷移した後 第１の抵抗状態であるＲ_H1に遷移する。また、もし前状態が低抵抗状態であるＲ_Lであった場合、電圧ＶＰ２の印加によって第１の抵抗状態であるＲ_H1に遷移する。

以上のように、前状態に依ることなく、同一の電圧印加によって同一の抵抗状態であるＲ_H1に揃えることができる。

［第２ステップＴ２］
データエンコード回路３０８の指示信号ＤＥ０、ＤＥ１、ＤＥ２に応じて書き込みが行われる。ＤＥ２がハイレベルの場合、第１の高抵抗状態Ｒ_H1の書き込みが指示されていることになる。この場合は、第１ステップＴ１において既にこの状態に書き込まれているため、ＮＯＰ処理で何も行われない。これに対し、ＤＥ０がハイレベルの場合では、第２の高抵抗状態Ｒ_H2の書き込みが指示されていることになるため、電圧ＶＰ１が所定期間印加される。また、ＤＥ１がハイレベルの場合では、低抵抗状態Ｒ_Lの書き込みが指示されていることになるため、電圧ＶＰ４が所定期間印加される。

図１７のＴ２欄に示すように、Ｒ_H2書き込みの場合は電圧ＶＰ１の印加により一旦Ｒ_Lに遷移した後、第２の高抵抗値状態Ｒ_L2に遷移する。Ｒ_L書き込みの場合は電圧ＶＰ４の印加で低抵抗値Ｒ_Lに遷移する。

なお、第３の実施形態の不揮発性半導体記憶装置３００は、８ビット入出力データを６個のメモリセルに対応させて書き込み及び読み出し動作を行っている。そのため、本実施形態では３６＝７２９通りの記録が可能で、その内７２９−２５６＝４７３通りが未使用の状態にある。この未使用領域を使用し周知の方法を用いることで、殆どチップサイズを増大させることなくさらなる容量拡張を図ることができ、高品質な不揮発性半導体記憶装置を実現することができる。

例えば、メモリセル数を同一のまま９ビット（５１２通りで２１７通りがまだ未使用）の入出力構成に増設した構成にしたり、外部８ビット入出力データ構成のままで、この未使用領域をエラー訂正用のパリティビットを１ビットに割り振ることにより、チップ内のメモリセル数を同一のままでエラー訂正機能を備える構成にしたり等、より高品質なメモリ装置が容易に実現できる。また、未使用領域を、冗長救済用の予備メモリセルに用いることも考えられる。

また本実施形態では、内部電源回路として、ＶＰ１電源３１２、ＶＰ２電源３１３、及びＶＰ４電源３１４を個々に構成しているが、例えば、ＶＰ１電源を外部電源のＶＤＤと、またＶＰ２電源をＶＳＳ（グランド）電源と兼用するような構成でもよい。

また本実施形態は１トランジスタ／１不揮発性記憶部（１Ｔ１Ｒ）型メモリセル構造であるが、クロスポイント型メモリ構造としてもよいことは言うまでもない。すなわち、メモリアレイが、半導体基板の上に互い平行に形成された複数の第１の電極配線と、それらの第１の電極配線の上方に半導体基板の主面に平行な面内において互いに平行に且つ複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、これらの複数の第１の電極配線と複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを備えており、その不揮発性記憶素子として第１の実施形態の不揮発性記憶素子が用いられる構成であってもよい。

さらには、図１４及び図１６にそれぞれ示した読み出しフロー及び書き込みフローにおいて、必要に応じてメモリセルの状態をチェックするベリファイ動作を追加実施してもよいことは言うまでもない。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の不揮発性記憶素子および不揮発性記憶アレイは、１ビットを超える情報を安定して記憶することが可能であり、パーソナルコンピュータ又は携帯電話等の種々の電子機器に用いられる不揮発性記憶素子等として有用である。

図１は本発明の第１の実施形態に係る不揮発性記憶素子の構成例を示す断面図である。 図２は本発明の第１の実施形態に係る不揮発性記憶素子が備える第１および第２の電極間に印加する電気的パルスを示した図である。 図３は本発明の第１の実施形態に係る不揮発性記憶素子が備える第１および第２の電極間に、図２に示した電圧Ｖ、パルス幅１００ｎｓの電気的パルスを印加した後、第１および第２の電極間に電圧Ｖreadを印加して記憶素子の抵抗値Ｒを測定した結果を模式的に示した図である。 図４は本発明の第１の実施形態に係る不揮発性記憶素子が備える可変抵抗層の両電極との界面近傍の構成を概念的に示す断面図であり、（ａ）は図３に示した高抵抗状態（Ｓ１）における構成を、（ｂ）は同じく高抵抗状態（Ｓ２）における構成を、（ｃ）は同じく低抵抗状態（Ｓ３）及び（Ｓ４）における構成を示す図である。 図５Ａは実施例の不揮発性記憶素子の特性を示す図である。 図５Ｂは比較例の不揮発性記憶素子の特性を示す図である。 図６は状態（Ｓ１）及び（Ｓ２）において、両電極間に印加した電圧の関数として素子に流れる電流値を示した図である。 図７は本実施形態の不揮発性記憶素子の他の構成例を示す断面図である。 図８は本発明の第２の実施形態に係る不揮発性記憶素子の構成を示した断面図である。 図９は本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。 図１０は書き込み回路の回路図である。 図１１はＶＣＰ電源、ＶＰ１電源、ＶＰ２電源、及びＶＰ４電源の回路図である。 図１２は、図９におけるＡ部の構成を示す断面図である。 図１３はメモリセルの可変抵抗層に書き込まれる３値の抵抗状態（Ｒ_H1、Ｒ_H2、Ｒ_L）と、その抵抗状態に設定するために必要な電圧値との対応関係を示す図である。 図１４は本発明の第３の実施形態に係る不揮発性半導体記憶装置における読み出しサイクルのフロー図である。 図１５は読み出しステップ毎のメモリセルの状態図である。 図１６は本発明の第３の実施形態に係る不揮発性半導体記憶装置における書き込みサイクルのフロー図である。 図１７は書き込みステップ毎のメモリセルの状態図である。 図１８は従来の記憶装置において用いられる電気的パルスによる抵抗変化の一例を示す図である。

１０１ 不揮発性記憶素子
１１１、１１３，１１５、１２０，１２１ 電極
１１２、１１４、１２２ 可変抵抗層
１１６、１１７、１１８、１１９ 電極との界面
１２０ 基板

Claims (14)

1. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に与えられる電気的パルスに基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、
   前記可変抵抗層は、タンタル酸化物を含み、
   前記第１及び第２の電極間に印加する電気的パルスの電圧Ｖ１乃至Ｖ６のうち、電圧Ｖ１、Ｖ４及びＶ６は正の電圧であってＶ１＞Ｖ４＞Ｖ６の関係を有し、電圧Ｖ２、Ｖ３及びＶ５は負の電圧であってＶ５＞Ｖ３＞Ｖ２の関係を有している場合に、
   当該可変抵抗層の抵抗値は、
   （Ａ）電圧Ｖ１の電気的パルスを前記第１及び第２の電極間に印加した場合には高抵抗値Ｒ_Ｈとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ５よりも小さく電圧Ｖ３よりも大きい負の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは減少し、電圧Ｖ３の電気的パルスを前記第１及び第２の電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ３よりも小さく電圧Ｖ２よりも大きい負の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは増加し、電圧Ｖ２の電気的パルスを前記第１及び第２の電極間に印加したときは高抵抗値Ｒ_Ｈとなり、
   （Ｂ）電圧Ｖ２の電気的パルスを前記第１及び第２の電極間に印加した後、負の電圧の電気的パルスを前記第１及び第２の電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ６よりも大きく電圧Ｖ４よりも小さい正の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは減少し、電圧Ｖ４の電気的パルスを前記第１及び第２の電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ４よりも大きく電圧Ｖ１よりも小さい正の電圧の電気的パルスを前記第１及び第２の電極間に印加したときは増加し、電圧Ｖ１の電気的パルスを前記第１及び第２の電極間に印加したときは高抵抗値Ｒ_Ｈとなる、不揮発性記憶素子。
2. 請求項１に記載の不揮発性記憶素子の書き込み方法であって、
   前記第１及び第２の電極間に電圧Ｖ１の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Ｈとなる第１の高抵抗状態を発生させるステップと、
   前記第１及び第２の電極間に電圧Ｖ２の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Ｈとなる第２の高抵抗状態を発生させるステップと、
   前記第１の高抵抗状態において前記第１及び第２の電極間に電圧Ｖ３の電気的パルスを印加することにより、または、前記第２の高抵抗状態において前記第１及び第２の電極間に電圧Ｖ４の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値Ｒ_Ｌとなる低抵抗状態を発生させるステップと
   を有することを特徴とする、書き込み方法。
3. 請求項２に記載の不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、
   前記第１及び第２の電極間に電圧Ｖ５よりも大きく電圧Ｖ６よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値Ｒ_Ｈとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第１のステップと、
   前記第１のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第１及び第２の電極間に電圧Ｖ４の電気的パルスを印加する第２のステップと、
   前記第２のステップの後、前記第１及び第２の電極間に前記読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が高抵抗状態及び低抵抗状態の何れであるかを判別する第３のステップと
   を有することを特徴とする、読み出し方法。
4. 前記第３のステップにて、前記可変抵抗層の抵抗状態が低抵抗状態であると判別された場合に、前記第１及び第２の電極間に電圧Ｖ２の電気的パルスを印加する第４のステップをさらに有する、請求項３に記載の読み出し方法。
5. 請求項２に記載の不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、
   前記第１及び第２の電極間に電圧Ｖ５よりも大きく電圧Ｖ６よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値Ｒ_Ｈとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第１のステップと、
   前記第１のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第１及び第２の電極間に前記読み出し用電圧の電気的パルスを印加し、さらに、当該読み出し用電圧とは極性が異なり絶対値が等しい電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が前記第１の高抵抗状態及び第２の高抵抗状態であるかを判別するステップと
   を有することを特徴とする、読み出し方法。
6. Ｎ個（Ｎ≧３）の電極と、各電極間に介在され、各電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
   前記可変抵抗層は、タンタル酸化物を含み、
   各電極間に印加する電気的パルスの電圧Ｖ１乃至Ｖ６のうち、電圧Ｖ１、Ｖ４及びＶ６は正の電圧であってＶ１＞Ｖ４＞Ｖ６の関係を有し、電圧Ｖ２、Ｖ３及びＶ５は負の電圧であってＶ５＞Ｖ３＞Ｖ２の関係を有している場合に、
   当該可変抵抗層の抵抗値は、
   （Ａ）電圧Ｖ１の電気的パルスを各電極間に印加した場合には高抵抗値Ｒ_Ｈとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ５よりも小さく電圧Ｖ３よりも大きい負の電圧の電気的パルスを各電極間に印加したときは減少し、電圧Ｖ３の電気的パルスを各電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ３よりも小さく電圧Ｖ２よりも大きい負の電圧の電気的パルスを各電極間に印加したときは増加し、電圧Ｖ２の電気的パルスを各電極間に印加したときは高抵抗値Ｒ_Ｈとなり、
   （Ｂ）電圧Ｖ２の電気的パルスを各電極間に印加した後、負の電圧の電気的パルスを各電極間に印加したとしても高抵抗値Ｒ_Ｈを維持する一方で、電圧Ｖ６よりも大きく電圧Ｖ４よりも小さい正の電圧の電気的パルスを各電極間に印加したときは減少し、電圧Ｖ４の電気的パルスを各電極間に印加したときは低抵抗値Ｒ_Ｌとなり、電圧Ｖ４よりも大きく電圧Ｖ１よりも小さい正の電圧の電気的パルスを各電極間に印加したときは増加し、電圧Ｖ１の電気的パルスを各電極間に印加したときは高抵抗値Ｒ_Ｈとなる、不揮発性記憶素子。
7. 請求項６に記載の不揮発性記憶素子の書き込み方法であって、
   各電極間に電圧Ｖ１の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Ｈとなる第１の高抵抗状態を発生させるステップと、
   各電極間に電圧Ｖ２の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値Ｒ_Ｈとなる第２の高抵抗状態を発生させるステップと、
   前記第１の高抵抗状態において各電極間に電圧Ｖ３の電気的パルスを印加することにより、または、前記第２の高抵抗状態において各電極間に電圧Ｖ４の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値Ｒ_Ｌとなる低抵抗状態を発生させるステップと
   を有することを特徴とする、書き込み方法。
8. 半導体基板と、
   前記半導体基板上に形成された、互いに交差するように行列状に配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項１に記載の不揮発性記憶素子とで構成された複数のメモリセルと、
   前記複数のワード線のうちのいずれかのワード線を選択する行選択回路と、
   前記複数のビット船のうちのいずれかのビット線を選択する列選択回路と、
   前記半導体基板の外部と高レベルまたは低レベルの２値で入出力情報のやり取りを行うＮビットのデータ入出力回路と、
   前記データ入出力回路からのＮビットの入力データを、３値を表現するＭ（２Ｎ≦３Ｍ）ビットのデータに変換するデータエンコード回路と、
   前記不揮発性記憶素子の一方の端子に接続される基準電圧源と、
   前記不揮発性記憶素子の他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値Ｒ_Ｈとなる第１の高抵抗状態を書き込む第１の電圧源と、
   前記不揮発性記憶素子の前記他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値Ｒ_Ｈとなる第２の高抵抗状態を書き込む第２の電圧源と、
   前記不揮発性記憶素子の前記他方の端子に供給され、当該不揮発性記憶素子の抵抗値が低抵抗値Ｒ_Ｌとなる低抵抗状態を書き込む第３の電圧源と、
   前記不揮発性記憶素子の前記抵抗値が所定の値に対して高いか低いかを判定するセンスアンプ回路と、
   前記メモリセルの書き込み情報を前記データ入出回路から出力するため、３値を表現するＭビットのデータをＮビットの２値データに変換するデータデコード回路とを備え、
   Ｎビットの入力データをＭ個の前記メモリセルで記録する、不揮発性半導体記憶装置。
9. 請求項８に記載の不揮発性半導体記憶装置の読み出し方法であって、
   選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第１のステップと、
   前記第１のステップにて所定の値よりも高いと判定された場合に、前記第３の電圧源による書き込みを行った後、再度選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第２のステップと、
   前記第１のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルには前記低抵抗状態が書き込まれていたと判断する第３のステップと、
   前記第２のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルは前記第１の高抵抗状態が書き込まれていたと判断する第４のステップと、
   前記第２のステップにて所定の値に対して高いと判定された場合は、前記選択されたメモリセルは前記第２の高抵抗状態が書き込まれていたと判断する第５のステップと
   を有することを特徴とする読み出し方法。
10. 前記第２のステップにて所定の値に対して低いと判定された場合は、前記不揮発性記憶素子が前記第１のステップのときの抵抗状態となるように、前記第１の電圧源または前記第２の電圧源による書き込みを行う、請求項９に記載の不揮発性半導体記憶装置の読み出し方法。
11. 請求項８に記載の不揮発性半導体記憶装置の書き込み方法であって、
    選択された前記メモリセルに対し、前記第１の電圧源または前記第２の電圧源による書き込みを行うことにより、当該メモリセルの抵抗状態を所定の抵抗状態に設定する第１のステップと、
    前記第１のステップの後に、前記第１の電圧源による書き込み、前記第２の電圧源による書き込み、または前記第３の電圧源による書き込みを行う第２のステップと
    を有することを特徴とする書き込み方法。
12. 前記第１のステップにて設定される抵抗状態と、前記第２のステップにおいて書き込まれるべき抵抗状態とが同一の場合、前記第２のステップを実行しない、請求項１１に記載の書き込み方法。
13. 半導体基板と、
    前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた請求項１に記載の不揮発性記憶素子とを具備するメモリアレイと
    を備える、不揮発性半導体記憶装置。
14. 前記タンタル酸化物をＴａＯ_ｘと表した場合に、０＜ｘ＜２．５を満足する、請求項１に記載の不揮発性記憶素子。

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